CN104282664A - 具有屏蔽结构的半导体装置 - Google Patents

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Abstract

本发明公开了一种具有屏蔽结构的半导体装置，其包括基底、射频电路、屏蔽结构以及金属内连线系统。基底包括主动面以及背面。射频电路设置在基底的主动面的一侧。屏蔽结构至少设置在基底中且包围射频电路，屏蔽结构接地，其中屏蔽结构包括屏蔽穿硅电极，屏蔽穿硅电极没有贯穿基底。金属内连线系统设置在该基底的主动面的一侧，金属内连线系统包括连接线路，且连接线路连接电位信号至射频电路。

Description

具有屏蔽结构的半导体装置
技术领域
本发明涉及一种具有屏蔽结构的半导体装置，特别来说，是关于一种具有屏蔽结构半导体装置，可降低射频(radio frequency,RF)电路的电磁波干扰。
背景技术
在现代的信息社会中，由集成电路(integrated circuit,IC)所构成的微处理器系统早已被普遍运用于生活的各个层面，例如自动控制的家电用品、行动通信设备、个人电脑等，都有集成电路的踪迹。而随着科技的日益精进，以及人类社会对于电子产品的各种想象，使得集成电路也往更多元、更精密、更小型的方向发展。
一般所谓集成电路，是透过已知半导体工艺中所生产的管芯(die)而形成。制造管芯的过程，是由生产晶片(wafer)开始：首先，在一片晶片上区分出多个区域，并在每个区域上，透过各种半导体工艺如沉积、光刻、蚀刻或平坦化步骤，以形成各种所需的电路路线，接着，再对晶片上的各个区域进行切割而成各个管芯，并利用各种的封装技术，将管芯封装成芯片(chip)，最后再将芯片电连至电路板，如印刷电路板(printed circuit board,PCB)，使芯片与印刷电路板的接脚(pin)电性连结后，便可执行各种程式化的处理，而形成完整的封装体。
而为了因应通信时代的来临，现有半导体装置常会设计有无线射频电路，以执行无线通讯功能。但无线射频电路常会产生强大的电磁波，容易对设置于四周的其他电路产生电磁效应的干扰与噪声(electromagneticinterference,EMI)，而影响其正常运作，而这是一个需要解决与克服的问题。
发明内容
本发明的目的在于提供一种具有屏蔽结构的半导体装置，以解决上述问题。
根据本发明的一个实施方式，本发明提供了一种具有屏蔽结构的半导体装置，包括基底、射频电路、屏蔽结构以及金属内连线系统。基底包括主动面以及背面。射频电路设置在基底的主动面的一侧。屏蔽结构，至少设置在基底中且包围射频电路，屏蔽结构接地，其中屏蔽结构包括屏蔽穿硅电极，屏蔽穿硅电极没有贯穿基底。金属内连线系统设置在该基底的主动面的一侧，金属内连线系统包括连接线路，且连接线路连接电位信号至射频电路。
根据本发明另一实施例，本发明提供了一种具有屏蔽结构的半导体装置。包括基底、射频电路、屏蔽结构以及连接穿硅电极。基底，依序包括有背面、基材、绝缘层、半导体层以及主动面。射频电路设置在半导体层中。屏蔽结构，至少设置该半导体层中且包围射频电路，屏蔽结构接地，其中屏蔽结构包括屏蔽穿硅电极，屏蔽穿硅电极贯穿半导体层，但没有延伸至绝缘层。连接穿硅电极贯穿基底，且连接穿硅电极连接电位信号至射频电路。
本发明提供了一种具有屏蔽结构的半导体装置，可有效消除射频电路的电磁波干扰现象。本发明考虑到与其他穿硅电极的搭配，以及与硅覆绝缘基底的搭配，而提供了不同的实施方式与制作方法。
附图说明
图1至图2，所绘示为本发明实施例中具有屏蔽结构的半导体装置的结构示意图。
图3至图10，所绘示为本发明实施例中具有屏蔽结构的半导体装置的结构示意图。
图11至图17，所绘示为本发明实施例中形成具有屏蔽结构的半导体装置的步骤示意图。
附图标记
300,300a,   芯片             322             屏蔽穿硅电极
300b,300c,
354
301         主动面           324,324a,352    封装体
302         基底             326             载板
303         背面             330             引线
304         射频电路         332             接触垫
305         主动电路         334             半导体层
306         屏蔽结构         336             绝缘层
308         金属内连线       337             粘胶
            系统
310         屏蔽线路         338             基材
312         连接线路         340             绝缘层
314         接触垫           342             导电层
316         介电层           344             连接穿硅电极
317         内层介电层       350             芯片
318         绝缘层           354             芯片
320         导电层           356             电路板
具体实施方式
为使本领域一般技术人员能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合附图，详细说明本发明的构成内容及所欲达成的功效。
请参考图1与图2，所绘示为本发明一种具有屏蔽结构的半导体装置的结构示意图，其中图2为图1中沿着AA’切线所绘制的剖视图。本实施例具有屏蔽结构的半导体装置例如是芯片300，芯片300具有基底302、射频(radiofrequency,RF)电路304、多层介电层316、屏蔽结构306以及金属内连线系统308。
基底302具有半导体材料，例如是硅基底(silicon substrate)、外延硅(epitaxial silicon substrate)、硅锗半导体基底(silicon germanium substrate)或是碳化硅(silicon carbide)基底。基底302具有主动面(active side)301以及背面(backside)303，两者相对设置。
如图1的俯视图所示，相较于其他电路305，射频电路304优选设置在芯片300靠近边缘(edge)的地方，最佳是设置在角落(corner)处。更清楚来说，芯片300边缘与射频电路304之间优选并没有其他主动电路305，但可以有其他具有防电磁干扰(electrostatic discharge protection,ESD)功效的装置。如图2的剖视图所示，射频电路304设置在基底302中及/或基底302上，且在靠近主动面301的一侧。在本发明中，射频电路304是指能够发出或接收一定频率的无线电波，例如手机通信电路中使用900MHz至1900MHz的电波，或是蓝芽通讯电路使用2.4GHz的电波，或是其他系统可使用6GHz的电波。射频电路304中可以包括多个主动或被动的电子元件(图未示)。
介电层316设置在基底302主动面301的一侧上。介电层316可以是多层结构，其可以包括各种相同或者不同的介电材料，例如氧化硅(SiO2)、掺杂氧化硅四乙氧基硅烷(Tetraethyl orthosilicate,TEOS)、等离子体增强式四乙氧基硅烷(Plasma Enhanced Tetraethyl orthosilicate,PETEOS)、多孔性凝胶(porous sol-gel)等或是其他低介电常数等，但并不以此为限。
金属内连线系统308设置在介电层316中，可利用一般的金属内连线工艺形成，如铝工艺、通孔插塞(via plug)工艺、铜镶嵌(Cu damascene)或上述的组合。于实施例中，金属内连线系统308至少包括连接线路312、屏蔽线路310以及接触垫(pad)314。连接线路312向上连接接触垫314，向下连接射频电路304。接触垫314向外连接电位信号(图未示)，以提供射频电路304进行各种功能的信号，例如是输入/输出信号(input/output signal)，或者是驱动电源(power)。
屏蔽结构306设置在基底302中，且包围射频电路304。于本发明的实施例中，屏蔽结构306包括有屏蔽穿硅电极322，以及选择性的屏蔽线路310。屏蔽线路310为金属内连线系统308的一部分，亦即屏蔽线路310可以和连接线路312透过同样的金属内连线工艺一起形成，但屏蔽线路310并不会和连接线路312电连接。于本发明的实施例中，屏蔽线路310仅会和屏蔽穿硅电极322电连接，而于另一实施例中，屏蔽线路310也可以不和其他电路包括屏蔽穿硅电极322电连接，而呈现浮动(floating)的情况。在其他实施例中，屏蔽线路310可以省略。于实施例中，屏蔽结构306会接地，例如屏蔽结构306透过屏蔽线路310向上连接接触垫(图未示)然后再连接接地信号，或者透过屏蔽线路310连接其他电路，然后再连接接地信号。
屏蔽穿硅电极322设置于基底302中，其包括绝缘层320以及导电层318，绝缘层320位于基底302与导电层318之间。于实施例中，绝缘层320例如是二氧化硅，而导电层318可以是金属例如铜。于本发明其他实施例中，屏蔽穿硅电极322也可以包括其他如氮化钛(TiN)的阻障层(图未示)，设置于绝缘层320与导电层318之间。如图2的剖视图所示，屏蔽穿硅电极322并不会贯穿基底302，也就是说，屏蔽穿硅电极322会延伸至主动面301，但并不会延伸至背面303，但优选者屏蔽穿硅电极322的深度会大于射频电路304的深度。于实施例中，屏蔽穿硅电极322的深度例如是50至100微米。于本发明另一实施例中，通过不同的工艺，屏蔽穿硅电极322可以延伸至介电层316中，如图3所示，屏蔽穿硅电极322会延伸至内层介电层(interdielectric layer,ILD)317中。
本发明的屏蔽结构306可以具有不同的实施态样。如图1的俯视图所示，屏蔽结构306的布局图案是形成封闭的矩形，且完全包围(completelyencompass)射频电路304。而在其他实施例中，屏蔽结构306的布局图案可以形成其他的封闭多边形。如图4所示，若射频电路304是八边形(octagon)，屏蔽结构306也可对应为封闭的八边形结构。或者在其他实施例中，屏蔽结构306也可以具有如六边形(hexagon)或圆形的结构。于其他实施例中，屏蔽结构306可以不完全包围射频电路304，而形成具有缺口350的多边形。如图5的俯视图所示，屏蔽结构306为具有缺口350的U型，其中缺口350所开的方向优选没有其他主动电路305，例如当射频电路304位于芯片300的边缘时，屏蔽结构306的缺口350会面向基底302的边缘，且缺口350与芯片300边缘之间没有其他主动电路305，但可以有其他具有防电磁干扰功效的装置。于另一实施例中，屏蔽结构306也可以具有多个缺口，而呈现L型。于另一实施例中，请参考图6，当此芯片300与其他芯片354于封装体352之中时，芯片300中屏蔽结构306的缺口350优选会面向封装体352的边缘，使得缺口350与封装体352边缘之间没有其他的芯片354，但可以有其他具有防电磁干扰功效的装置。而如图6所示，可以选择性的将不连续的屏蔽结构306设置在前述实施例的缺口350中。值得注意的是，前述屏蔽结构306的实施方式大体上是以屏蔽结构306中的屏蔽穿硅电极322为主，当然，屏蔽穿硅电极322上的屏蔽线路310优选会和穿硅电极310有相同的俯视图；但视产品设计的不同，屏蔽线路310和屏蔽穿硅电极322也可以各自具有不同的形状
通过前述屏蔽结构306的各种实施方式，可以有效阻隔射频电路304所产生的电磁干扰，以确保射频电路304或其他电路305的运作。本发明其中一个特点在于，屏蔽结构306是属于晶片(wafer)等级，而非一般封装等级。也就是说，屏蔽结构306是利用一般半导体工艺如穿硅电极工艺以及金属内连线工艺即可形成，而在形成屏蔽结构306之前，芯片300并不会被封装(encapsulated or packaged)。请参考图7，所绘示为本发明具有屏蔽结构306的半导体结构在封装体中的结构示意图。如图7所示，本实施例的封装体324包括图2的芯片300、载板326、选择性的另一个芯片354以及电路板356。于实施例中，芯片300透过粘胶337固定在载板326上。芯片300的接触垫314透过引线(wire bonding)电连接至载板326的接触垫332，使得载板326所提供的电位信号可以连接至射频电路304。而屏蔽结构306是接地而不会连接电位信号。于实施例中，载板326例如是硅中间板(Silicon interposer)、其他多层板甚至是另一芯片。载板326透过连接电路358连接至电路板356上。
当然，本发明的芯片300与载板326之间除了前述引线封装外，也可以用各种封装方式，例如以锡球(solder bump)、重布线层(redistribution layer,RDL)、并利用如覆晶(flip chip)、球脚格状阵列(ball grid array,BGA)等来形成封装结构。于其他实施例中，也可用另一穿硅电极来提供电位信号。请参考图8，所绘示为本发明另一实施例中一种具有屏蔽结构的半导体装置的结构示意图。而为了简单呈现本发明的特征，相同或类似的元件采用与前述实施例相同的标号。如图8所示，本实施例的半导体装置是芯片300a，其包括有基底302、射频电路304、屏蔽结构306以及金属内连线系统308a。在本实施例中，射频电路304是透过金属内连线系统308a中的连接线路312a电连接至连接穿硅电极344。因此，连接穿硅电极344连接电位信号给射频电路304，而屏蔽结构306中的屏蔽穿硅电极322则接地以提供屏蔽功能给射频电路304。连接穿硅电极344与屏蔽穿硅电极322具有不同的实施方式。于本发明的实施例中，传输电位信号的连接穿硅电极344会贯穿基底302，也就是会延伸至主动面301与背面303；做为屏蔽功能的屏蔽穿硅电极322则不会贯穿基底302。于另一实施例中，连接穿硅电极344中导电层342的厚度对于整个连接穿硅电极344宽度的比值，小于屏蔽穿硅电极322中导电层320的厚度对于整个屏蔽穿硅电极322宽度的比值，换句话说，在两个屏蔽穿硅电极322,344宽度相同的情况下，导电层342的厚度小于导电层320的厚度，绝缘层340的厚度大于绝缘层318的厚度。
请参考图9，所绘示为本发明另一实施例中一种具有屏蔽结构的半导体装置的结构示意图。于本发明另一实施例中，本发明具有屏蔽结构的半导体装置可以适用于硅覆绝缘(silicon on substrate,SOI)基底。如图8所示，在前实施例相比，基底302为硅覆绝缘基底，从下到上依序包括有基材338、绝缘层336以及半导体层334。在本实施例中，传输电位信号的连接穿硅电极344贯穿整个基底302，包括基材338、绝缘层336以及半导体层334；而做为屏蔽结构306的屏蔽穿硅电极322则设置于半导体层334中，但不会延伸至绝缘层336中。于实施例中基材338为半导体材料，绝缘层336为二氧化硅，而半导体层334为硅；而在另外一实施例中，基材338也可以是非半导体材料如陶瓷(ceramic substrate)或玻璃(glass)或蓝宝石(sapphire)基底，而绝缘层336可以是各种有机材料或是无机材料，有机材料例如是苯并环丁烯(benzocyclobutane,BCB)、环烯类(cycloolefin)、聚酰亚胺类(polyimide)、聚酰胺类(polyamide)、聚酯类(polyester)、聚醇类(polyalcohol)、聚环氧乙烷类(poly(ethylene oxide))、聚苯类(polyphenylene)、聚醚类(polyether)、聚酮类(polyketone)等树脂，无机材料例如氧化硅、氮化硅、氮氧化硅、碳化硅、氧化铝等。
请参考图10，所绘示为本发明另一实施例中一种具有屏蔽结构的半导体装置的结构示意图。在本实施例中是使用硅覆绝缘基底，其不使用穿硅电极，而使用引线方式来传输电位信号。如图10所示，本实施例的封装体324a包括芯片300b、载板326、选择性的另一芯片354以及电路板356。射频电路304透过连接线路312，再透过引线330连接至载板326的接触垫332。在本实施例中，原始硅覆绝缘基底中的基材338可以透过薄化工艺或其他方式移除，也就是说，在封装体324a中绝缘层336可以直接接触载板326，或是透过粘胶层337以黏附在载板326上。当然，本实施例的封装体324a中，也可以采用除引线方式不同的连线，如锡球或重布线层来连接电位信号，但主要特征在于都是由基底302主动面301的一侧进行连接。
请参考图11至图12，并一并参考图2与图7，所绘示为形成本发明的具有屏蔽结构的半导体装置的步骤示意图。如图11所示，首先提供基底302，然后在主动面301一侧的在基底302中或基底302上形成射频电路304。接着如图12所示，在基底302的主动面301的一侧形成屏蔽穿硅电极322。形成屏蔽穿硅电极322的方法例如先在主动面301上形成开口，然后在开口表面形成绝缘层318，最后在将开口以导电层320填满。在本实施例中，是先形成射频电路304，再形成屏蔽穿硅电极322；而于另一实施例中，则可以先形成屏蔽穿硅电极322后，再形成射频电路304。然后，在主动面301的一侧上形成介电层316以及位于其中的金属内连线系统308，包括连接线路312、接触垫314以及选择性的屏蔽线路310，即可形成如图2具有屏蔽结构的芯片300。值得注意的是，由于本发明的屏蔽结构306中的屏蔽穿硅电极322毋须贯穿基底302，因此制作方法中不需要额外对基底302的背面303进行薄化工艺，可节省工艺成本与时间。后续，可进行封装工艺，而形成如图7的封装体326结构。
前述的屏蔽穿硅电极322是采用通孔前(via first)的工艺，而于另一实施例中，也可采用通孔中(via middle)工艺。例如，在形成图11的结构后，请接续参考图13，在基底302主动面301上形成介电层316，例如是内层介电层317。然后如图14所示，在内层介电层317以及基底302中形成屏蔽穿硅电极322，故屏蔽穿硅电极322会贯穿基底302以及内层介电层317。接着再形成其他介电层316以及金属内连线系统308，而形成如图3的结构。后续，也可进行封装步骤。
若需要形成如图8的芯片300a的结构时，在形成金属内连线系统308后，还是可以对背面303进行薄化工艺，以露出做为信号传送的连接穿硅电极344，但不露出做为屏蔽结构306的屏蔽穿硅电极322。
而若使用硅覆绝缘基底时，本发明的制作方法则可以有不同的实施方式。请参考图15，首先提供基底302，例如是硅覆绝缘基底，其包括基材338、绝缘层336、半导体层334。然后在半导体层334中形成射频电路304以及屏蔽穿硅电极322，两者形成的先后顺序可以任意配置。如图16所示，在主动面301的一侧上形成介电层316以及位于其中的金属内连线系统308a，包括连接线路312a以及选择性的屏蔽线路310。然后对基材338背面303的一侧进行薄化工艺，以减少基材338的厚度。最后，从基材338背面303的一侧形成连接穿硅电极344，例如形成开口(图未示)，其贯穿了薄化后的基材338、绝缘层336以及半导体层334，然后再形成绝缘层340与导电层342于开口中，以电连接连接线路312a，即可形成如图9的结构。当然，本实施例也可适用于通孔后工艺，亦即形成部分介电层316后，才形成屏蔽穿硅电极322，使屏蔽穿硅电极322贯穿部分介电层316以及基底302中的半导体层334。
而于本发明另一实施例中，在进行完图15的步骤后，请接续图17，在主动面301的一侧上形成介电层316以及位于其中的金属内连线系统308，包括连接线路312、接触垫314以及选择性的屏蔽线路310。然后对基材338背面的一侧进行薄化工艺，以完全移除基材338，即可形成如图10中的芯片300c。后续可再进行封装工艺，以形成封装体324a。
综上所述，本发明提供了一种具有屏蔽结构的半导体装置，可有效消除射频电路的电磁波干扰现象。本发明考虑到与其他穿硅电极的搭配，以及与硅覆绝缘基底的搭配，而提供了不同的实施方式与制作方法。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种具有屏蔽结构的半导体装置，包括：
基底，包括主动面以及背面；
射频电路，设置在该基底的该主动面的一侧；
屏蔽结构，至少设置在该基底中且包围该射频电路，该屏蔽结构接地，其中该屏蔽结构包括屏蔽穿硅电极，该屏蔽穿硅电极没有贯穿该基底；以及
金属内连线系统，设置在该基底的该主动面的一侧，该金属内连线系统包括一连接线路，且该连接线路连接电位信号至该射频电路。
2.如权利要求1所述的具有屏蔽结构的半导体装置，其中该金属内连线系统还包括屏蔽线路，其中该屏蔽结构包括该屏蔽线路。
3.如权利要求2所述的具有屏蔽结构的半导体装置，其中该屏蔽线路电连接该屏蔽穿硅电极。
4.如权利要求1所述的具有屏蔽结构的半导体装置，其中该屏蔽穿硅电极从俯视图来看，为封闭的多边形。
5.如权利要求1所述的具有屏蔽结构的半导体装置，其中该屏蔽穿硅电极从俯视图来看，为具有缺口的多边形。
6.如权利要求5所述的具有屏蔽结构的半导体装置，其中该半导体装置为芯片，且从俯视图来看，该缺口与该基底最靠近该缺口的边缘之间没有任何主动电路。
7.如权利要求5所述的具有屏蔽结构的半导体装置，其中该半导体装置为封装体，该基底、该射频电路、该屏蔽结构以及该金属内连线系统位于芯片中，该芯片位于该封装体中，从俯视图来看，该芯片的该缺口与该封装体最靠近该缺口的边缘之间没有其他芯片。
8.如权利要求1所述的具有屏蔽结构的半导体装置，其中该半导体装置为封装体，且该封装体还包括电路板，其中该电路板通过引线、锡球或重布线层与该连接线路电连接。
9.如权利要求8所述的具有屏蔽结构的半导体装置，其中该引线、该锡球与该重布层位于该基底的该主动面的一侧。
10.如权利要求8所述的具有屏蔽结构的半导体装置，其中该基底依序包括有绝缘层以及半导体层，该半导体层位于该绝缘层上。
11.如权利要求10所述的具有屏蔽结构的半导体装置，其中该绝缘层与该电路板之间没有任何半导体材料。
12.如权利要求1所述的具有屏蔽结构的半导体装置，还包括连接穿硅电极设置于该基底中，其中该连接穿硅电极贯穿该基底。
13.一种具有屏蔽结构的半导体装置，包括：
基底，依序包括有背面、基材、绝缘层、半导体层以及主动面；
射频电路，设置在该半导体层中；
屏蔽结构，至少设置在该半导体层中且包围该射频电路，该屏蔽结构接地，其中该屏蔽结构包括屏蔽穿硅电极，该屏蔽穿硅电极贯穿该半导体层，但没有延伸至该绝缘层；以及
连接穿硅电极，贯穿该基底，且该连接穿硅电极连接电位信号至该射频电路。
14.如权利要求13所述的具有屏蔽结构的半导体装置，还包括金属内连线系统设置于该基底的该主动面的一侧，其中该金属内连线系统包括屏蔽线路，其中该屏蔽结构包括该屏蔽线路。
15.如权利要求14所述的具有屏蔽结构的半导体装置，其中该屏蔽线路电连接该屏蔽穿硅电极。
16.如权利要求13所述的具有屏蔽结构的半导体装置，其中该屏蔽穿硅电极从俯视图来看，为封闭的多边形。
17.如权利要求13所述的具有屏蔽结构的半导体装置，其中该屏蔽穿硅电极从俯视图来看，为具有缺口的多边形。
18.如权利要求17所述的具有屏蔽结构的半导体装置，其中该半导体装置为芯片，且从俯视图来看，该缺口与该基底最靠近该缺口的边缘之间没有任何主动电路。
19.如权利要求17所述的具有屏蔽结构的半导体装置，其中该半导体装置为封装体，该基底、该射频电路、该屏蔽结构以及连接穿硅电极位于芯片中，该芯片位于该封装体中，从俯视图来看，该芯片的该缺口与该封装体最靠近该缺口的边缘之间没有其他芯片。
20.如权利要求13所述的具有屏蔽结构的半导体装置，其中该连接穿硅电极中的连接导电层的厚度与该连接穿硅电极的宽度的比值，小于该屏蔽穿硅电极中的导电层的厚度与该穿硅电极的厚度的比值。
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