CN1681119A - Ic装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种集成电路结构及其制造方法，其特征在于整合基板上的电磁屏蔽及连线结构，及提供制造集成电路的方法，该方法为连接电磁屏蔽图案、栓塞及内嵌于基板的接合榫而形成一电磁屏蔽所，以便更能保护集成电路组件免受到集成电路组件本体或外界环境所产生的电磁干扰。

Description

IC装置及其制造方法
技术领域
本发明涉及一种集成电路结构及其制造方法，在于整合基底上的电磁屏蔽及连线结构。
背景技术
随着微电子制造技术及集成电路组装科技的发展，印刷电路基底通常包括有复数个金属层，及用以连结两层或更多不同金属层间的内栓塞连线所构成。该多层电路基底，提供一平台，以粘着及连接该微电子组件和被动式电子组件，例如电阻、电容器、及电感器。这些电子组件可整合完成一些电子系统所预先设计的功能，该电子系统如个人计算机、手机、游戏机、个人数字助理器及电视机等。
为了满足客户要求，这些电子系统都被要求在更小、更压缩的体积内，能完成更快、更好的效能。然而，在更高速切换这些电子系统开关时，将会对该电子系统造成更大的电磁辐射及电磁干扰。当这些先进的电子系统的操作频率增加时，其中切换开关的脉冲量及操作电流便随之上升，因而造成一些不想要的内连接线压降效应，并引起巨量的电磁辐射。
然而，在使用单一硅芯片，用以制造完成集成电路系统已更趋完善之时，当要制造一些复杂和整合包含不同集成电路如模拟、数字、混合信号、内存和高速低功率电路的系统芯片亦实属不易。更甚者，当该系统芯片的功能及内连接层数的需求也随之增加时，且该芯片体积亦须同时被要求更缩小时，将会使该整合系统芯片的配电、压降、信号噪声及芯片输出、输入焊垫数目，成为该芯片系统进步缩小的限制因子。
达成本发明目标的方法是将具有多功能的复数个芯片整合于同一封装内，以形成一完整电路系统满足制造短小、轻薄的产品的要求。因而，造成一些集成电路芯片必须粘着或堆栈于其它较低层的芯片上面，在该制造过程中复数个芯片同时需要被绕线及堆栈，使得上层集成电路芯片在接触并压迫下层集成电路芯片时，容易对下层集成芯片的金属导线的讯号传输造成严重的影响及损坏。
如图1所示，是公知技术集成电路芯片的剖面图。在图1中，集成电路芯片100，包括一硅基底101，一组件层102，是由复数个包括含有复数个主动组件，如金属氧化半导体(MOS)晶体管的复晶硅或金属硅化物层在硅基底101的上所形成的。并可将组件层102的主动组件相互连接，一局部连接层103随之可形成于该组件层102上。另外，一总体内连接层104、金属层108及保护层109，亦可相继形成于局部内连接层103上。
总体内连接层104，可包括复数个用以连接总体讯号及电源分配的金属层。而保护层109上可设置复数个贯穿孔，用以部分暴露该金属层108，以形成电极焊垫106于该金属层108。另外，锡铅凸块或金凸块107(省略埋入金属)，尚可被提供于电极焊垫106上，以作为外部电性连接之用。
该硅基底101包括源极、漏极及组件层101主动组件的信道。局部连接层103及总体连接层104的每一层可包括一绝缘体、导电栓塞、连接孔、预先设计的金属、金属硅化物或复晶硅的图案。任意一于该连接层中的图案皆可通过该栓塞、连接孔且/或连线电性连接至同层或其它层的图案。
如图2，是一堆栈的半导体芯片的剖面示意图。根据图2中，该堆栈的半导体芯片200包括一基底202、一下层硅芯片212、一上层硅芯片214、复数个绕线216及粘着层218。下层硅芯片212通过粘着层218附着在基底202上，而上层硅芯片214则通过另一粘着层218堆栈于下层硅芯片212上。根据此结构，该绕线216的打线步骤是非常复杂的，对于讯号传输效果，容易引起不利影响或造成上层硅芯片214和下层硅芯片212间的短路。
如图3，是一BGA型芯片的剖面示意图。BGA型芯片300包括有一接合平面307，及垂直贯穿载具印刷电路板(PCB)301的讯号引线303、供电引线304及接地引线305。该接合平面307可覆盖载具PCB301的上表面，但并不覆盖每一电性连接端306的突出端。该芯片340可通过粘着层401附着在该接合平面307上，并使每一接合绕线402可连接相对的连接端306和芯片340的对应焊垫。
内嵌接地面405可连接至该接地引线305。而该解耦合电容347亦可内嵌入载具PCB 301中，并且电性连接至该接地引线305及供电引线304。依据此结构配置，虽可避免来自于粘着一些IC组件载具PCB 301所产生的电磁辐射。但是对该IC本体及IC封装间的电磁辐射依旧会存在，并且在芯片使用时会发生信号噪声。
发明内容
本发明的目的在于提供一种集成电路组件，能有效抑止集成电路封装和印刷集成电路板回路电流所引起的电磁干扰(EMI)，并可防止由于高速切换该集成电路组件内部供电电路所引发的噪声电流。
本发明另外一个目标在于提供一种集成电路组件，该组件可轻易组装且容易以一完整或部分晶圆方式大量生产，以形成一微型且高度整合效果的实用性集成电路组件。
本发明具有另外一目标在于提供一制造集成电路组件的方法。该方法可通过使用接合榫，以取代公知的金属绕线接合方法，并可同时通过研磨或蚀刻方式使该基底变薄，该集成电路组件因而更能应用于现代轻、薄、短小的电子装置产品上。
本发明另具有一目标在于提供一制造集成电路组件的方法，该方法可连接该电磁屏蔽图案、栓塞及内嵌于基底的接合榫，以形成一电磁屏蔽所，更能保护该集成电路组件免于受到该集成电路本体或外界环境所产生的电磁干扰。
根据上述，本发明包括含有一基底、一连接层、一屏蔽层、及一复数个接合榫的集成电路组件。于该基底上可形成复数个主动组件，和贯穿该基底的接合榫。另位于该基底上的内连接层具有复数个金属导线，以提供主动组件及复数个栓塞间的电性相互连接。而位于该连接层上的屏蔽层可具有图案的电磁屏蔽。该电磁屏蔽图案、栓塞、及接合榫可电性互相连接，用以形成该集成电路组件的电磁遮蔽所。
本发明的复数个电极焊垫可形成于屏蔽层内，以作为外部电性连接端。其中该屏蔽层内尚可包含至少一被动组件，且可电性连接至该主动组件层、接合榫且/或电极焊垫。
本发明含有多功能或单一功能的复数个集成电路组件互相附着或堆栈于同一基底上，以形成一封装系统(SIP)模块或一轻巧的高密度内存模块。而该整合性的SIP模块，因而具有更好的电磁干扰屏蔽效果。另外，该屏蔽层可包含有被动组件如解耦合电容和电感器，以抑止由于该模块高速切换操作时所产生的噪声信号。
本发明提供制造集成电路组件的一方法。其中，是可形成一复数个深壕沟于基底上表面，并随后沉积一绝缘膜于该深壕沟内，而后再填充导电材料于该深壕沟内，以形成接合栓塞，可用以预备形成本发明的接合榫。
该接合栓塞是可利用电浆蚀刻、湿蚀刻、雷射穿孔或上述组合的方法于该基底上表面挖掘深壕沟，随后并沉积绝缘膜如二氧化硅、氮化硅、其它绝缘膜或上述物质的组合或可通过其它类别技术形成一绝缘膜于该内嵌壕沟的内侧壁。随后，该含有绝缘膜的内嵌壕沟，再以导电性材料如钛、氮化钛、铝、铜、汞、钨、汞合金、银胶、锡铅、导电高分子、其它导电性物质或上述物质的组合物填充于该壕沟内。
另外，通过公知的半导体工艺步骤，尚可于基底上形成主动组件，并随后形成连接层于该主动组件上。其中该主动组件，可通过复数个金属导线、金属硅化物且/或复晶硅，以提供电性连接。另外，一包括夹于电磁屏蔽图案中介电薄膜层的屏蔽层，亦可形成于该连接层上，以制造被动组件如电容器或电感器。随后，一保护层随的可形成于该屏蔽层上。
公知的背面研磨或一些研磨技术如化学机械研磨、高选择性电浆蚀刻或湿蚀刻等步骤，可自该基底下表面直接磨薄该基底，以将该接合栓塞暴露成为接合榫，作为该集成电路组件的电极连接端。另外，可于集成电路组件的表面形成具有电极焊垫的接孔或凸出的接合榫，用以粘着或堆栈其它集成电路组件在一起，以形成一轻巧内存模块或封装系统模块。
数种封装连接技术及材料，例如用于接合榫凸块接合的等方向性导电性粘胶层、其它公知的表面粘着技术、底层凸块金属化(UMB)、异方向性导电膜(ACF)、金或锡铅凸块、打线、球栅数组、覆晶且/或其它金属化法皆可用于接合榫或集成电路组件的电极焊垫间的电性连接，用以形成一轻巧内存模块或封装系统模块。
本发明可提供数种不同形成接合榫的方法。首先，可于该基底下表面形成复数个相对于并可连接至前端接合栓塞的背面壕沟。随之，可形成绝缘层于该背面壕沟的内壁，再以导电性材料填充该该背面壕沟，如此便可形成背面接合栓塞。而该背面接合栓塞可电性连接至正面接合栓塞，以形成连通的接合榫。
相反地，亦可单独自该基底背面直接形成接合榫，以作为外部电极连接端之用，而不需要经由与前述的正面接合栓塞相接连，以作为外部电极连接端，如此并不会增加封装的任何重量或体积。无论该基底事先磨薄与否，该背面接合榫是由基底下表面贯穿至上表面的单背面壕沟所构成的，并可于壕沟内形成一绝缘膜及填充一导电材料，用以作为外部电极连接端。而该接合榫可连结至基底上任一电性连接层，如集成电路组件中所制作形成的复晶硅、金属硅化合物、接孔栓塞、或金属层。
本发明提供一具有高速操作频率的轻巧电子集成电路的制造方法。该轻巧电子集成电路可形成于微电子基底上如硅基底、硅绝缘体(SOI)基底、或砷化镓基底上。本发明可通过一些集成电路制造过程中的精确对准方式，以最小难度来完成电磁屏蔽与内连线相互接连的所有工艺，并且能整合一些被动组件于该集成电路组件内，用以整合多种不同功能的集成电路芯片以形成封装系统模块或轻巧内存模块。上述的所有一般性叙述及以下详述皆为例证，可提供本发明有关解释。
附图说明
图1是集成电路芯片相关技术的剖面示意图；
图2是堆栈半导体芯片的剖面示意图；
图3是BGA型芯片剖面示意图；
图4A至图4D是表示该接合栓塞的制造方法；
图5表示本发明的实施例部分示意图；
图6A至图6B表示本发明较佳实施例的示意图；
图7表示本发明另一较佳实施例；
图8表示本发明另一较佳实施例；
图9A、图9B及图9C是特别表示本发明的三个实施例示意图以揭示该接合榫的不同建构方式；
图10表示本发明一较佳实施例；
图11表示本发明另一较佳实施例；
图12表示本发明另一较佳实施例。
符号说明
集成电路组件：100，200，300，500
基底：101，400，501
组件层：102，502
连接层：103，104，503，504
金属层：412，522
保护层：109，509，526，230
金属焊垫：108，106，306，508，763
凸块：107
绕线：216，402*
粘着层：218，401
引线：300，304，305
晶粒：212，213，340，190，22，210
平面：307
接地平面：405
电容：347
表面：402，701
壕沟：404，761，981
绝缘膜：414，982
栓塞：424，524，766
电磁屏蔽层：520
介电层：532
接合榫：733，824，983
导电膜：180
载具板：170，301，202
具体实施方式
以下将详细说明本发明的较佳实施例及其图号，各实施例将配合附图说明。说明书中的各图号将与附图中的图号指示相同或部分类似。
根据本发明，一集成电路组件可包括一基底、一内连接层、一屏蔽层及复数个制作于该基底内的接合榫。该接合榫可贯穿该基底并可向基底的两表面延伸。在本发明中，该接合榫可选择自基底正面或背面的单面壕沟，或可自基底两表面所形成相对应的壕沟所形成，随后可形成一绝缘膜于该壕沟内，并且以导电材料填充满该壕沟。
在下述讨论的实施例中，将揭示两种利用形式。第一例是表示一具有垂直电性连接线，可使用异方性导电膜(ACF)以连接该接合榫及电极焊垫，以形成堆栈的内存模块。更甚者，于该集成电路组件的接合榫或电极焊垫上，底部凸块金属化(UBM)、锡铅凸块且/或其它金属化法亦可一并使用。第二例表示另一相似于第一例的封装系统模块。
上述二种模块配置结构皆包括内嵌电磁屏蔽，可用以防止该先进轻巧的电子装置于高频切换时，所产生的电磁辐射。
图4A至图4D，表示一接合栓塞的制造方法。根据图4A，于基底400的上表面402，以形成复数个壕沟404。在本发明的一实施例中，该壕沟404可形成于硅半导体基底或其它含蓝宝石层的硅半导体基底上，亦可使用于半导体覆盖绝缘层芯片技术的基底或其它塑料或玻璃基底上。
如图4B所表示，该隔离壕沟404包括一氧化膜且/或附加氮化硅膜的绝缘膜414，形成于该壕沟404内侧壁，随后以导电材料填充该壕沟404，以形成接合栓塞424，如图4C所示。在本发明的一较佳实施例中，该导电材料钛或氮化钛的埋置金属及钨金属当作电性连接的接合栓塞。在其它较佳实施例中，该导电材料尚可为钛、氮化钛、铝、铜、汞、钨、汞合金、银胶、锡铅、导电高分子、其它导电物质或上述物质的组合。
将导电物质填充入壕沟404时，一多余的金属层412可形成于基底400的上表面402上。一些化学机械研磨(CMP)、湿蚀刻、电浆倒蚀刻或其组合的方式，皆可用以去除该多余的金属层412并完成个别的接合栓塞424，如图4D所示。这些内嵌于基底400上的接合栓塞424，在后续工艺步骤完成后，将可作为外部电极焊垫之用。一般说来，就集成电路组件整个工艺而言，接合栓塞的形成是非常有弹性的。例如，形成该接合栓塞424的步骤可先于或后于该层间绝缘层(ILD)、金属层、连接层、栓塞层、复晶硅层、或集成电路组件的主动组件的形成步骤。
如图5，表示本发明实施例的部分示意图。该集成电路组件500可在一硅基底501上，制作形成内嵌于该基底的接合栓塞524，且包含有位于该基底501上表面的组件层502。该源极、漏极及主动组件的信道皆设置位于基底501内，并随后可于该基底上形成栅极氧化层及主动组件栅极。另外，包括一复晶硅、金属硅化物层和位于介电层内的局部连接层503，可随之形成于该组件层502上，以连接该组件层502的主动组件。
另外，一包括有金属层、栓塞和金属层间的介电层的总体内连接层504，可形成位于该局部内连接层上。该形成于总体内连接层504上的另一金属层可选择作为该集成电路组件的外部电性电极焊垫508，并可选择形成一保护层509披覆于其上用以保护该金属层。其中，该电极焊垫508通常可包括埋置金属的多层金属层所形成，并可结合其它金属化层如底层凸块金属化层(UBM)或锡铅凸块等，而该金属化层一般皆位于该电极焊垫508之上。
图6A及图6B，表示本发明的一较佳实施例的示意图。在该实施例中，如图6A及图6B，所述具有电磁屏蔽图案522的屏避层520可配置于该集成电路组件之上。另外，该电磁屏蔽图案522可通过总体内连接层504和局部内连接层503的导电栓塞电性连接至该接合栓塞524。
在图6B中，该电磁屏蔽图案522可具有至少一层的导电层，及包括一夹于其中的介电层532。如图6B，该导电层更可选择形成可作为被动组件的电容器和电感器。这些被动组件可利用来抑止因高速切换操作该集成电路组件，所引起的电磁辐射，例如在高速切换电源讯号时，容易产生的电磁干扰。
上述该电磁屏蔽层，可通过总体和局部内连接层504和503上的不同导电栓塞分别电性连接至不同的接合栓塞524。该屏蔽层520尚可包括披覆于电磁屏蔽图案522上的保护材料526，用以保护该晶圆免于受刮损或外部损坏。
接下来，该基底501可选择使用公知背面研磨且/或其它研磨如化学机械研磨、高选择性电浆蚀刻或湿蚀刻，以使该基底的厚度变薄。本发明的一较佳实施例，如下所述可通过研磨该基底501，以使该接合栓塞524暴露出来，成为该集成电路组件外部电极连接端之用的接合榫。
如图7，表示本发明另一较佳实施例，解释另一接合榫的形成方法。该实施例可提供另一较佳实施方法，用以形成该接合榫，且特别适用于要将该基底501磨薄小于150微米时，尚可把该整体晶圆厚度变化的情形考虑在内。
如图7中，该背面壕沟761可形成于该基底501的下表面701上，并可选择与先行形成于该基底501上表面的内嵌接合栓塞524相对连接，以便该背面壕沟761可完全贯穿该基底501，且能与该接合栓塞524相互连接。值得注意的是，在本实施例中，该基底501的磨薄程序可于背面壕沟761形成前或背面接合栓塞766形成之后实施。
于该基底501上表面的正面壕沟可形成该正面接合栓塞524，而该背面壕沟761可通过化学蚀刻、电浆蚀刻或雷射穿孔，形成于该下表面701之上。接着可选择形成一绝缘膜于该背面壕沟761所暴露的内侧壁上，如氧化硅、氮化硅或高分子聚酯树脂等材料。而该含有绝缘膜的背面壕沟761，再以导电材料如钛、氮化钛、锡铅、铜、汞、汞合金、铝、银胶、导电高分子、其它导电材料或上述材料的组合以填充之，以形成该接合栓塞766。
该基底501的下表面701可通过蚀刻方式定义图案，以形成该接合榫垫763及接合榫773。在另一实施例中，简单的接合榫可仅由该接合栓塞766及绝缘膜所形成，而不另需额外的接合榫垫。
如图8，表示本发明的另一较佳实施例，以解释形成该接合榫的另一方法。该正面栓塞可通过直接磨薄技术且/或高选择比的蚀刻流程，自该基底501的下表面701进行研薄，该步骤可利用部份或全晶圆的方式进行制造流程，用以暴露该正面栓塞以作为接合榫824。在本发明的另一实施例中，该接合榫可完全自下表面贯穿基底至上表面的背面栓塞形成而成。
如上所述，本发明的接合榫可由不同方法形成而成。图9A至图9C，即特别表示本发明的三种接合榫如何以不同方式所形成实施例的示意图。图9A及图9B的二实施例分别根据上述的图7和图8所解释。
如图9C所示，无论基底501磨薄后与否，该背面接合榫983是由自基底501下表面701贯穿至上表面402的单一背面壕沟981所形成的，并包括披覆一绝缘膜982于其内侧璧。该接合榫983可连接至一电性连接层984，该电性连接层的材料是集成电路组件工艺中的复晶硅、金属硅化物、接合栓塞或金属层。
图10表示本发明的一较佳实施例，在该较佳实施例中，两片具有相同集成电路组件的晶圆可于切割成晶粒前堆栈，或相反地，可先切割再行堆栈。如图10所示，两内存芯片190通过使用异方向性导电膜180或其它粘着层或锡铅凸块堆栈于载具板170上。堆栈的集成电路组件可通过异方向性导电膜180、其它粘着层或锡铅凸块，将接合榫824及电极焊垫508相互接合，其中该接合榫及电极焊垫更可加入另一新配线层于其上。
图11表示本发明的另一较佳实施例。在本实施例中，堆栈的集成电路组件，如封装系统组件，包括不同功能的集成组件。如图11所示，一微处理芯片210、一模拟芯片220，及一内存芯片190，通过异方性导电膜180、其它粘着层或锡铅凸块堆栈于载具板170上。该封装系统组件，亦可通过外加的异方向性导电膜180、其它粘着层或锡铅凸块，将接合榫824及电极焊垫508相互接合，其中该接合榫及电极焊垫更可加入另一新配线层于其上。另外，一保护材料230尚可填充于相邻芯片之间，如微处理芯片210和模拟芯片220之中，辅以固定该附着的集成电路芯片于载具板170上。
如图12，表示本发明的另一较佳实施例。在该较佳实施例中，复数个内存芯片190被整合并堆栈于载具板170的两侧，以形成轻巧高密度的内存模块。该轻巧内存模块组件可以外加的异方向性导电膜180、其它粘着层或锡铅凸块，将内存芯片190的接合榫824及电极焊垫508相互接合，其中该接合榫及电极焊垫更可加入另一新配线层于其上。
如上所述的实施例，该集成电路的结构皆包括含有电磁屏蔽图案的屏蔽层，以抑止从组件本身或外界环境引发的电磁干扰(EMI)。
任何熟悉此技术者，在不脱离本发明精神或范围内，可作各种结构的更动与润饰，凡依本发明精神及范围所作的各种变动及润饰，均属本发明范围。

Claims (16)

1.一集成电路组件，其特征在于：主要构造包括有：
一基底，包括有一复数个主动组件；
一内连接层，位于该主动组件之上，且该内连接层包括有复数个金属线路，可通过复数个栓塞以提供主动组件间的电性连接；
一屏蔽层，位于该内连接层之上，且该屏蔽层尚包括有电磁屏蔽图案；
一复数个接合榫，贯穿该基底；
其中，该电磁屏蔽图案、栓塞及接合榫电性相互连接，以形成集成电路组件的电磁屏蔽所。
2.根据权利要求1所述的集成电路组件，其特征在于：该集成电路组件尚可包括有一复数个电极焊垫，可建构于该屏蔽层内，可作为外部电极连接端之用。
3.根据权利要求1所述的集成电路组件，其特征在于：该屏蔽层尚可包括有至少一个被动组件于屏蔽层上。
4.根据权利要求1所述的集成电路组件，其特征在于：该集成电路组件尚可包括有一保护层，且该保护层位于屏蔽层之上、可利用以保护该集成电路组件。
5.一制造集成电路组件的方法，其特征在于：主要制造方法包括有：
提供一基底；
形成一复数个主动组件于基底第一表面上；
形成一复数个接合榫，其中该接合榫可贯穿该基底，及包括有：
形成复数个壕沟于该基底第二表面；
形成绝缘膜于壕沟侧壁；及
填充导电材料于壕沟内，以形成该接合榫；
磨薄该基底，可自该基底的第二表面开始研薄该基板；
形成一内连接层于该主动组件上，其中该内连接层尚可包括有复数个金属线路，可通过复数个栓塞以提供主动组件间的电性连接；
形成屏蔽层于内连接层上，其中该屏蔽层尚可包括有电磁屏蔽图案；
其中，该电磁屏蔽图案、栓塞及接合榫可电性相互连接，以形成集成电路组件的电磁屏蔽所。
6.根据权利要求5所述的制造方法，其特征在于：该制造方法尚可包括有形成复数个电极焊垫于屏蔽层内，以作为外部电性连接用。
7.根据权利要求5所述的制造方法，其特征在于：该屏蔽层尚可包括形成至少一个被动组件于屏蔽层上。
8.根据权利要求5所述的制造方法，其特征在于：该制造方法尚可包括形成一保护层于屏蔽层上，以保护该集成电路组件。
9.根据权利要求5所述的制造方法，其特征在于：该磨薄基底的步骤可先于形成该接合榫步骤之前。
10.根据权利要求5所述的制造方法，其特征在于：该制造方法尚可包括有形成复数个接合榫垫，该接合榫垫对应于该基底第二表面上的接合榫。
11.一集成电路的制造方法，其特征在于：主要制造方法包括有：提供一基底；
形成复数个主动组件于基底第一表面上；
形成复数个接合榫，其中该接合榫可贯穿该基底，及包括有：
形成复数个第一壕沟于该基底第一表面；
形成复数第二壕沟于该基底第二表面，其中该第二壕沟与第一壕沟互相接合；
形成绝缘膜于壕沟侧壁；及填充导电材料于壕沟，以形成该接合榫；
磨薄该基底，可自该基底的第二表面开始研薄该基板；
形成一内连接层于该主动组件上，其中该内连接层尚可包括有复数个金属线路，可通过复数个栓塞以提供主动组件间的电性连接；
形成一屏蔽层于内连接层上，其中该屏蔽层尚可包括有电磁屏蔽图案；
其中，该电磁屏蔽图案、栓塞及接合榫可电性相互连接，以形成集成电路组件的电磁屏蔽所。
12.根据权利要求11所述的制造方法，其特征在于：形成绝缘膜于壕沟侧璧和填充导电材料于第一及第二壕沟的步骤皆为分开独立的步骤。
13.根据权利要求11所述的制造方法，其特征在于：该制造方法可包括有形成复数个电极焊垫于屏蔽层内，以作为外部电性连接端之用。
14.根据权利要求11所述的制造方法，其特征在于：该屏蔽层可包括形成至少一个被动组件于屏蔽层上。
15.根据权利要求11所述的制造方法，其特征在于：该制造方法尚可包括有形成一保护层于屏蔽层之上，以保护该集成电路组件。
16.根据权利要求11所述的制造方法，其特征在于：该基底磨薄的步骤先于形成该第二壕沟步骤之前。
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