CN103633060A - 具有内嵌元件及电磁屏障的线路板 - Google Patents

具有内嵌元件及电磁屏障的线路板 Download PDF

Info

Publication number
CN103633060A
CN103633060A CN201310373049.7A CN201310373049A CN103633060A CN 103633060 A CN103633060 A CN 103633060A CN 201310373049 A CN201310373049 A CN 201310373049A CN 103633060 A CN103633060 A CN 103633060A
Authority
CN
China
Prior art keywords
semiconductor element
mask frame
screening cover
layer circuit
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310373049.7A
Other languages
English (en)
Other versions
CN103633060B (zh
Inventor
林文强
王家忠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yuqiao Semiconductor Co Ltd
Bridge Semiconductor Corp
Original Assignee
Yuqiao Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/969,641 external-priority patent/US20140048914A1/en
Application filed by Yuqiao Semiconductor Co Ltd filed Critical Yuqiao Semiconductor Co Ltd
Publication of CN103633060A publication Critical patent/CN103633060A/zh
Application granted granted Critical
Publication of CN103633060B publication Critical patent/CN103633060B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8314—Guiding structures outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

本发明提供了一种具有内嵌元件及电磁屏障的线路板。在本发明一优选实施例中，该具有内嵌元件及电磁屏障的线路板包括：屏蔽框、半导体元件、加强层、第一增层电路及具有屏蔽盖的第二增层电路。第一及第二增层电路于相反垂直方向覆盖半导体元件、屏蔽框及加强层，屏蔽框及屏蔽盖通过第一增层电路而电性连接至半导体元件的至少一个接地接触垫，且屏蔽框及屏蔽盖可分别有效的作为位于加强层通孔中的半导体元件的水平及垂直电磁屏障。

Description

具有内嵌元件及电磁屏障的线路板
技术领域
本发明是关于一种具有内嵌元件及电磁屏障的线路板，尤指一种适用于具有屏蔽框及屏蔽盖的线路板，其中屏蔽框及屏蔽盖可分别作为内嵌元件的水平及垂直屏障。
背景技术
半导体元件易受到电磁干扰(EMI)或是其他内部元件干扰，例如在操作高频模式时的电容、感应、导电耦合。当半导体芯片为了微型化而与彼此紧密地设置时，这些不良干扰的严重性可能会大幅上升。为了减少电磁干扰，在某些半导体元件及模块上可能需要屏障。
Bolognia等人的美国专利号8,102,032、Pagaila等人的美国专利号8,105,872、Fuentes等人的美国专利号8,093,691、Chi等人的美国专利号8,314,486及美国专利号8,349,658揭示用于半导体元件屏障的各种方法，包括金属罐、线状网(wire fences)、或球状网(ball fences)。上述所有方法部设计用于组装于基板及屏蔽材料(例如金属罐、金属膜、线状或球状网)上的元件，屏蔽材料都为外部添加的形式，其需要额外空间，因而增加半导体封装的尺寸及额外耗费。
Ito等人的美国专利号7,929,313、美国专利号7,957,154及美国专利号8,168,893揭露一种使用位于树脂层中的导电盲孔以形成电磁屏障层的方法，该电磁屏障层环绕用于容纳内嵌半导体元件的凹陷部分。此种结构确保在小空间中内嵌元件的优异电性屏蔽，但导电盲孔的深度需要如同半导体元件的厚度，因此钻孔及被覆孔洞时受到高纵横比的限制，且仅能容纳一些超薄的元件。此外，由于作为芯片放置区域的凹陷部分是在导电盲孔金属化后形成，因为对准性差而造成半导体元件错位，进而使此方法在大量制造时产量极低。
发明内容
本发明是有鉴于以上的情形而发展，其目的在于提供一种具有内嵌元件及电磁屏障的线路板，其可有效遮蔽内嵌元件免于受到电磁干扰。据此，本发明提供一种线路板，其包括一半导体元件、一屏蔽框、一屏蔽盖、一加强层、一第一增层电路、及选择性地包含一第二增层电路。此外，本发明还提供另一种线路板，其包括一半导体元件、一屏蔽框、一加强层、一第一增层电路、及具有一屏蔽盖的一第二增层电路。
在一优选实施例中，该屏蔽框及该屏蔽盖电性连接至该半导体元件的至少一个接地接触垫，并可分别作为半导体元件的侧向及垂直屏障。该屏蔽框侧向覆盖该半导体元件的外围边缘，并于侧面方向于该半导体边缘外侧向延伸。该屏蔽盖在该第二垂直方向覆盖该半导体元件，该半导体元件及该屏蔽框延伸进入该加强层的一通孔。该第一增层电路及该第二增层电路分别在该第一及第二垂直方向覆盖该半导体元件、该屏蔽框、及该加强层。
该半导体元件包含一主动面及与该主动面相反的一非主动面，该主动面上具有多个接触垫，该半导体元件的该主动面面朝该第一垂直方向并背向该第二增层电或该屏蔽盖，且该半导体元件的该非主动面面朝该第二垂直方向并朝向该第二增层电路或该屏蔽盖。该半导体元件可贴附于该第一或第二增层电路或利用一黏着剂设置于该屏蔽盖上。
该屏蔽框可自该屏蔽盖或该第二增层电路的一绝缘层在该第一垂直方向延伸，或自该第一增层电路的一绝缘层在该第二垂直方向延伸。在任何情况下，该屏蔽框可接触该第一增层电路及该第二增层电路，并位于该第一增层电路及该第二增层电路、或该第一增层电路及该屏蔽盖之间。此外，该屏蔽框可经由该第一增层电路而电性连接至该半导体元件的至少一个接地接触垫，且具有各种形式以减少半导体元件的侧面电磁干扰(EMI)。举例而言，该屏蔽框可包含一连续或不连续的金属条板、或一金属突柱阵列，以提供半导体元件的侧面电磁干扰(EMI)遮蔽效果。为了提供有效的侧面电磁干扰(EMI)屏障，该屏蔽框优选自该屏蔽盖或该第二增层电路，且至少延伸至与该半导体元件的该主动面的周长重合，或自该第一增层电路至少延伸至与该半导体元件的该非主动面的周长重合。例如，该屏蔽框优选为于该第一垂直方向延伸超过该半导体元件的该主动面，并于该第二垂直方向至少延伸至与该半导体元件的该非主动面的周长重合。或者，该屏蔽框可于该第二垂直方向延伸超过该半导体元件的该非主动表面，且于该第一垂直方向至少延伸至与该半导体元件的该主动面的周长重合。根据该线路板中该半导体元件贴附于该第一增层电路的一方面，该屏蔽框优选于该第一垂直方向延伸超过该半导体元件的该主动面，且于该第二垂直方向与该半导体元件的该非主动面共平面或延伸超过该半导体元件的该非主动面。相同地，根据该线路板中该半导体元件贴附于该第二增层电路或屏蔽盖的另一方面，该屏蔽框优选于该第二垂直方向延伸超过该半导体元件的该非主动面，且于该第一垂直方向与该半导体元件的该主动面共平面或延伸超过该半导体元件的该主动面。据此，该屏蔽框完全覆盖该半导体元件的侧表面，可减少侧面的电磁干扰。此外，该屏蔽框可作为该半导体元件的一配置导件，其靠近该半导体元件的外围边缘以避免该半导体元件的侧向位移。该半导体元件与该屏蔽框间的间隙优选于约0.001至1毫米的范围内。并且，该屏蔽框可更靠近该加强层的该通孔并侧向对齐该加强层的该通孔，以避免该加强层的侧向位移。相同地，该加强层的该通孔与该屏蔽框间的间隙优选于约0.001至1毫米的范围内。
该屏蔽盖于该第二垂直方向对准并覆盖该半导体元件，且可经由该第一增层电路而电性连接至该半导体元件的至少一个接地接触垫。该屏蔽盖可为一连续的金属层，且为了提供有效的垂直EMI屏障，优选是至少侧向延伸至与该半导体元件的周长重合。举例而言，该屏蔽盖可于该侧面方向侧向延伸至与该半导体元件的外围边缘共平面，或该屏蔽盖向外侧向延伸超过该半导体元件的外围边缘甚至侧向延伸至该线路板的外围边缘。据此，该屏蔽盖是于该第二垂直方向完全覆盖该半导体元件，可减少垂直的电磁干扰。与该第一增层电路保持距离的该屏蔽盖可通过该屏蔽框而电性连接至该第一增层电路，其中该屏蔽框电性连接至该第一增层电路。例如，根据该线路板中该屏蔽框自该屏蔽盖延伸的一方面，该屏蔽框接触该屏蔽盖并可提供该屏蔽盖与该第一增层电路间的电性连接。至于根据该线路板中该屏蔽框通过该第二增层电路的一绝缘层与该屏蔽盖保持距离的另一方面，该屏蔽盖可通过该第二增层电路的导电盲孔或导电沟而电性连接至该屏蔽框，进而使该屏蔽框可提供该屏蔽盖与该第一增层电路间的电性连接。并且，该屏蔽盖可经由一或多个被覆穿孔而电性连接至该第一增层电路，该被覆穿孔延伸穿过该加强层。例如，在一第一端的该被覆穿孔可延伸至该第一增层电路并电性连接至该第一增层电路，且在一第二端的该被覆穿孔可延伸至该屏蔽盖并电性连接至该屏蔽盖。因此，该被覆穿孔可提供该屏蔽盖及该第一增层电路间的电性连接。
该加强层可延伸至该线路板的外围边缘，并可为具有内嵌单层导线或多层导线的单层结构或多层结构，例如多层电路板。该加强层可由如树脂层压体、或铜箔层压板的有机材料所制成。该加强层可由陶瓷、或其他无机材料所制成，如氧化铝(Al2O3)、氮化铝(AlN)、氮化硅(SiN)、硅(Si)、玻璃等。
该第一增层电路于该第一垂直方向覆盖该半导体元件、该屏蔽框及该加强层，并可包含一第一绝缘层及一或多个第一导线。例如，该第一绝缘层于该第一垂直方向覆盖该半导体元件、该屏蔽框及该加强层，并可延伸至该线路板的外围边缘，以及该第一导线自该第一绝缘层于该第一垂直方向延伸。该第一绝缘层可包含第一盲孔，其设置于邻接该半导体元件的该接触垫。一或多个第一导线自该第一绝缘层于该第一垂直方向延伸，并于该第一绝缘层上侧向延伸，且于该第二垂直方向延伸进入该第一盲孔以形成第一导电盲孔，因而提供该半导体元件的单一接触垫的信号路由，且提供该半导体元件的接地接触垫的接地。此外，该第一绝缘层可包括一或多个额外的第一盲孔，其设置于邻接该屏蔽框的选定部位。该第一导线可更于该第二垂直方向延伸进入额外的第一盲孔，以形成一或多个额外的第一导电盲孔，且电性接触该屏蔽框，因而提供半导体元件的接地接触垫与该屏蔽框间的接地。简单来说，该第一增层电路通过该第一导电盲孔而电性连接至该半导体元件的接触垫，以提供该半导体元件的信号路由及接地，并可经由该额外的第一导电盲孔还电性连接至该屏蔽框，以提供该屏蔽框的接地。由于该第一导线可直接接触该半导体元件的该接触垫及该屏蔽框，该半导体元件及该第一增层电路间、及该屏蔽框与该第一增层电路间的电性连接可不含焊料。该第一导线也可直接接触该加强层，用以电性连接至设置于其上的无源元件(如薄膜晶体管或电容体)。若有进一步的信号路由的需求，该第一增层电路可更进一步的包括额外的介电层、额外的盲孔层、以及额外的导线层。
根据该线路板中该半导体元件设置于该屏蔽盖上的一方面，可选择性地提供该第二增层电路，且其于该第二垂直方向覆盖该屏蔽盖及该加强层。就此而言，该第二增层电路可包括一第二绝缘层及一或多个第二导线。例如，该第二绝缘层于该第二垂直方向覆盖该屏蔽盖及该加强层，并可延伸至该线路板的外围边缘，以及该第二导线自该第二绝缘层朝该第二垂直方向延伸，并于该第二绝缘层上侧向延伸。该第二绝缘层可包括一或多个第二盲孔，其设置于邻接该屏蔽盖的选定部位。该第二导线更可于该第一垂直方向延伸进入第二盲孔，以形成一或多个第二导电盲孔，因而提供该遮蔽盖的电性连接。至于根据该线路板中该屏蔽盖内建于该第二增层电路中的另一方面，该第二增层电路于该第二垂直方向覆盖该半导体元件、该屏蔽框及该加强层，并可包括一第二绝缘层、该屏蔽盖及选择性地包括第二导线。举例而言，该第二绝缘层于该第二垂直方向覆盖该半导体元件、该屏蔽框及该加强层，并可延伸至该线路板的外围边缘，且该屏蔽盖及该第二导线自该第二绝缘层于该第二垂直方向自该第二绝缘层延伸，且于该第二绝缘层上侧向延伸。该第二绝缘层可包括一或多个第二盲孔或沟孔，其设置于邻接该屏蔽框的选定部位，并可被金属化以形成一或多个第二导电盲孔或导电沟。据此，该屏蔽盖可通过该屏蔽框及该第二导电盲孔或导电沟，而电性连接至第一增层电路以用于接地。若需要进一步的信号路由，该第二增层电路可包括额外的介电层、额外的盲孔层、及额外的导线层。
本发明的线路板可还包括一或多个被覆穿孔，其延伸穿过该加强层。该被覆穿孔可提供该第一增层电路及该第二增层电路间的电性连接。举例而言，位于一第一端的该被覆穿孔可延伸并电性连接至该第一增层电路的一外导电层或一内导电层，且位于一第二端的该被覆穿孔可延伸并电性连接至该第二增层电路的一外或内导电层或该屏蔽盖。或者，位于一第一端的该被覆穿孔可延伸并电性连接至位于该加强层的一第一表面上的一第一图案化线路层，该加强层通过一第一导电盲孔而电性连接至该第一增层电路。同理，位于第二端的该被覆穿孔可延伸至并电性连接至位于该加强层的一第二表面上的一第二图案化线路层，该加强层通过一第二导电盲孔而电性连接至该第二增层电路。因此，该被覆穿孔可提供用于信号路由或接地的垂直方向的电性连接。
该第一及该第二增层电路的该最外层导线可分别包括一或多个第一及第二内连接垫，以提供电性接触至电子元件，例如半导体芯片、塑料封装或另一半导体组件。该第一内连接垫可包括面朝该第一垂直方向的一外露的接触表面，同时该第二内连接垫可包括面朝该第二垂直方向的一外露的接触表面。因此，该线路板可包括电性接点(例如该第一内连接垫以及该第二内连接垫)，其电性连接彼此并位于面朝相反垂直方向的相反表面，使该线路板能够堆叠，且电子元件可利用各种连接媒介电性连接至该线路板，连接媒介包括打线或焊锡凸块作为电性接点。
本发明还提供了一种三维堆叠模块，其中各自具有内嵌元件及电磁屏障的多个线路板利用分别位于两相邻线路板间的内介电层，以背对背(back-to-back)或面对背(face-to-back)的方式堆叠，并通过一或多个被覆穿孔与彼此电性连接。
本发明具有多项优点，其中，该加强层可提供该增层电路的一机械性支撑。该屏蔽框及该屏蔽盖可分别作为该半导体元件的水平及垂直EMI屏障，以降低电磁干扰。该半导体元件的接地接触垫与该屏蔽框/屏蔽盖间的电性连接可经由该增层电路提供，以提供嵌埋于该线路板中的该半导体元件的有效的电磁屏障效果。因该增层电路的高路由选择能力(routingcapability)，该增层电路可提供信号路由并利于展现高1/O值以及高性能。此外，该屏蔽框可准确地限制该半导体元件的放置位置，以避免因该半导体元件的横向位移导致该半导体元件以及该增层电路间的电性连接错误，进而大幅度的改善了产品良率。该线路板及使用其的该堆叠模块的可靠度高、价格低廉、且非常适合大量制造生产。
本发明的上述及其他特征与优点将于下文中通过各种优选实施例进一步加以说明。
附图说明
参考随附附图，本发明可通过下述优选实施例的详细叙述更加清楚明了。
图1-8为本发明一优选实施例的线路板的制造方法剖视图，其中该线路板包含一半导体元件、一屏蔽框、一加强层及双增层电路;其中图2A为图2的俯视图，以及图2B及图2C分别为该屏蔽框的其他参考样式的俯视图。
图9-14为本发明另一优选实施例的另一线路板的制造方法剖视图，其中该线路板包含一屏蔽盖，其通过导电沟电性连接至一屏蔽框;其中图13A为图13的仰视图。
图15-17为本发明再一优选实施例的再一线路板的制造方法剖视图，其中该线路板包含用于该屏蔽盖的接地的被覆穿孔。
图18-21为本发明又一优选实施例的又一线路板的制造方法剖视图，其中该线路板中的双增层电路包含额外绝缘层及导线，并通过被覆穿孔以与彼此电性连接。
图22-28为本发明一优选实施例的线路板的另一制造方法剖视图，其中该线路板包含一屏蔽盖、一屏蔽框、一半导体元件、一加强层、一增层电路、多个端子及被覆穿孔。
图29-34为本发明另一优选实施例的另一线路板的制造方法剖视图，其中该线路板包含一屏蔽盖、一屏蔽框、一半导体元件、一加强层、双增层电路及多个被覆穿孔。
图35-42为本发明再一优选实施例的再一线路板的制造方法剖视图，其中该线路板包含一屏蔽盖，该屏蔽盖插入于该加强层的该通孔中。
图43-45为本发明一优选实施例的一三维堆叠模块的制造方法剖视图，该模块包含多个线路板，其以面对背形式堆叠而成。
图46-48为本发明另一优选实施例的另一三维堆叠模块的制造方法剖视图，该模块包含多个线路板，其以背对背形式堆叠而成。
【符号说明】
100，110，120，130，140，200，300，400，500，600，700线路板;
11，22金属层;           121开口;
114屏蔽框;              13介电层;
15支撑板;               16，18黏着剂;
21'第一被覆层;          22'第二被覆层;
201第一增层电路;        202第二增层电路;
203增层电路;            211第一绝缘层;
213第一盲孔;            215第一导线;
217第一导电盲孔;        221第二绝缘层;
222沟孔;                223第二盲孔;
224屏蔽盖;              226端子;
227第二导电盲孔;        228导电沟;
231第三绝缘层;          233第三盲孔;
235第三导线;            241第四绝缘层;
245第四导线;            261内介电层;
31半导体元件;           311主动面;
312接触垫;              313非主动面;
41加强层;               411通孔;
501填充剂;              511，512穿孔;
513，514连接层;         515，516被覆穿孔。
具体实施方式
在下文中，将提供实施例以详细说明本发明的实施方面。本发明的其他优点以及功效将通过本发明所揭露的内容而更为显著。应当注意的是，这些随附附图为简化的附图，附图中所示的组件数量、形状、以及大小可根据实际条件而进行修改，且元件的配置可能更为复杂。本发明中也可进行其他方面的实践或应用，且不背离本发明所定义的精神与范畴的条件下，可进行各种变化以及调整。
[实施例1]
图1-8为本发明一实施例的线路板的制造方法剖视图，其中该线路板包含一半导体元件、一屏蔽框、一加强层及双增层电路。
如图8所示，线路板100包含半导体元件31、屏蔽框114、加强层41、第一增层电路201、及第二增层电路202。半导体元件31包含主动面311、与主动面311相反的非主动面313、及于主动面311的接触垫312。第一增层电路201包含第一绝缘层211及第一导线215，并通过第一导电盲孔217而电性连接至半导体元件31及屏蔽框114。第二增层电路202包含第二绝缘层221、屏蔽盖224及第二导电盲孔227，并通过第二导电盲孔227而电性连接至屏蔽框114。屏蔽框114于向上方向自第一增层电路201的第一绝缘层211延伸，并侧向覆盖且靠近半导体元件31的外围边缘。第二增层电路202的屏蔽盖224于第二绝缘层221上侧向延伸，并于向上方向覆盖半导体元件31。屏蔽框114及半导体元件31对准加强层41的通孔411并延伸至加强层41的通孔411中。
图1以及图2为根据本发明的一优选实施方面中，在一介电层上形成一屏蔽框的制造方法剖视图，且图2A为图2的俯视图。
图1为一层压基板的剖面图，该层压基板包括金属层11、介电层13、以及支撑板15。金属层11为厚度为100微米的铜层，然而，金属层11也可为各种金属材料，并不受限于铜层。此外，金属层11可通过各种技术而被沉积于介电层13上，包括层压、电镀、无电电镀、蒸镀、溅射及其组合以沉积单层或多层的结构，且其厚度优选为5至200微米的范围内。
介电层13通常为环氧树脂、玻璃环氧树脂、聚酰亚胺、及其类似物所制成，且具有50微米的厚度。在此实施方面中，介电层13介于金属层11以及支撑板15之间。然而，支撑板15在某些方面下可被省略。支撑板15通常由铜所制成，但铜合金或其他材料都可被使用，支撑板15的厚度可于25至1000微米的范围内，而以工艺以及成本作为考虑，其优选为35至100微米的范围内。在此实施方面中，支撑板15为厚度35微米的铜板。
图2以及图2A分别为屏蔽框114形成于介电层13上的结构剖视图以及俯视图。屏蔽框114可通过光刻法以及湿式刻蚀法移除金属层11的选定部位而形成。或者，在部分实施方面中，在介电层13上提供一不具有金属层11的层压基板，屏蔽框114可通过各种技术直接图案化而沉积于介电层13上，各种技术包括电镀、无电电镀、蒸镀、溅射及其组合。在附图中，屏蔽框114由矩形阵列的多个金属突柱所组成，且与随后设置于介电层13上的半导体元件的四个侧表面相符。然而，屏蔽框114的形式并不受限于此，且可为提供随后设置于屏蔽框114中的半导体元件所需的侧面电磁屏障效果的任何图案。
图2B及图2C分别为该屏蔽框114的其他多种参考样式的俯视图。例如，屏蔽框114可由两个矩形阵列的不连续的金属条板(如图2B所示)或多个金属突柱(如图2C所示)所组成。外矩形阵列的条板或突柱对应至内矩形阵列的两相邻条板或突柱间的间隔，并侧向覆盖内矩形阵列的两相邻条板或突柱间的间隔。据此，内、及外矩形阵列的组合可提供侧面的电磁屏障效果。
图3为使用黏着剂16将半导体元件31设置于介电层13上的结构剖视图。半导体元件31包含主动面311、与主动面311相反的非主动面313、以及位于主动面311的多个接触垫312。以主动面311面朝介电层31将半导体元件31设置于介电层13上，其中介电层13被视为第一增层电路的第一绝缘层211。在此图中，屏蔽框114侧向覆盖半导体元件31的侧表面，并于向上方向与半导体元件31的非主动表面313共平面。并且，在一些实施方面中，屏蔽框114可延伸超过半导体元件31的非主动面313。此外，为了提供有效的侧面EMI屏障，屏蔽框114优选为自第一绝缘层211至少向上延伸至与半导体元件31的非主动面311的周长重合。
此外，屏蔽框114也可作为半导体元件31的配置导件，因而半导体元件31准确地放置于一预定位置。由于半导体元件31下的黏着剂16低于屏蔽框114，屏蔽框114可避免因黏着剂固化时半导体元件31的任何不必要位移，屏蔽框114靠近半导体元件31的外围边缘，并侧向对准半导体元件31的外围边缘。优选地，半导体元件31与屏蔽框114间的间隙优选于约0.001至1毫米的范围内。
图4及图5为将加强层41层叠至第一绝缘层211上的流程剖视图。半导体元件31及屏蔽框114对准加强层41的通孔411并插入加强层41的通孔411，且加强层41层叠至第一绝缘层211上。通孔411由激光切割贯穿加强层41，也可通过其他如冲压及机械钻孔的技术形成。加强层41绘示为厚度约100微米的树脂层压板。
图6为将第二绝缘层221及金属层22于向上方向层叠至屏蔽框114、半导体元件31及加强层41的结构剖视图。第二绝缘层221位于金属层22及屏蔽框114之间、金属层22及半导体元件31之间、以及金属层22及加强层41之间。第二绝缘层221可为环氧树脂、玻璃环氧树脂、聚酰亚胺、及其类似物所制成，且具有50微米的厚度。优选地，第一绝缘层211及第二绝缘层221为相同材料。金属层22绘示为厚度17微米的铜层。在压力及热作用下，第二绝缘层221熔化并通过对金属层22施加向下压力或/及对支撑板15施加向上压力而压合。在第二绝缘层211及金属层22层叠至屏蔽框114、半导体元件31及加强层41之后，固化第二绝缘层211。据此，如图6所示，固化的第二绝缘层221以提供金属层22及屏蔽框114之间、金属层22及半导体元件31之间、及金属层22及加强层41之间的稳固地机械式连接。
图7为具有第一盲孔213及第二盲孔223的结构剖视图。第一盲孔213延伸穿过支撑板15、第一绝缘层211及黏着剂16，并于向下方向显露半导体元件31的接触垫312及屏蔽框114的选定部位。第二盲孔223延伸穿过金属层22及第二绝缘层221，并于向上方向显露屏蔽框114的选定部分。第一盲孔213及第二盲孔223可通过各种技术形成，其包括激光钻孔、等离子体刻蚀及光刻技术，且通常具有50微米的直径。可使用脉冲激光提高激光钻孔效能，或者，可使用金属掩模以及激光束。举例来说，可先刻蚀铜板以制造一金属窗口后再照射激光束。
请参照图8，经由沉积第一被覆层21'于支撑板15上并沉积进入第一盲孔213，接着图案化支撑板15及其上的第一被覆层21'，以于第一绝缘层211上形成第一导线215。或者，在一些实施方面中，提供一不含支撑板15的层压基板，可直接金属化第一绝缘层211以形成第一导线215。第一导线215于向下方向自第一绝缘层211延伸，于第一绝缘层211上侧向延伸，且于向上方向延伸进入第一盲孔213，以形成与接触垫312及屏蔽框114直接接触的第一导电盲孔217。因此，第一导线215可提供半导体元件31的信号路由、及半导体元件31的接地接触垫及屏蔽框114间的接地。
同样如图8所示，经由于金属层22上沉积第二被覆层22'并沉积进入第二盲孔223，以形成与屏蔽框114及屏蔽盖224电性接触的第二导电盲孔227，使屏蔽盖224与屏蔽框114电性连接。相同地，当没有金属层22层叠在第二绝缘层221上时，第二绝缘层221也可直接被金属化，以形成与屏蔽框114电性连接的屏蔽盖224。屏蔽盖224于向上方向自第二绝缘层221延伸，于第二绝缘层221上侧向延伸，以及通过第二导电盲孔227、屏蔽框114及第一导线215而电性连接至半导体元件31的接地接触垫。优选地，屏蔽盖224向外侧向延伸超过半导体元件31的外围边缘，至少与屏蔽框114的外侧边缘的周长重合。在此实施例中，屏蔽盖224绘示为一连续的金属层，并侧向延伸至线路板的外围边缘。
优选地，第一被覆层21'及第二被覆层22'为同时以相同方式沉积相同材料且具有相同厚度。第一被覆层21'及第二被覆层22'可通过各种技术沉积形成单层或多层结构，其包括电镀、无电电镀、蒸镀、溅射及其组合。举例来说，沉积被覆层是首先通过将该结构浸入活化剂溶液中，使绝缘层与无电镀铜产生触媒反应，接着以无电电镀方式被覆一薄铜层作为晶种层，然后以电镀方式将所需厚度的第二铜层形成于晶种层上。或者，在晶种层上沉积电镀铜层前，该晶种层可通过溅射方式形成如钛/铜的晶种层薄膜。一且达到所需的厚度，即可使用各种技术图案化被覆层以形成第一导线217，其包括湿刻蚀、电化学刻蚀、激光辅肋刻蚀及其与刻蚀掩膜(图未示)的组合，以分别定义出第一导线217。
为了便于说明，支撑板15以及第一被覆层21'以单一层表示，由于铜为同质被覆，金属层间的界线(均以虚线绘示)可能不易察觉甚至无法察觉，同理，金属层22及第二被覆层22'以单一层表示。然而第一被覆层21'与第一绝缘层211之间、及第二被覆层22'与第二绝缘层221之间的界线则清楚可见。
据此，如图8所示，完成的线路板100包含屏蔽框114、半导体元件31、加强层41及双增层电路201，202。在图示中，第一增层电路201包含第一绝缘层211即第一导线215，同时第二增层电路202包含第二绝缘层221、屏蔽盖224及第二导电盲孔227。第一导线215于向上方向延伸进入第一盲孔213，以形成与接触垫312及屏蔽框114电性连接的第一导电盲孔217。屏蔽盖224经由与屏蔽框114及屏蔽盖224盲接接触的第二导电盲孔227进而电性连接至屏蔽盖224。因此，屏蔽框114及屏蔽盖224可通过增层电路201、202电性连接至半导体元件31的接地接触垫，并作为半导体元件31的水平及垂直的EMI屏障。
[实施例2]
图9-14为本发明另一优选实施例的另一线路板的制造方法剖视图，其中该线路板包含一屏蔽盖，其通过导电沟电性连接至一屏蔽框;其中图13A为图13的仰视图。
为了简要说明的目的，在实施例1中的任何叙述可合并至此处的相同应用部分，且不再重复相同叙述。
图9是由图1-3所示的相同步骤所制造的结构，除了以非主动面313面对介电层13将半导体元件31设置于介电层13上。在此图中，屏蔽框114侧向覆盖半导体元件31的侧表面，并于向上方向与半导体元件31的主动面311共平面。并且，在部分实施方面中，屏蔽框114可延伸超过半导体元件31的主动面311。此外，为了提供有效的侧面EMI屏障，屏蔽框114优选自介电层13向外延伸，且至少与半导体元件31的主动面311的周长重合。
图10及图11显示将加强层41设置于介电层13上的流程剖视图。半导体元件31及屏蔽框114对准加强层41的通孔411并插入加强层41的通孔411，且加强层41利用接触加强层41及介电层13的黏着剂18而设置于介电层13上。据此，如图11所示，黏着剂18提供加强层41及介电层13间的稳固机械性结合。在此实施例中，加强层41绘示为一陶瓷板，并于向上方向与屏蔽框114及半导体元件31共平面。
半导体元件31通过屏蔽框114而与通孔411的内壁保持距离。在此图中，屏蔽框114也靠近通孔411的内壁，并侧向对准通孔411的内壁，进而在黏着剂18完全固化前避免加强层41的任何不必要位移。优选地，屏蔽框114及加强层41间的间隙于约0.001至1毫米的范围内。
图12为将第一绝缘层211及金属层21于向上方向层叠至屏蔽框114、半导体元件31及加强层41上的结构剖视图。第一绝缘层211熔化并通过施加压力及热而压合，然后固化以提供金属层21及屏蔽框114间、金属层21及半导体元件间、及金属层21及加强层41间的稳固机械性连接。
图13及图13A分别为具有第一盲孔213及沟孔222的结构剖视图及仰视图。第一盲孔213延伸穿过第一绝缘层211及金属层21，以于向上方向显露半导体元件31的接触垫312及屏蔽框114的选定部分。沟孔222延伸穿过支撑板15及作为第二绝缘层221的介电层13，以于向下方向显露屏蔽框114的选定部分。如图13A所示，沟孔222通过机械性切割，沿着对准屏蔽框114的四面的切割线而穿过支撑板15及第二绝缘层221所形成。
请参照图14，经由于金属层21上沉积第一被覆层21'并沉积进入第一盲孔213，然后图案化金属层21及其上的第一被覆层21′，以于第一绝缘层211上形成第一导线215。第一导线215是于向上方向自第一绝缘层211延伸，于第一绝缘层211上侧向延伸，并于向下方向延伸进入第一盲孔213，以形成与接触垫312及屏蔽框114直接接触的第一导电盲孔217。
图14也显示屏蔽盖224与屏蔽框114电性连接，其经由在支撑板15上沉积第二被覆层22'并沉积进入沟孔222，以形成与屏蔽框114及屏蔽盖224电性接触的导电沟228。屏蔽盖224于向下方向自第二绝缘层221延伸，于第二绝缘层221上侧向延伸，并通过导电沟228、屏蔽框114及第一导线215而电性连接至半导体元件31的接地接触垫。
据此，如图14所示，完成的线路板200中，通过导电沟228而电性连接屏蔽框114与屏蔽盖224。在此图中，第一增层电路201是于向上方向覆盖屏蔽框114、半导体元件31及加强层41，并包含第一绝缘层211及第一导线215，同时第二增层电路202于向下方向覆盖屏蔽框114、半导体元件31及加强层41，并包含第二绝缘层221、屏蔽盖224及导电沟228。第一增层电路201经由第一导线215提供半导体元件31的信号路由，并作为水平屏障的屏蔽框114的接地。第二增层电路202通过导电沟228提供屏蔽盖228作为半导体元件31的垂直屏障，以及作为屏蔽框114及屏蔽盖224间的接地。
[实施例3]
图15-17为本发明再一优选实施例的再一线路板的制造方法剖视图，其中该线路板包含用于该屏蔽盖的接地的被覆穿孔。
为了简要说明的目的，在上述实施例中的任何叙述可合并至此处的相同应用部分，且不再重复相同叙述。
图15是以图1-6所示的相同步骤所形成的结构。
图16是具有第一盲孔213及穿孔511的结构剖视图。第一盲孔213延伸穿过支撑板15、第一绝缘层211及黏着剂16，以显露接触垫312及屏蔽框114的选定部位。穿孔511于垂直方向延伸穿过支撑板15、第一绝缘层211、加强层41、第二绝缘层221及金属层22。穿孔511可通过机械性钻孔而形成，也可经由其他技术如激光钻孔以及湿式或非湿式的等离子体刻蚀而形成。
请参照图17，经由于支撑板15上沉积第一被覆层21′及沉积进入第一盲孔213，然后图案化支撑板15及其上的第一被覆层21′，以于第一绝缘层211上形成第一导线215。第一导线215自第一绝缘层211朝向下方向延伸，于第一绝缘层211上侧向延伸，并于向上方向延伸进入第一盲孔213，以形成与接触垫312及屏蔽框114直接接触的第一导电盲孔217。
图17也显示屏蔽盖224与第一导线215电性连接，其是经由于金属层22上沉积第二被覆层22′、及在穿孔511中沉积连接层513，以提供电性接触屏蔽盖224及第一导线215的被覆穿孔515。在此图中，连接层513为中空管柱，其于垂直方向覆盖穿孔511的侧壁并垂直延伸，以电性连接屏蔽盖224至第一导线215，并且可选择性地添加一绝缘填充剂至穿孔511中的剩余空间。或者，连接层513可充满穿孔511，在此状况下，被覆穿孔515是一金属管柱，并在穿孔511中不具有绝缘填充剂的空间。优选地，第一被覆层21′、第二被覆层22′、及连接层513为使用相同方法同时沉积相同材料并具有相同厚度。
据此，如图17所示，完成的线路板300包含屏蔽框114、半导体元件31、加强层41、第一增层电路201、第二增层电路202及被覆穿孔515。在此图中，第一增层电路201包含第一绝缘层211及第一导线215，同时第二增层电路202包含第二绝缘层221及屏蔽盖224。被覆穿孔515基本上由加强层41及双增层电路201、202共享，并于垂直方向延伸穿过加强层41、第一绝缘层211及第二绝缘层221，以提供屏蔽盖224及第一导线215间的电性连接。屏蔽框114侧向覆盖半导体元件31并封闭半导体元件31，以及经由第一导线215而与半导体元件31的接地接触垫电性连接，以作为半导体元件31的水平屏障。屏蔽盖224于向上方向覆盖半导体元件31，并经由被覆穿孔515及第一导线215而与半导体元件31的接地接触垫电性连接，以作为半导体元件31的垂直屏障。
[实施例4]
图18-21为本发明又一优选实施例的又一线路板的制造方法剖视图，其中该线路板中的双增层电路包含额外绝缘层及导线，并通过被覆穿孔以与彼此电性连接。
为了简要说明的目的，在上述实施例中的任何叙述可合并至此处的相同应用部分，且不再重复相同叙述。
图18为使用图15-17所示的相同步骤所制造出的结构剖视图，除了更形成穿过金属层22及第二绝缘层221的第二盲孔223，然后更在第二盲孔223中沉积第二被覆层22′，以提供第二导电盲孔227，并一并图案化金属层22以定义屏蔽盖224及第二导线225。此外，使用绝缘填充剂501填充穿孔511中的剩余空间。
图19为具有第三绝缘层231及第四绝缘层241的结构剖视图。第三绝缘层231于向下方向覆盖第一绝缘层211及第一导线215。第四绝缘层241于向上方向覆盖第二绝缘层221、屏蔽盖224及第二导线225。
图20为具有第三盲孔233及穿孔512的结构剖视图。第三盲孔233延伸穿过第三绝缘层231并对准第一导线215的选定部位。穿孔512于垂直方向延伸穿过第四绝缘层241、第二导线225、第二绝缘层221、加强层41、第一绝缘层221、第一导线215及第三绝缘层231。
参照图21，第三导线235及第四导线245经由金属沉积及图案化而分别形成于第三及第四绝缘层231，241上。第三导线235自第二绝缘层231朝向下方向延伸，在第三绝缘层231上侧向延伸，并于向上方向延伸进入第三盲孔233并于向上方向延伸进入第三盲孔233，以形成与第一导线215电性接触的第三导电盲孔237。第四导线245是于向上方向自第四绝缘层241延伸，并于第四绝缘层241上侧向延伸。并且，在穿孔512的内壁上形成连接层514，以提供被覆穿孔516。
据此，如图21所示，完成的线路板400包含屏蔽框114、半导体元件31、加强层41、双增层电路201、202及被覆穿孔515、516。在此图中，第一增层电路201包含第一绝缘层211、第一导线215、第三绝缘层231及第三导线235，同时，第二增层电路202包含第二绝缘层221、屏蔽盖224、第二导电盲孔227、第二导线225、第四绝缘层241及第四导线245。被覆穿孔515、516基本上由加强层41、第一增层电路201及第二增层电路202共享。半导体元件31贴附于第一绝缘层211上，并由屏蔽框114密封，屏蔽框114是于向上方向自第一绝缘层211延伸。屏蔽框114经由第一增层电路201而电性连接至半导体元件31的接地接触垫，并作为半导体元件31的水平屏障。屏蔽盖224经由第二导电盲孔227及被覆穿孔516而电性接地，并作为半导体元件31的垂直屏障。被覆穿孔516提供第三导线235及第四导线245的电性连接。
[实施例5]
图22-28为本发明一优选实施例的线路板的另一制造方法剖视图，其中该线路板包含一屏蔽盖、一屏蔽框、一半导体元件、一加强层、一增层电路、及多个被覆穿孔。
为了简要说明的目的，在上述实施例中的任何叙述可合并至此处的相同应用部分，且不再重复相同叙述。
图22为具有于金属层12上形成屏蔽框114的结构剖面图。可经由各种技术包括层压、电镀、无电电镀、蒸镀、溅射及其组合及利用光刻法将屏蔽框114沉积于金属层12上并图案化。金属层12绘示为厚度为35微米的铜板。屏蔽框绘示为一矩形阵列的连续铜条板，其厚度为100微米。
图23为使用黏着剂16将半导体元件31设置于金属层12上的结构剖视图，其中黏着剂16位于金属层12及半导体元件31之间，并接触金属层12及半导体元件31。半导体元件31包含其上具有接触垫312的主动面311，及非主动面313，并以非主动面313面对金属层12而贴附至金属层12上。屏蔽框114自金属层12延伸，并于向上方向与半导体元件31的主动面311共平面，且靠近半导体元件31的外围边缘，以作为半导体元件31的配置导件。
图24及图25为使用黏着剂18将加强层41设置于金属层12上的流程剖视图，其中黏着剂18位于金属层12及加强层41之间，并接触金属层12及加强层41。半导体元件31及屏蔽框114对准加强层41的通孔411，并插入加强层41的通孔411，且通孔411的内壁通过屏蔽框114而与半导体元件31保持距离。屏蔽框114靠近及对准通孔411的四个内壁，因而在黏着剂18完全固化之前也可避免加强层41的任何不必要位移。在此实施例中，加强层41绘示为一陶瓷板且与屏蔽框114及半导体元件31共平面。
图26为具有第一绝缘层211及金属层21的结构剖视图。第一绝缘层211位于金属层21及半导体元件31之间、金属层21及屏蔽框114之间、以及金属层21及加强层41之间。
图27为具有第一盲孔213及穿孔511的结构剖视图。第一盲孔213延伸穿过金属层21及第一绝缘层211，并对准半导体元件31的接触垫312及屏蔽框114的选定部位。穿孔511于垂直方向延伸穿过金属层12、黏着层18、加强层41、第一绝缘层211及金属层21。
请参照图28，经由于金属层21上沉积第一被覆层21′并沉积进入第一盲孔213，然后图案化金属层21及其上的第一被覆层21′，以于第一绝缘层211上形成第一导线215。第一导线215通过于第一盲孔213中的第一导电盲孔217以提供半导体元件31的信号路由及屏蔽框114的接地。
图28也显示屏蔽盖224电性接触屏蔽框114，及端子226通过被覆穿孔515而电性连接至第一导线215。屏蔽盖224及端子226经由于金属层12上沉积第二被覆层22′，然后图案化金属层12及其上的第二被覆层22′所形成。屏蔽盖224于向下方向覆盖半导体元件31及屏蔽框114，并作为半导体元件31的垂直EMI屏障。端子226与屏蔽盖224保持距离，并通过被覆穿孔515电性连接至第一导线215，被覆穿孔515经由于穿孔511中沉积连接层513而形成。
据此，如图28所示，完成的线路板500包括屏蔽框114、屏蔽盖224、半导体元件31、加强层41、增层电路203、端子226及被覆穿孔515。在此图中，增层电路203包含第一绝缘层211及第一导线215，且被覆穿孔515基本上由加强层41、增层电路203及端子226共享。半导体元件31贴附于屏蔽盖224上，并由屏蔽框114密封，屏蔽框114自屏蔽盖224于向上方向延伸。屏蔽框114通过增层电路203而电性接地，并作为半导体元件31的水平屏障。屏蔽盖224通过屏蔽框114及增层电路203而电性接地，并可作为半导体元件31的垂直屏障。被覆穿孔515提供增层电路203及端子223间的电性连接，端子226于向下方向延伸超过加强层41。
[实施例6]
图29-34为本发明另一优选实施例的另一线路板的制造方法剖视图，其中该线路板包含一屏蔽盖、一屏蔽框、一半导体元件、一加强层、双增层电路及多个被覆穿孔。
为了简要说明的目的，在上述实施例中的任何叙述可合并至此处的相同应用部分，且不再重复相同叙述。
图29是由图22-26所示步骤所制造的结构剖视图。
图30是具有第一盲孔213的结构剖视图。第一盲孔213延伸穿过金属层21及第一绝缘层211，以显露半导体元件31的接触垫312、及屏蔽框114的选定部位。
请参照图31，经由于金属层21上沉积第一被覆层21'并沉积进入第一盲孔213，然后图案化金属层21及其上的第一被覆层21'，以于第一绝缘层211上形成第一导线215。第一导线215经由于第一盲孔213的第一导电盲孔217，提供半导体元件31的信号路由及屏蔽框114的接地。并且，形成穿过金属层12的开口121用于之后形成被覆穿孔的预定位置。在此图中，金属层12作为屏蔽盖224以提供半导体元件31的垂直EMI屏障效果。
图32为具有第二绝缘层221及第三绝缘层231的结构剖视图。第二绝缘层221于向下方向覆盖屏蔽盖224及填充开口121。第三绝缘层231于向上方向覆盖第一绝缘层211及第一导线215。
图33为具有第三盲孔233及穿孔511的结构剖视图。第三盲孔233延伸穿过第三绝缘层231并对准第一导线215的选定部位。穿孔511对应开口121，轴向对准开口121并位于开口121中心，且于垂直方向延伸穿过第二绝缘层221、黏着剂18、加强层41、第一绝缘层221及第三绝缘层231。
请参照图34，第二导线225及第三导线235分别经由金属沉积及图案化而形成于第二及第三绝缘层221、231。第二导线225是于向下方向自第二绝缘层221延伸，并于第二绝缘层221上侧向延伸。第三导线235是于向上方向自第三绝缘层231延伸，在第三绝缘层231上侧向延伸，并于向下方向延伸进入第三盲孔233，以形成与第一导线215电性连接的第三导电盲孔237。并且，在穿孔511的内壁沉积连接层513，以提供被覆穿孔515。
据此，如图34所示，完成的线路板600包括屏蔽框114、屏蔽盖224、半导体元件31、加强层41、双增层电路201、201及被覆穿孔515。在此图中，第一增层电路201包含第一绝缘层211、第一导线215、第三绝缘层231及第三导线235，同时第二增层电路202包含第二绝缘层221及第二导线225。被覆穿孔515基本上由加强层41、第一增层电路201及第二增层电路202共享。半导体元件31贴附于屏蔽盖224上并由屏蔽框114密封，屏蔽框114是于向上方向自屏蔽盖224延伸。屏蔽框114通过第一增层电路201而电性连接至半导体元件31的接地接触垫，并作为半导体元件31的水平屏障。屏蔽盖224通过屏蔽框114及第一增层电路201而电性连接半导体元件31的接地接触垫，并作为半导体元件31的垂直屏障。被覆穿孔515提供第一增层电路201及第二增层电路202的电性连接。
[实施例7]
图35-42为本发明再一优选实施例的再一线路板的制造方法剖视图，其中该线路板包含一屏蔽盖，该屏蔽盖插入于该加强层的该通孔中。
为了简要说明的目的，在上述实施例中的任何叙述可合并至此处的相同应用部分，且不再重复相同叙述。
图35为层压基板的剖视图，层压基板包含金属层12、介电层13及支撑板15。介电层13位于金属层12及支撑板15之间。
图36为在金属层12上形成屏蔽框114的结构剖视图。可经由各种技术包括电镀、无电电镀、蒸镀、溅射及其组合及利用光刻法将屏蔽框114沉积于金属层12上并图案化。
图37为具有定义于介电层13上的屏蔽框224的结构剖视图。可利用光刻法及湿式刻蚀移除金属层12的选定部位而形成屏蔽盖224。屏蔽盖224对应至放置半导体元件的预定位置，并可作为垂直EMI屏障。
图38未使用黏着剂16将半导体元件31设置于屏蔽盖224上的结构剖视图，黏着剂16位于屏蔽盖224及半导体元件31之间并接触屏蔽盖224及半导体元件31。半导体元件31包含其上具有接触垫312的主动面311及非主动面313，并以其非主动面313面朝屏蔽盖224而附着至屏蔽盖224。屏蔽框114自屏蔽盖224延伸并于向上方向与半导体元件31的主动面311共平面，且靠近半导体元件31的外围边缘以作为半导体元件31的配置导件。
图39为使用黏着剂18将加强层41设置于介电层13上的结构剖视图。半导体元件31、屏蔽框114及屏蔽盖224对准加强层41的通孔411并插入于加强层41的通孔411，且加强层41利用黏着剂18而设置于显露的介电层13上。在此图中，屏蔽盖224的外围边缘靠近通孔411的四个内壁，并侧向对准通孔411的四个内壁，以及加强层41下的黏着剂18低于屏蔽盖224，因而在黏着剂18完全固化前可避免加强层41的任何不必要的位移。或者，在部分实施方面中，加强层41可附着至显露的介电层13以及屏蔽盖224的选定部位，其侧向延伸超过半导体元件31下方的区域，因此屏蔽框114是防止加强层41的不必要位移，屏蔽框114靠近通孔411的四个内壁并对准通孔411的四个内壁。可在屏蔽框114及加强层41间选择性地添加一结合材料(图未示)以提升硬度。
图40为具有于向上方向形成于半导体元件31的主动面311、屏蔽框114及加强层41上的第一绝缘层211的结构剖视图。第一绝缘层211于向上方向覆盖半导体元件31、加强层41及屏蔽框114，并延伸进入于通孔411中的屏蔽框114及加强层41间的间隙。
图41为具有第一盲孔213、第二盲孔223及穿孔511的结构剖视图。第一盲孔213延伸穿过第一绝缘层211，以显露半导体元件31的接触垫312及屏蔽框114的选定部位。第二盲孔223延伸穿过支撑板15及作为第二绝缘层221的介电层13，以显露屏蔽盖224的选定部位。穿孔511于垂直方向延伸穿过第一绝缘层211、加强层41、黏着剂18、介电层13及支撑板15。
请参照图42，经由于第一绝缘层211上沉积第一被覆层21'及沉积进入第一盲孔213，然后图案化第一被覆层21'，以于第一绝缘层211上形成第一导线215。同时，经由于支撑板15上沉积第二被覆层22'及沉积进入第二盲孔223，然后图案化支撑板15及其上的第二被覆层22'，以在第二绝缘层221上形成第二导线225。同样如图42所示，在穿孔511的内壁上沉积连接层513，以提供被覆穿孔515。
据此，如图42所示，完成的线路板700包括屏蔽框114、屏蔽盖224、半导体元件31、加强层41、双增层电路201、202及被覆穿孔515。在此图中，第一增层电路201包含第一绝缘层211及第一导线215，同时第二增层电路202包含第二绝缘层211及第二导线225。第一导线215系于向上方向自第一绝缘层211延伸，并于向下方向延伸进入第一盲孔213，以形成与接触垫312及屏蔽框114电性接触的第一导电盲孔217。第二导线225自第二绝缘层221朝向下方向延伸，并于向上方向延伸进入第二盲孔223，以形成与屏蔽盖224电性接触的第二导电盲孔227。被覆穿孔515基本上由加强层41、第一增层电路201及第二增层电路202共享，并提供第一导线215及第二导线225间的电性连接。
[实施例8]
图43-45为本发明一优选实施例的一三维堆叠模块的制造方法剖视图，该模块包含多个线路板，其是以面对背形式堆叠而成。
为了简要说明的目的，在上述实施例中的任何叙述可合并至此处之相同应用部分，且不再重复相同叙述。
图43为具有位于两相邻线路板110、120的内介电层261的结构剖视图。线路板110、120与图18所示相同，除了线路板110、120分别还包含第三绝缘层231及第四绝缘层241。线路板110、120垂直堆叠并使用内介电层261而互相结合，内介电层261接触线路板120的第二绝缘层221/屏蔽盖224/第二导线225及线路板110的第一绝缘层211/第一导线215，并位于线路板120的第二绝缘层221/屏蔽盖224/第二导线225与线路板110的第一绝缘层211/第一导线215之间。第三绝缘层231于向下方向覆盖并接触线路板110的第一绝缘层211及第一导线215，并包含第三盲孔223，其对准第一导线215的选定部位。第四绝缘层241于向上方向覆盖并接触线路板120的第二绝缘层221、屏蔽盖224及第二导线225。
图44为具有穿孔512的结构剖视图。穿孔512于垂直方向延伸穿过线路板110，、120及内介电层261。
请参照图45，线路板110、120分别具有第三导线235及第四导线245。第三导线235是于向下方向自第三绝缘层231延伸，于第三绝缘层231上侧向延伸，以及延伸进入第三盲孔233，以形成与第一导线215电性接触的第三导电盲孔237。第四导线245是于向上方向自第四绝缘层241延伸，并于第四绝缘层241上侧向延伸。也如图45所示，于穿孔512中沉积连接层514，以提供被覆穿孔516。据此，完成的堆叠模块101包括多个线路板110、120、内介电层261及被覆穿孔516。线路板110、120各自包含屏蔽框114、半导体元件31、加强层41、第一增层电路201、第二增层电路202及被覆穿孔515。被覆穿孔516基本上由线路板110、120共享，并延伸穿过内介电层261及线路板110、120，以提供线路板110、120间的电性连接。
[实施例9]
图46-48为本发明另一优选实施例的另一三维堆叠模块的制造方法剖视图，该模块包含多个线路板，其是以背对背形式堆叠而成。
为了简要说明的目的，在上述实施例中的任何叙述可合并至此处的相同应用部分，且不再重复相同叙述。
图46为具有位于多个线路板130、140之间的内介电层261的结构剖视图。线路板130、140与图26所示相同，是以背对背方式垂直堆叠并利用内介电层261互相结合，内介电层261位于线路板130、140之间并接触各线路板130、140的屏蔽盖224。
图47为具有第一盲孔213及穿孔512的结构剖视图。在各线路板130、140中，第一盲孔213延伸穿过金属层21及第一绝缘层211，以显露半导体元件31的接触垫312及屏蔽框114的选定部位。穿孔512于垂直方向延伸穿过线路板130、140及内介电层261。
参照图48，各线路板130、140具有第一导线215，其是经由于金属层21上沉积第一被覆层21′及沉积进入第一盲孔213，然后图案化金属层21及其上的第一被覆层21'所形成。第一导线215自第一绝缘层211垂直延伸，于第一绝缘层211上侧向延伸，并延伸进入第一盲孔213以形成与半导体元件31的接触垫312及屏蔽框114电性接触的第一导电盲孔217。同样如图48所示，在穿孔512中沉积连接层514，以提供被覆穿孔516。据此，完成的堆叠模块102包含线路板130、140、内介电层261及被覆穿孔516。各线路板130、140包含屏蔽框114、屏蔽盖224、半导体元件31、加强层41及增层电路203。被覆穿孔516基本上由线路板130、140共享，并延伸穿过内介电层261及线路板130、140，以提供线路板130、140间的电性连接。
上述的线路板以及三维堆叠组件仅为说明范例，本发明尚可通过其他多种实施例实现。此外，上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用。线路板可包括多个阵列排序的屏蔽框及屏蔽盖，用于并排的半导体元件;且增层电路可包括额外导线，以容纳额外的半导体元件、屏蔽框及屏蔽盖。同理，加强层可包含多个通孔以容纳额外的半导体元件及屏蔽框。
半导体元件可为已封装或未封装芯片。此外，该半导体元件可为裸芯片或晶圆级封装芯片(wafer level packaged die)等。屏蔽框及屏蔽盖可定制化以容纳单一半导体元件，举例来说，屏蔽框的图案可为正方形或矩形，以与单一半导体元件的形状相同或相似。同理，屏蔽盖也可定制化以与单一半导体元件的形状相同或相似。
在本文中，「邻接」一词意指元件是一体成型(形成单一个体)或相互接触(彼此元间隔或未隔开)。例如，接触垫邻接于第一导线，但并未邻接于第二导线。
「重叠」一词意指位于上方并延伸于一下方元件的周缘内。「重叠」包含延伸于该周缘之内、外或坐落于该周缘内。例如，在第一增层电路面朝向上方向时，第一增层电路是重叠于半导体元件，这是因为一假想垂直线可同时贯穿第一增层电路与半导体元件，不论第一增层电路与半导体元件之间是否存有另一同样被该假想垂直线贯穿的元件(如:黏着剂)，且也不论是否有另一假想垂直线仅贯穿第一增层电路而未贯穿半导体元件(半导体元件的周缘外)。同样地，第一增层电路是重叠于加强层，且加强层是被第一增层电路重叠。此外，「重叠」与「位于上方」同义，「被重叠」则与「位于下方」同义。
「接触」一词意指直接接触。例如，第一导电盲孔接触半导体元件的接触垫，但第二导电盲孔并未接触半导体元件的接触垫。
「覆盖」一词意指于垂直及/或侧面方向上不完全以及完全覆盖。例如，在第一增层电路面朝向上方向的状态下，第一增层电路于向上方向覆盖半导体元件，不论是否有另一元件(如:黏着剂)位于半导体元件与第一增层电路之间。
「层」字包含图案化及未图案化的层体。例如，当金属层设置于介电层上时，金属层可为一空白未光刻及湿式刻蚀的平板。此外，「层」可包含多个迭合层。
「开口」、「通孔」与「穿孔」等词同指贯穿孔洞。例如，屏蔽框自介电层于向上方向延伸时，半导体元件被插入加强层的通孔中，并于向上方向由加强层中显露出。
「插入」一词意指元件间的相对移动。例如，「将半导体元件插入通孔中」是不论加强层为固定不动而半导体元件朝加强层移动;半导体元件固定不动而由加强层朝半导体元件移动;或半导体元件与加强层两者彼此靠合。此外，「将半导体元件插入(或延伸至)通孔内」，不论是否贯穿(穿入并穿出)通孔或未贯穿(穿入但未穿出)通孔。
「对准」一词意指元件间的相对位置，不论元件之间是否彼此保持距离或邻接，或一元件插入且延伸进入另一元件中。例如，当假想的垂直线贯穿屏蔽盖及半导体元件时，屏蔽盖对准于半导体元件，不论屏蔽盖与半导体元件之间是否具有其他被假想线贯穿的元件，且不论是否具有另一贯穿屏蔽盖但不贯穿半导体元件的假想垂直线。
「靠近」一词意指元件间的间隙的宽度不超过最大可接受范围。如本领域现有通识，当半导体元件以及屏蔽框间的间隙不够窄时，由于半导体元件于间隙中的横向位移而导致半导体元件的位置误差可能会超过可接受的最大误差限制，一且半导体元件的位置误差超过最大极限时，则不可能使用激光束对准接触垫，而导致半导体元件以及增层电路间的电性连接错误。因此，根据半导体元件的接触垫的尺寸，本领域技术人员可经由试误法以确认半导体元件以及屏蔽框间的间隙的最大可接受范围，从而避免半导体元件以及屏蔽框间的电性连接错误。由此，「屏蔽框靠近半导体元件的外围边缘」的用语是指半导体元件的外围边缘以及屏蔽框间的间隙窄到足以防止半导体元件的位置误差超过可接受的最大误差限制。
「设置」、「层叠」、「附着」、及「贴附」一语包含与单一或多个支撑元件间的接触与非接触。例如，半导体元件是设置于屏蔽盖上，不论此半导体元件是实际接触屏蔽盖或与屏蔽盖以一黏着剂相隔。
「电性连接」一词意指直接或间接电性连接。例如，被覆穿孔提供了第一导线的电性连接，其不论被覆穿孔是否邻接第一导线、或经由第三导线电性连接至第一导线。
「上方」一词意指向上延伸，且包含邻接与非邻接元件以及重叠与非重叠元件。例如，当第一增层电路面朝向上方向时，屏蔽框于其上方延伸，邻接第一绝缘层并自第一绝缘层突伸而出。
「下方」一词意指向下延伸，且包含邻接与非邻接元件以及重叠与非重叠元件。例如，在第一增层电路面朝向下方向时，第一增层电路于向下方向延伸于半导体元件下方，不论第一增层电路是否邻接该半导体元件。
「第一垂直方向」及「第二垂直方向」并非取决于线路板的定向，本领域技术人员即可轻易了解其实际所指的方向。例如，半导体元件的主动面面朝第一垂直方向，且半导体元件的非主动面面朝第二垂直方向，此与线路板是否倒置无关。同样地，屏蔽框是沿一侧向平面「侧向」对准半导体元件，此与线路板是否倒置、旋转或倾斜无关。因此，该第一及第二垂直方向彼此相反且垂直于侧面方向，且侧向对准的元件在垂直于第一与第二垂直方向的侧向平面相交。再者，当半导体元件的主动面面朝向下方向时，第一垂直方向为向下方向，第二垂直方向为向上方向;当半导体元件的非主动面面朝向上方向时，第一垂直方向为向上方向，第二垂直方向为向下方向。
本发明的线路板以及使用其的三维堆叠组件具有多项优点。例如，屏蔽框可为待屏障的半导体元件的完善的定位间或配置导件。由于半导体元件由黏着剂结合至增层电路或屏蔽盖，在固化期间可避免因配置错误或黏着剂回流造成的任何位移。因此，线路板及三维堆叠组件的可靠度高、价格平实且极适合量产。屏蔽框及屏蔽盖分别作为半导体元件的水平或垂直EMI屏蔽，以减少电磁干扰。由于增层电路的高路由选择能力，由增层电路提供的信号路由利于高1/O值以及高性能的应用。加强层提供封装于线路板中的增层电路及半导体元件机械性支撑。屏蔽框可准确的定义半导体元件设置的位置，并避免由半导体元件的横向位移，从而改善生产的良率。线路板及使用其的三维堆叠组件的可靠度高、价格平实且极适合量产。
本发明的制作方法具有高度适用性，且以独特、进步的方式结合运用各种成熟的电性连接及机械性连接技术。此外，本发明的制作方法不需昂贵工具即可实施。因此，相比于传统封装技术，此制作方法可大幅提升产量、良率、效能与成本效益。
在此所述的实施例是为例示之用，其中这些实施例可能会简化或省略本技术领域已熟知的元件或步骤，以免模糊本发明的特点。同样地，为使附图清晰，附图也可能省略重复或非必要的元件及元件符号。
本领域技术人员针对本文所述的实施例当可轻易思及各种变化及修改的方式。例如，前述的材料、尺寸、形状、大小、步骤的内容与步骤的顺序都仅为范例。本领域技术人员可在不背离如随附权利要求所定义的本发明精神与范畴的条件下，进行变化、调整与等同变换。
虽然本发明已于优选实施方面中说明，然而应当了解的是，在不背离本发明权利要求的精神以及范围的条件下，可对于本发明进行可能的修改以及变化。

Claims (9)

1.一种具有内嵌元件及电磁屏障的线路板，其特征在于，包括:
一半导体元件，其包含一主动面及与该主动面相反的一非主动面，该主动面上具有多个接触垫，其中该主动面面朝一第一垂直方向，及该非主动面面朝与该第一垂直方向相反的一第二垂直方向;
一屏蔽框，其作为该半导体元件的一配置导件，且该屏蔽框靠近该半导体元件的外围边缘，且于垂直该第一垂直方向及该第二垂直方向的侧面方向侧向覆盖该半导体元件的外围边缘，并于该半导体元件的外围边缘外侧向延伸;
一加强层，其包含一通孔，且该半导体元件及该屏蔽框延伸进入该通孔;
一第一增层电路，其于该第一垂直方向覆盖该半导体元件、该屏蔽框及该加强层，且通过多个第一导电盲孔电性连接至该半导体元件的这些接触垫;以及
一第二增层电路，其于该第二垂直方向覆盖该半导体元件、该屏蔽框及该加强层，且包含一屏蔽盖，该屏蔽盖对准该半导体元件，其中该屏蔽盖及该屏蔽框通过该第一增层电路而电性连接至这些接触垫的至少一个以用于接地。
2.根据权利要求1所述的线路板，其中，该屏蔽框包含一连续或不连续的金属条板、或一金属突柱阵列。
3.根据权利要求1所述的线路板，其中，该屏蔽盖是一连续金属层，且该屏蔽盖向外侧延伸超过该半导体元件的外围边缘。
4.根据权利要求1所述的线路板，其中，该屏蔽框通过该第一增层电路的一额外第一导电盲孔而电性连接至该第一增层电路。
5.根据权利要求1所述的线路板，其中，该屏蔽盖通过一被覆穿孔而电性连接至该第一增层电路，该被覆穿孔延伸穿过该加强层。
6.根据权利要求1所述的线路板，其中，该屏蔽盖通过该屏蔽框及该第二增层电路的一第二导电盲孔而电性连接至该第一增层电路。
7.根据权利要求1所述的线路板，其中，该屏蔽盖通过该屏蔽框及该第二增层电路的一导电沟而电性连接至该第一增层电路。
8.一种具有内嵌元件及电磁屏障的线路板，其特征在于，包括:
一屏蔽盖;
一半导体元件，其通过一黏着剂而设置于该屏蔽盖上，且该半导体元件包含一主动面及与该主动面相反的一非主动面，该主动面上具有多个接触垫，其中该主动面面朝一第一垂直方向并背向该屏蔽盖，及该非主动面面朝与该第一垂直方向相反的一第二垂直方向并朝向该屏蔽盖;
一屏蔽框，其自该屏蔽盖朝该第一垂直方向延伸，且该屏蔽框作为该半导体元件的一配置导件，且该屏蔽框靠近该半导体元件的外围边缘，且于垂直该第一垂直方向及该第二垂直方向的侧面方向侧向覆盖该半导体元件的外围边缘，并于该半导体元件的外围边缘外侧向延伸;
一加强层，其包含一通孔，且该半导体元件及该屏蔽框延伸进入该通孔;以及
一第一增层电路，其于该第一垂直方向覆盖该半导体元件、该屏蔽框及该加强层，且通过多个第一导电盲孔电性连接至该半导体元件的这些接触垫，其中该屏蔽盖及该屏蔽框通过该第一增层电路而电性连接至这些接触垫的至少一个以用于接地。
9.根据权利要求8所述的线路板，其特征在于，还包括:
一第二增层电路，其于该第二垂直方向覆盖该屏蔽盖及该加强层;以及
一被覆穿孔，其延伸穿过该加强层，以提供该第一增层电路及该第二增层电路间的电性连接。
CN201310373049.7A 2012-08-24 2013-08-23 具有内嵌元件及电磁屏障的线路板 Expired - Fee Related CN103633060B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201261692725P 2012-08-24 2012-08-24
US61/692,725 2012-08-24
US13/969,641 2013-08-19
US13/969,641 US20140048914A1 (en) 2012-08-14 2013-08-19 Wiring board with embedded device and electromagnetic shielding

Publications (2)

Publication Number Publication Date
CN103633060A true CN103633060A (zh) 2014-03-12
CN103633060B CN103633060B (zh) 2016-08-17

Family

ID=50213925

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310373049.7A Expired - Fee Related CN103633060B (zh) 2012-08-24 2013-08-23 具有内嵌元件及电磁屏障的线路板

Country Status (2)

Country Link
CN (1) CN103633060B (zh)
TW (1) TW201409653A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107660112A (zh) * 2016-07-25 2018-02-02 鹏鼎控股(深圳)股份有限公司 电磁屏蔽罩及其制造方法
CN107887363A (zh) * 2016-09-29 2018-04-06 矽品精密工业股份有限公司 电子封装件及其制法
CN108022907A (zh) * 2016-11-03 2018-05-11 矽品精密工业股份有限公司 电子模块
CN108109970A (zh) * 2016-11-24 2018-06-01 矽品精密工业股份有限公司 电子封装件及其制法
CN108461456A (zh) * 2017-02-22 2018-08-28 乾坤科技股份有限公司 电子封装构件及其制作方法
TWI804335B (zh) * 2021-11-15 2023-06-01 欣興電子股份有限公司 電路板結構

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI585918B (zh) * 2014-07-18 2017-06-01 矽品精密工業股份有限公司 中介板及其製法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1681119A (zh) * 2004-04-09 2005-10-12 曾世宪 Ic装置及其制造方法
CN101896058A (zh) * 2009-05-22 2010-11-24 索尼爱立信移动通信日本株式会社 电磁屏蔽方法以及电磁屏蔽膜
US7929313B2 (en) * 2005-12-16 2011-04-19 Ibiden Co., Ltd. Method of manufacturing multilayer printed circuit board
CN102306645A (zh) * 2011-09-29 2012-01-04 日月光半导体制造股份有限公司 具有电磁干扰屏蔽膜的半导体封装件及其制造方法
CN103367269A (zh) * 2013-07-15 2013-10-23 香港应用科技研究院有限公司 用于射频应用的隔离混合基板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1681119A (zh) * 2004-04-09 2005-10-12 曾世宪 Ic装置及其制造方法
US7929313B2 (en) * 2005-12-16 2011-04-19 Ibiden Co., Ltd. Method of manufacturing multilayer printed circuit board
CN101896058A (zh) * 2009-05-22 2010-11-24 索尼爱立信移动通信日本株式会社 电磁屏蔽方法以及电磁屏蔽膜
CN102306645A (zh) * 2011-09-29 2012-01-04 日月光半导体制造股份有限公司 具有电磁干扰屏蔽膜的半导体封装件及其制造方法
CN103367269A (zh) * 2013-07-15 2013-10-23 香港应用科技研究院有限公司 用于射频应用的隔离混合基板

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107660112A (zh) * 2016-07-25 2018-02-02 鹏鼎控股(深圳)股份有限公司 电磁屏蔽罩及其制造方法
CN107660112B (zh) * 2016-07-25 2019-12-27 鹏鼎控股(深圳)股份有限公司 电磁屏蔽罩及其制造方法
CN107887363A (zh) * 2016-09-29 2018-04-06 矽品精密工业股份有限公司 电子封装件及其制法
CN107887363B (zh) * 2016-09-29 2020-10-09 矽品精密工业股份有限公司 电子封装件及其制法
CN108022907A (zh) * 2016-11-03 2018-05-11 矽品精密工业股份有限公司 电子模块
CN108109970A (zh) * 2016-11-24 2018-06-01 矽品精密工业股份有限公司 电子封装件及其制法
CN108109970B (zh) * 2016-11-24 2019-10-22 矽品精密工业股份有限公司 电子封装件及其制法
CN108461456A (zh) * 2017-02-22 2018-08-28 乾坤科技股份有限公司 电子封装构件及其制作方法
TWI804335B (zh) * 2021-11-15 2023-06-01 欣興電子股份有限公司 電路板結構

Also Published As

Publication number Publication date
CN103633060B (zh) 2016-08-17
TW201409653A (zh) 2014-03-01

Similar Documents

Publication Publication Date Title
CN104882416B (zh) 具有堆叠式封装能力的半导体封装件及其制作方法
CN104733332B (zh) 具有堆叠式封装能力的半导体封装件及其制作方法
TWI599284B (zh) 介電材凹穴內設有電性元件之可堆疊式線路板製作方法
TWI508196B (zh) 具有內建加強層之凹穴基板之製造方法
CN103633060B (zh) 具有内嵌元件及电磁屏障的线路板
US9147587B2 (en) Interconnect substrate with embedded semiconductor device and built-in stopper and method of making the same
CN104039070A (zh) 具有内建散热座及增层电路的散热增益型线路板
US20140048326A1 (en) Multi-cavity wiring board for semiconductor assembly with internal electromagnetic shielding
US20140048914A1 (en) Wiring board with embedded device and electromagnetic shielding
US9087847B2 (en) Thermally enhanced interconnect substrate with embedded semiconductor device and built-in stopper and method of making the same
CN104810320A (zh) 半导体组件及其制作方法
TWI487043B (zh) 製造具有內建定位件之複合線路板之方法
US20140061877A1 (en) Wiring board with embedded device, built-in stopper and electromagnetic shielding
CN105789173B (zh) 整合中介层及双布线结构的线路板及其制作方法
CN105702649A (zh) 具有整合双布线结构的线路板及其制作方法
CN106057745A (zh) 设有加强层及整合双路由电路的半导体组件及制作方法
CN103594444A (zh) 在中介层及无芯基板之间具有双重连接通道的半导体组件
US9064878B2 (en) Wiring board with shielding lid and shielding slots as electromagnetic shields for embedded device
CN103716992A (zh) 具有内嵌元件、内建定位件、及电磁屏障的线路板
US20140048950A1 (en) Thermally enhanced semiconductor assembly with embedded semiconductor device and built-in stopper and method of making the same
TWI517312B (zh) 具有屏蔽蓋及屏蔽狹槽作爲內嵌元件之電磁屏障之線路板
CN103596354A (zh) 具有内建定位件、中介层、以及增层电路的复合线路板
US20140048955A1 (en) Semiconductor assembly board with back-to-back embedded semiconductor devices and built-in stoppers
US20140183752A1 (en) Semiconductor assembly with built-in stopper, semiconductor device and build-up circuitry and method of making the same
CN104349583A (zh) 具有复合芯层及双增层电路的线路板

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160817

Termination date: 20170823