CN104039070A - 具有内建散热座及增层电路的散热增益型线路板 - Google Patents
具有内建散热座及增层电路的散热增益型线路板 Download PDFInfo
- Publication number
- CN104039070A CN104039070A CN201410048794.9A CN201410048794A CN104039070A CN 104039070 A CN104039070 A CN 104039070A CN 201410048794 A CN201410048794 A CN 201410048794A CN 104039070 A CN104039070 A CN 104039070A
- Authority
- CN
- China
- Prior art keywords
- layer
- radiating seat
- vertical direction
- reinforced
- patterned line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
- H05K1/0203—Cooling of mounted components
- H05K1/0204—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate
- H05K1/0206—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate by printed thermal vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10227—Other objects, e.g. metallic pieces
- H05K2201/10416—Metallic blocks or heatsinks completely inserted in a PCB
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Structure Of Printed Boards (AREA)
Abstract
本发明是有关于一种散热增益型线路板,其包含散热座、加强层、及增层电路。该散热座延伸进入该加强层的通孔,并热性连接至该增层电路。该增层电路覆盖该散热座及该加强层,并提供该加强层的信号路由。该加强层提供增层电路的信号路由及机械性支撑。
Description
技术领域
本发明是关于一种线路板,尤指一种具有内建散热座、加强层、及用于半导体组体的增层电路的散热增益型线路板。
背景技术
半导体元件具有高电压、高频率、及高性能应用,其需要高功率以执行所述特定功能。由于功率增加,半导体元件产生更多热能。对于可携式电子设备,其高封装密度及小外观尺寸是缩减其散热的表面积,可能会使热量累积更加严重。
半导体元件在高操作温度下容易发生性能衰减、短使用寿命与立即性错误。热能不仅会使芯片劣化,同时会因热膨胀不匹配而将热压力施加于芯片与周围元件。因此,芯片必须组装至散热板,使产生的热能可以快速及有效地从芯片扩散至散热板再到周围环境,以确保有效及可靠的操作情形。
作为一种良好有效的散热板设计,一般需要导热并散热至比芯片更大的表面积、或散热至设置的散热座。此外,散热板需要提供半导体元件的电性路由及机械性支撑。由此,散热板通常包含:用于移除热能的散热件或散热座;以及用于信号路由的内连接基板,内连接基板包含用于电性连接至半导体元件的连接垫、及用于电性连接至下一层级组体的端子。
传统的塑料球门阵列封装(PBGA)具有层叠基板、及包含于塑料外壳中的芯片,并利用锡球附着至印刷电路板(PCB)。该层叠基板包含介电层,该介电层通常包含纤维玻璃。来自芯片的热能流动通过塑料及介电层至锡球,然后再传递至印刷电路板(PCB)。然而,由于一般塑料及介电层的导热性低,塑料球门阵列封装(PBGA)提供的散热性弱。
方形扁平无引脚封装(QFN)中的芯片是设置于焊接至印刷电路板的铜芯片垫。来自芯片的热能流动通过芯片垫至印刷电路板(PCB),然而,由于导线架型中介层限制了路由能力,方形扁平无引脚封装(QFN)无法容纳高输入/输出(I/O)芯片或被动元件。
Juskey等人的美国专利案号6,507,102揭露一种组体板,其中具有纤维玻璃和热固化树脂的复合物基板,该基板包含一中央开口;一相似于该中央开口的方形或矩形散热座是于该中央开口的侧壁附着至基板;顶部和底部导电层是附着至该基板的顶部和底部,并通过贯穿基板的被覆穿孔而互相电性连接;芯片是设置于散热座上,并经由打线连结至顶部导电层;封装层是设置在芯片上;且在底部导电层上设置锡球。此结构是通过散热座使热能从芯片流动至周围环境。然而,由于散热座仅从侧壁附着至外围基板,因支撑不足而易碎,并可能在热循环时破裂,使电路板在实际使用上非常不可靠。
Ding等人的美国专利案号6,528,882揭露一种散热增益型球门阵列封装(BGA),其基板是包含一金属芯层。芯片是设置于金属芯层顶面的芯片垫区,绝缘层是形成于金属芯层底面,盲孔是延伸穿过绝缘层至金属芯层,散热球是填充于盲孔内,且锡球是设置于基板上,并对齐散热球。芯片的热能是流动通过金属芯层至散热球再达印刷电路板(PCB)。然而,由于金属芯层会导电且设置于图案化线路层之间,其限制了顶部和底部图案化线路层间的路由可行性。
Lee等人的美国专利案号6,670,219揭露一种凹穴向下的球门阵列封装(CDBGA),其中在散热件上设置一具有中央开口的接地板,以形成一散热基板。利用黏着剂将一具有中央开口的基板设置在具有中央开口的接地板上;将芯片设置在位于凹穴中的散热件上,该凹穴是由接地板的中央开口所定义的;以及将锡球设置在基板上。然而,由于锡球是延伸在基板上方,散热件无法接触到印刷电路板(PCB)。因此,散热件通过热转换而非热传导以释放热能,其大幅限制了散热性。
Woodall等人的美国专利案号7,038,311揭露一种散热增益型球门阵列封装(BGA),其中一具有倒放T型的散热座是设置于基板的开口上,以提供有效的散热性:热能从芯片通过基座至延伸基底再传至印刷电路板(PCB)。然而,较相似于其他内插外露式(drop-in)散热座类型,电路板易碎、不平衡,且在组装时可能会弯曲;此点在可靠性上有较多疑虑并造成低产率。
据此,传统的散热板具有主要的缺点。举例而言,具有低导热性的介电层限制了散热性,例如环氧树脂;然而插设的散热座可能因热而在制造过程中造成翘曲、或发生早期剥离、或在操作过程中发生错误。导线架型基板可能会限制路由可行性,或具有厚介电层的多层电路可能会降低散热性。散热件可能会失效、反应慢、或难以热性连接至下一层级组体。其制造过程可能不适用于低成本及大量制造。
发明内容
本发明是有鉴于以上的情形而发展,其目的在于提供一种散热增益型线路板,其中具有优良储热性及散热性的散热座是插置于加强层中,并通过增层电路而加速扩散。加强层可提供增层电路的机械性支撑及信号路由。增层电路是热性连接至散热座、并电性连接至加强层。综上所述,散热板和导电盲孔提供了线路板的导热路径,导电盲孔是形成于增层电路中,且增层电路是与散热座直接接触。加强层中的被覆穿孔和增层电路中的导电盲孔维持了线路板的电性连接,用以形成灵活变化的信号路由。
据此,本发明提供一种有效且坚固的散热增益型线路板,其包含散热座、加强层、及增层电路。
在本发明的较佳实施例中,散热座延伸进入加强层的通孔,且散热座包含一第一面及平行的一第二面,其中该第一面是面朝第一垂直方向,该第二面是面朝第二垂直方向。散热座可为固态金属块或电性绝缘体,例如涂布有金属薄膜的陶瓷板。举例说明,散热座可为铜块或铝块;或其上涂布有铜的氧化铝(Al203)、氮化铝(AlN)、或氮化硅板(SiN);或其上涂布有铜的他种无机材料。
加强层可包含一第一图案化线路层、一第二图案化线路层、及一通孔。面朝第一垂直方向的该第一图案化线路层,可通过一个以上的被覆穿孔而电性连接至面朝第二垂直方向的该第二图案化线路层。加强层的通孔可靠近该散热座的外围边缘,并可于与该第一垂直方向及该第二垂直方向垂直的侧面方向侧向对准该散热座的外围边缘,以防止散热座有不必要的位移。例如,散热座和加强层的通孔间的间隙可于约0.001至1毫米的范围之内。加强层可延伸至线路板的外围边缘,并提供机械性支撑以防止线路板翘曲或弯折。此外,加强层亦提供增层电路的信号路由。加强层可为单层结构或多层结构,例如可为多层电路板、或具有穿孔且其上形成有导电层的介电层压板。加强层可由有机材料制成,例如环氧树脂、聚酰亚胺或铜覆层压板;加强层亦可由陶瓷或其他各种无机材料所制成,例如氧化铝(Al2O3)、氮化铝(AlN)、氮化硅(SiN)、硅(Si)、玻璃等。
增层电路是覆盖散热座及加强层,并提供散热座的导热性及加强层的电性路由。增层电路可包含一第一介电层及一个以上的第一导线。举例说明,第一介电层于第一垂直方向覆盖散热座及加强层,并可延伸至线路板的外围边缘;以及第一导线自第一介电层朝第一垂直方向延伸。此外,第一介电层可延伸至加强层与散热座间的间隙。
第一介电层包含一个以上的第一盲孔,其是设置为邻接散热座及邻接加强层的第一图案化线路层。一个以上的第一导线是设置于第一介电层上(例如:自第一介电层朝第一垂直方向延伸,并于第一介电层上侧向延伸),并于第二垂直方向延伸进入第一盲孔,以提供散热座的热性连接、以及提供加强层的第一图案化线路层的电性信号路由。详细说明,第一导线可直接接触散热座,进而可在不使用它种材料(例如导电黏着剂或焊料)下建立导热路径。第一导线亦可接触加强层的第一图案化线路层,以提供加强层的信号路由,进而可使加强层和增层电路间的电性连接不需焊料。此外,第一导线可提供加强层的第一图案化线路层与散热座间的电性连接,且将散热座设置于加强层的通孔中是用于接地/电源连接的目的。若有额外的信号路由及散热需求,增层电路可包括额外的介电层、额外的盲孔层、以及额外的导线层。
增层电路可包含一或多个端子接垫,以提供下一层组体的热性和电性连接。端子接垫是朝第一垂直方向延伸至第一导线、或延伸超过第一导线,且端子接垫包含面朝第一垂直方向的一外露接触面。例如,端子接垫可邻接第一导线并与第一导线一体成型。
本发明的散热增益型线路板可还包括一黏着剂,散热座和加强层可利用黏着剂而固定及机械性链接至增层电路。因此,黏着剂可接触散热座、增层电路、及加强层,并设置于散热座及增层电路之间、及加强层与增层电路之间。或者,加强层可利用内介电层而机械性链接至增层电路,内介电层是接触加强层和增层电路,并位于加强层和增层电路之间,且更可延伸至散热座和加强层间的间隙。
本发明的散热增益型线路板可还包括一定位件,该定位件作为散热座的一配置导件,且靠近散热座的外围边缘,并于侧面方向侧向对准散热座的外围边缘,以及于散热座的外围边缘外侧向延伸。用于散热座的定位件可由金属、光敏性塑料材料、或非光敏性材料制备而成,例如:铜、铝、镍、铁、锡、合金、环氧树脂或聚酰亚胺。
定位件可于第二垂直方向接触第一介电层,且可具有图案,以防止散热座的不必要位移。举例说明,定位件可包括一连续或不连续的条板或突柱阵列。详细说明,定位件可侧向对齐散热座的四个侧表面,以防止散热座的横向位移。例如,定位件可沿着散热座的四个侧面、两个对角、或四个角对齐,且散热座以及定位件间的间隙较佳约于0.001至1毫米的范围之内。散热座可通过定位件而与通孔的内壁保持距离,且散热座和加强层间可添加连结材料,以增加硬度。此外,定位件亦可靠近通孔的内侧壁,并侧向对齐通孔的内侧壁,以防止加强层的侧向位移。定位件的高度较佳为10至200微米。
本发明可提供散热增益型半导体组体,其中,半导体元件(如芯片)可直接附着至散热座,并利用各种连接媒介(包含金线)而电性连接至加强层的第二图案化线路层。此外,半导体元件可利用锡块而附着至增层电路,且热性链接至散热座,并通过增层电路而电性连接至加强层的第一图案化线路层。
本发明的散热增益型线路板可还包含一第二增层电路,使散热座和加强层是夹置于第一增层电路和第二增层电路之间。第二增层电路于第二垂直方向覆盖散热座和加强层,并提供散热座的热传导与加强层的电性路由。第二增层电路可包含第二介电层及一个以上的第二导线。例如,第二介电层于第二垂直方向覆盖散热座和加强层,并可延伸至线路板的外围边缘,且第二导线是自第二介电层朝第二垂直方向延伸。
第二介电层包含一个以上的第二盲孔,其是设置为邻接散热座及邻接加强层的第二图案化线路层。一个以上的第二导线是设置于第二介电层上(例如:自第二介电层朝第二垂直方向延伸并于第二介电层上侧向延伸),并于第一垂直方向延伸进入第二盲孔,以提供散热座的热性连接、以及提供加强层的第二图案化线路层的电性信号路由。详细说明,第二导线可直接接触散热座,进而可在不使用它种材料(例如导电黏着剂或焊料)下建立导热路径。第二导线亦可接触加强层的第二图案化线路层,以提供加强层的信号路由,进而可使加强层和第二增层电路间的电性连接不需焊料。此外,第二导线亦可提供加强层的第二图案化线路层与散热座间的电性连接,且将散热座设置于加强层的通孔中是用于接地/电源连接的目的。若有额外的信号路由及散热需求,第二增层电路亦可包括额外的介电层、额外的盲孔层、以及额外的导线层。据此,第二增层电路提供散热增益型线路板更高阶的路由可行性,且特别适合用于高I/O半导体元件,将其产生的热能发散。
本发明具有多项优点。当加强层内连接至增层电路时,加强层中的穿孔可提供灵活变化的信号路由。加强层的坚固刚性可提供散热座和增层电路的稳固地机械性支撑。散热座的放置位置可经由加强层的通孔或定位件而被准确的定义出来,以防止因散热座的横向位移所造成散热座和增层电路间的热性连接错误,进而大幅改善产品良率。散热座和增层电路间的直接热性连接,具有高导热路径的优点。此外,加强层和增层电路间的直接电性连接,因具有高路由可行性,利于展现高I/O值以及高性能。散热增益型线路板和使用其的半导体组体可靠度高、价格低廉、且非常适合大量制造生产。
在下文中,将提供实施例以详细说明本发明的实施态样。本发明的其他优点以及功效将通过本发明所揭露的内容而更为显著。应当注意的是,所述随附附图为简化的附图,附图中所示的元件数量、形状、以及大小可根据实际条件而进行修改,且元件的配置可能更为复杂。本发明中也可进行其他方面的实践或应用,且不背离本发明所定义的精神与范畴的条件下,可进行各种变化以及调整。
附图说明
参考随附附图,本发明可通过下述较佳实施例的详细叙述更加清楚明了,其中:
图1A1F是本发明一较佳实施例的散热增益型线路板的制造方法剖视图,该线路板包含加强层、散热座、及电性连接至加强层的增层电路。
图1G是本发明一较佳实施例的散热增益型组体剖视图,该组体包含附着至散热座的半导体元件。
图2A及2B是本发明另一较佳实施例的在介电层上形成定位件的方法剖视图。
图2C为对应图2B的俯视图。
图2A’及2B’是在介电层上形成定位件的另一方法剖视图。
图2C’为对应图2B’的俯视图。
图2D-2G为定位件的其他参考图案的俯视图。
图3A-3H是本发明另一较佳实施例的另一线路板的制造方法剖视图,该线路板包含散热座、定位件、加强层、及增层电路。
图3I是本发明另一较佳实施例的散热增益型组体剖视图,该组体包含附着至增层电路的半导体元件。
图4A-4D是本发明再一较佳实施例的再一线路板的制造方法剖视图,该线路板包含散热座、定位件、加强层、及双增层电路。
具体实施方式
实施例1
图1A一1F是本发明一较佳实施例的散热增益型线路板的制造方法剖视图,该线路板包含加强层、散热座、及电性连接至加强层的增层电路。
如图1F所示,散热增益型线路板101包括加强层1、散热座2、及增层电路301。加强层1包含第一图案化线路层11、被覆穿孔14、相对于第一图案化线路层11并电性连接至第一图案化线路层11的第二图案化线路层121、以及通孔15,其是置入散热座2。增层电路301包含第一介电层31、第一盲孔33、及第一导线34。增层电路301是分别热性连接至散热座2、及电性连接至加强层1的第一图案化线路层11。
图1A是加强层1的剖面图。加强层1是绘示为包含第一图案化线路层11、绝缘层13、金属层12、及被覆穿孔14的层压板。第一图案化线路层11是从绝缘层13朝向下方向延伸,并绘示为一图案化铜层。金属层12是从绝缘层13朝向上方向延伸,并绘示为一未经图案化的铜层。被覆穿孔14是垂直延伸穿过绝缘层13,并绘示为内壁上具有连接层141的穿孔,以提供第一图案化线路层11及金属层12间的电性连接。
图1B为形成具有通孔15的加强层1的剖视图。通孔15为延伸穿过加强层1的开口,尺寸为10.1毫米乘10.1毫米。通孔15是通过机械性钻孔贯穿加强层1而形成,也可经由其他技术如冲压和激光钻孔而形成。
图1C和图1D为层压加强层1、散热座2、第一介电层31及金属层32的方法剖视图。散热座2绘示为尺寸10毫米乘10毫米的固体金属块,且包含面朝向下方向的第一面21、及面朝向上方向的平行第二面22。第一介电层31可为环氧树脂、玻璃环氧树脂、聚酰亚胺、及其类似物,其设置于加强层1和金属层32之间、及散热座2和金属层32之间,且厚度为50微米。金属层32是绘示为厚度15微米的铜层。
于施加压力以及高温下,散热座2设置于加强层1的通孔15中,且通过对金属层32施加向上压力及/或对加强层1和散热座2施加向下压力,第一介电层31被挤压进入加强层1和散热座22的间隙、以及被覆穿孔14中的剩余空间。当第一介电层31和金属层32与加强层1和散热座2压合后,即固化第一介电层31。据此,如图1D所示,固化的第一介电层31提供加强层1和散热座2之间、金属层32和加强层1之间、及金属层32和散热座2之间安全稳固的机械性连结。在本实施例中,散热座2的尺寸约与通孔15相同,加强层1的通孔15靠近散热座2的外围边缘,并于侧面方向侧向对齐散热座2的外围边缘,可防止散热座2的不必要位移,并确保散热座2的预定位置与激光对齐。然而,由于散热座2具有大的热连接表面,散热座2的侧向位移可能不会导致增层电路301和散热座2之间的热性连接错误。因此,在此情况下,不一定需要防止散热座2的侧向位移。
图1E为显示形成穿过金属层32及第一介电层31的第一盲孔33的结构剖视图,以显露散热座2的第一面32及加强层1的第一图案化线路层11,并使第一盲孔33对齐散热座2的第一面21及加强层1的第一图案化线路层11。第一盲孔33可通过各种技术形成,其包括激光钻孔、等离子体蚀刻及光刻技术,可使用脉冲激光提高激光钻孔效能,或者,可使用金属掩膜以及扫描式激光束。举例来说,可先蚀刻铜板以制造一金属窗口后再照射激光。第一盲孔33通常具有50微米的直径。
请参照图1F,通过在金属层32上沉积被覆层32’并沉积进入第一盲孔33,然后图案化金属层32及其上的被覆层32’,以于第一介电层31上形成第一导线34。或者,仅压合空白介电层,可在形成第一盲孔33之后直接金属化第一介电层31以形成第一导线34。如图1F亦显示经由图案化金属层12以于绝缘层13上形成第二图案化线路层121。
被覆层32’可利用各种技术以沉积单层或多层结构,其方法包括电镀、无电电镀、蒸镀、溅镀及其组合。举例来说,首先将该结构浸入活化剂溶液中,使第一介电层31与无电镀铜产生触媒反应,接着以无电电镀方式被覆一薄铜层作为晶种层,然后以电镀方式将所需厚度的第二铜层形成于晶种层上。或者,于晶种层上沉积电镀铜层前,该晶种层可通过溅镀方式形成如钛/铜的晶种层薄膜。一旦达到所需的厚度,即可使用各种技术图案化金属层32及被覆层32’,以形成第一导线34,其包括湿蚀刻、电化学蚀刻、激光辅助蚀刻及其与定义出第一导线34的蚀刻掩膜(图未示)的组合。据此,第一导线34自第一介电层31朝向下方下延伸,于第一介电层31上侧向延伸,并朝向上方向延伸进入第一盲孔33,以形成第一导电盲孔33’,因而分别提供散热座2的热性连接、及加强层1的第一图案化线路层11的电性信号路由。
为了便于说明,金属层32及其上的被覆层32’是以单一层表示,由于铜为同质被覆,金属层间的界线(均以虚线绘示)可能不易察觉甚至无法察觉,然而被覆层32’及第一介电层31之间的界线则清楚可见。
据此,如图1F所示,完成的线路板101包含加强层1、散热座2、及增层电路301。在此实施例中,增层电路301包含第一介电层32及第一导线34,并覆盖散热座2和加强层1,以提供散热座2的热传导及加强层1的电性路由。加强层1和散热座2是机械性连结至第一介电层31,并通过第一介电层31而与彼此间隔开来。第一增层电路301的第一导线34直接接触散热座2及加强层1的第一图案化线路层,因此加强层1和增层电路301间的电性连接是不需焊料,且可在不使用其他材料(例如导电黏着剂或焊料)下建立散热座2和增层电路301间的导热路径。当加强层1内连接至增层电路301时,加强层1中的被覆穿孔14可提供灵活变化的信号路由。
图1G是散热增益型组体剖视图,其中半导体元件71、72是通过打线81而互相电性连接,且通过黏着剂4贴附至散热座2,并通过打线82而电性连接至第二图案化线路层121。在此实施例中,将防焊材料61设置于增层电路301及第二图案化线路层121的上方,并包含防焊开口,其可容纳用于电性传递的导电接头(例如锡球83)、及与另一组体或外部元件的机械性连接。防焊开口可通过各种技术而形成,其包括激光钻孔、等离子体蚀刻及光刻技术。位于散热座2上的半导体元件71、72可通过打线82、第二图案化线路层121、被覆穿孔14、及第一图案化线路层11而电性连接至增层电路301。通过散热座2及形成在增层电路301中、与散热座2直接接触的第一导电盲孔33’,是提供半导体组体102的导热路径。此外,可提供封装层91(如模塑化合物)以保护半导体元件71、72及打线81、82。
实施例2
为了简要说明的目的,于实施例1中的任何叙述可合并至此处的相同应用部分,且不再重复相同叙述。
图2A及2B是本发明另一较佳实施例的在第一介电层31上形成定位件17的方法剖视图;以及图2C为对应图2B的俯视图。
图2A为具有金属层16、第一介电层31及支撑板35的层压基板的结构剖视图。金属层16绘示为具有厚度35微米的铜层,然而,金属层16亦可由其他各种金属材料所制成且不受限于铜层。此外,金属层16可由各种技术如压合、电镀、无电电镀、蒸镀、溅镀及其组合结合,于第一介电层31上沉积单层或多层结构,且较佳为具有10至200微米的厚度。
第一介电层31通常由环氧树脂、玻璃环氧树脂、聚酰亚胺、及其类似物所制成,且具有50微米的厚度。在此实施例中,第一介电层31夹置于金属层16和支撑板35之间。然而,在某些情况下可省略支撑板35。支撑板35通常由铜所制成,但亦可使用铜合金或其他材料。支撑板35的厚度可介于25至1000的范围内,且考虑工艺和成本,较佳为介于35至100微米的范围内。在此实施例中,支撑板35绘示为具有厚度35微米的铜板。
图2B及图2C是分别在第一介电层31上形成定位件17的结构剖视图及俯视图。定位件17可利用光刻技术及湿式蚀刻移除金属层16的选定部位而形成。在此实施例中,定位件17由矩形阵列的多个金属突柱所组成,并符合随后设置于第一介电层31上的半导体元件的四侧。然而,定位件的形式并不受限于此,且可为防止随后设置的散热座的不必要位移的任何图案。
图2A’及图2B’是在介电层上形成定位件的另一方法剖视图;以及图2C’为对应图2B’的俯视图。
图2A’为具有一组凹穴18的层压基板剖视图。如上述的层压基板包含金属层16、第一介电层31及支撑板35,且凹穴18经由移除金属层16的选定部位而形成。
图2B’及图2C’分别为具有形成在第一介电层31上的定位件17的结构剖视图及俯视图。定位件17可经由于凹穴18中点胶或印刷一光敏性塑料材料(如环氧树脂、聚酰亚胺等)或非光敏性材料,接着移除整体金属层16而形成。由此,定位件17绘示为多个树脂突柱阵列,且符合随后设置的散热座的两个对角。
图2D至图2G为定位件的各种参考形式。举例来说,定位件17可由一连续或不连续的条板所组成,且符合随后设置的散热座的四侧(如图2D及图2E所示)、两个对角、或四个角落(如图2F及图2G)。
图3A-图3H是本发明另一较佳实施例的另一线路板的制造方法剖视图,该线路板包含散热座、定位件、加强层、及增层电路。
图3A及图3B分别为利用黏着剂4将散热座2设置在第一介电层31上的结构剖视图及俯视图。如上所述,散热座2包含第一面21、及与第一面21相反的第二面22。
定位件17可作为散热座2的配置导件,因而使散热座2以其第一面21面朝第一介电层31而准确地放置在预定位置。定位件17自第一介电层31朝向上方向延伸超过散热座2的第一面21,并于侧面方面侧向对准散热座2的四侧,以及于散热座2的四侧外侧向延伸。当定位件17于侧面方向靠近散热座2的四个侧表面且符合散热座2的四个侧表面,及在散热座2下方的黏着剂4是低于定位件17时,可防止因黏着剂固化而导致散热座2的任何不必要位移。散热座2及定位件17间的间隙较佳于约0.001至1毫米的范围内。
图3C和图3D为将加强层1层压至第一介电层31上的方法剖视图。散热座2对准并设置于加强层1的通孔15及内介电层36的开口38内,内介电层36是夹置于加强层1和第一介电层31之间。于施加压力以及高温下,通过对支撑板35施加向上压力及/或对加强层1施加向下压力,内介电层36被挤压进入被覆穿孔14、及加强层1和散热座2的间隙中。据此,经固化的内介电层36提供加强层1和散热座2之间、加强层1和第一介电层31之间安全稳固的机械性连结。
图3E为显示形成穿过支撑板35、第一介电层31、及黏着剂4/内介电层36的第一盲孔33的结构剖视图。第一盲孔33是对准并显露散热座2的选定部位及加强层1的第一图案化线路层11。
图3F是在第一介电层31形成第一导线34的结构剖视图,其是经由在支撑板35上沉积第一被覆层35’并沉积进入第一盲孔33,然后图案化支撑板35及其上的被覆层35’所形成。第一导线34自第一介电层31朝向下方向延伸,于第一介电层31上侧向延伸,并朝向上方向延伸进入第一盲孔33,以形成第一导电盲孔33’,其是直接接触散热座2和第一图案化线路层11。并且,第一被覆层35’是于向上方向同时层积在金属层12、散热座2、及内介电层36上。
图3G是将第二介电层231于向下方向沉积在第一导线34上的结构剖视图。第二介电层231包含第二盲孔233,以显露第一导线34的选定部位。
请参照图3H,通过在第二介电层231上沉积第二被覆层235’,并沉积进入第二盲孔233,然后图案化第二被覆层235’,以于第二介电层231上形成第二导线234。第二导线234自第二介电层231朝向下方向延伸,于第二介电层231上侧向延伸,并朝向上方向延伸进入第二盲孔233,以形成第二导电盲孔233’,其是直接接触第一导线34。
第二导线234可通过各种技术,包括电镀、无电电镀、蒸镀、溅镀及其组合而被沉积为导电层,然后使用各种技术图案化,包括湿蚀刻、电化学蚀刻、激光辅助蚀刻及其与定义出第二导线234的蚀刻掩膜(图未示)的组合。第一导线34和第二导线234较佳为使用相同材料并具有相同厚度。
同时,第二被覆层235’亦于向上方向而被沉积在第一被覆层35’上,且经由图案化第二被覆层235’、第一被覆层35’、及加强层1的金属层12,以形成第二图案化线路层37。
据此,如图3H所示,完成的线路板103包含散热座2、定位件17、加强层1、及增层电路301。在此实施例中,增层电路301包含第一介电层31、第一导线34、第二介电层231、及第二导线234。散热座2可利用黏着剂4而固定并机械性链接至增层电路301,黏着剂4可接触散热座2并夹置于散热座2及增层电路301之间。加强层1通过内介电层36而机械性连结至第一介电层31。通过散热座2、直接接触散热座2的第一导电盲孔33’、及第二导电盲孔233’,提供线路板103的导热路径。
图3I是散热增益型组体104的剖视图,该组体104中半导体元件73,74是通过第二导线234的选定部位上的锡球83’而电性连接至增层电路301。在此实施例中,防焊材料61是设置在增层电路301及第二图案化线路层37上方,且防焊材料61包含防焊开口,其对准散热座2、第二导线234的选定部位、及第二图案化线路层37的选定部位。半导体元件73、74可通过锡球83’和增层电路301进而电性连接至加强层1。通过散热座2、及形成于增层电路301中的第一及第二导电盲孔33’、233’,提供线路板104的导热路径。
实施例3
图4A-图4D是本发明再一较佳实施例的再一线路板的制造方法剖视图,该线路板包含散热座、定位件、加强层、及双增层电路。
为了简要说明的目的,于实施例1中的任何叙述可合并至此处的相同应用部分,且不再重复相同叙述。
请参照图3A及图3B的结构,在使用黏着剂4并将定位件17作为配置导件下,将散热座2设置在第一介电层31上之后,定位件17和散热座2对齐加强层1的通孔15并延伸进入其中,且使用黏着剂4将加强层1设置在第一介电层31上。如图4A所示,散热座2和加强层1的通孔15是利用定位件17而互相间隔开来。定位件17靠近并对齐通孔15的四个内壁,且加强层1下方的黏着剂4是低于定位件17,因此亦可防止加强层1在黏着剂4完全固化前有任何不必要位移。在此实施例中,加强层1是双侧线路层压板,其包含第一图案化线路层11、第二图案化线路层121、及被覆穿孔14,被覆穿孔14是第一图案化线路层11和第二图案化线路层121间的电性连接路径。
图4B是显示将第二介电层231及第二金属层235于向上方向压合在加强层1及散热座2上的结构剖视图。第二介电层231是夹置于第二金属层235及加强层1/散热座2之间。于施加压力以及高温下,通过对第二金属层235施加向下压力,第二介电层231被挤压进入加强层1和散热座2的间隙、及被覆穿孔14的剩余空间中。在第二介电层231和第二金属层235与加强层1和散热座2压合后,固化第二介电层231。
图4C是具有第一盲孔33和第二盲孔233的结构剖视图。第一盲孔33延伸穿过支撑板35、第一介电层31及黏着剂4,以显露散热座2的选定部位及第一图案化线路层11。第二盲孔233延伸穿过第二金属板235及第二介电层231,以分别显露散热座2的选定部位及加强层1的第二图案化线路层121。
请参照图4D,通过在支撑板35上沉积第一被覆层35’并沉积进入第一盲孔33,然后图案化支撑板35及其上的被覆层35’,以于第一介电层31上形成第一导线34。同时,通过在第二金属层235上沉积第二被覆层235’,然后图案化第二金属层235及其上的第二被覆层235’,以于第二介电层231上形成第二导线234。据此,完成第一增层电路301和第二增层电路302。第一增层电路301包含第一介电层31及第一导线34,同时第二增层电路302包含第二介电层231及第二导线234。第一导线34自第一介电层31朝向下方向延伸,于第一介电层31上侧向延伸,并朝向上方向延伸进入第一盲孔33,以电性接触加强层1的第一图案化线路层11。第二导线234自第二介电层231朝向上方向延伸,于第二介电层231上侧向延伸,并朝向下方向延伸进入第二盲孔233,以电性接触加强层1的第二图案化线路层121。同时,通过散热座2、以及直接接触散热座2的形成于第一增层电路301中的第一导电盲孔33’及形成于第二增层电路302中的第二导电盲孔233’,提供线路板105的导热路径。在此实施例中,散热座2和加强层1使用黏着剂4固定并机械性连接至第一增层电路301,黏着剂4接触散热座2和加强层1并夹置于散热座2和第一增层电路301之间、及加强层1和第一增层电路301之间。
上述的散热增益型线路板及半导体组体仅为说明范例,本发明尚可通过其他多种实施例实现。此外,上述实施例可基于设计及可靠度的考虑,彼此混合搭配使用或与其他实施例混合搭配使用。例如,加强层可包含陶瓷材料或环氧树脂类层压板,且可具有嵌埋的单一层级导线或多个层级导线。加强层可包含多个通孔,以容纳额外的散热座,且增层电路可包括额外导热孔,以容纳额外的散热座。
如上述实施例,半导体元件可与另一半导体元件共享或不共享散热座。举例说明,单一半导体元件可被设置在散热座上。或者,多个半导体元件可被设置在散热座上。例如,可将四个2x2矩阵小芯片附着至散热座,且加强层可包含额外的接触垫,以接收及分配额外的芯片垫。和提供散热座给各个芯片相比,这种方式可能更有利于降低成本。同样地,加强层的通孔可包含多个组定位件,以容纳多个额外的散热座;且增层电路可包含额外的导热孔,以容纳额外的散热座。
半导体元件可为已封装或未封装芯片。此外,该半导体元件可为裸芯片或晶圆级封装芯片(wafer level packaged die)等。半导体元件可利用各种连接媒介(例如金、锡球)进而机械性、电性连接至增层电路。或者,半导体元件可利用打线进而机械性、热性连接至散热座且电性连接至加强层。定位件可客制化以容纳散热座,举例来说,定位件的图案可为正方形或矩形,以便与散热座的形状相同或相似。
在本文中,“邻接”一词意指元件是一体成型(形成单一个体)或相互接触(彼此无间隔或未隔开)。例如,第一导线邻接于第一图案化线路层,但并未邻接于第二图案化线路层。
“重叠”一词意指位于上方并延伸于一下方元件的周缘内。“重叠”包含延伸于该周缘的内、外或坐落于该周缘内。例如,在加强层的第一图案化线路层面朝向上方向时,第一增层电路是重叠于加强层,此乃因一假想垂直线可同时贯穿第一增层电路与加强层,不论第一增层电路与加强层之间是否存有另一同样被该假想垂直线贯穿的元件,且亦不论是否有另一假想垂直线仅贯穿第一增层电路而未贯穿加强层(于加强层的通孔内)。同样地,第一增层电路是重叠于散热座,且散热座是被第一增层电路重叠。此外,“重叠”与“位于上方”同义,“被重叠”则与“位于下方”同义。
“接触”一词意指直接接触。例如,第一导线接触第一图案化线路层,但并未接触第二图案化线路层。
“覆盖”一词意指于垂直及/或侧面方向上不完全以及完全覆盖。例如,在中介层的第一图案化线路层面朝向上方向的状态下,第一增层电路于向上方向覆盖散热座,不论是否有另一元件(如:黏着剂)位于散热座与第一增层电路之间,且第二增层电路于向下方向覆盖散热座。
“层”字包含图案化及未图案化的层体。例如,当金属层设置于介电层上时,金属层可为一空白未经光刻及湿式蚀刻的平板。此外,“层”可包含多个叠合层。
“开口”、“通孔”与“穿孔”等词同指贯穿孔洞。例如,当加强层的第一图案化线路层面朝向上方向时,散热座被插入加强层的通孔中,并于向上方向由加强层中显露出。
“插入”、“插置”一词意指元件间的相对移动。例如,“将散热座插入通孔中”是不论加强层为固定不动而散热座朝加强层移动;散热座固定不动而由加强层朝散热座移动;或散热座与加强层两者彼此靠合。此外,将散热座插入(或延伸至)通孔内,不论是否贯穿(穿入并穿出)通孔或未贯穿(穿入但未穿出)通孔。
“对准”、“对齐”一词意指元件间的相对位置,不论元件之间是否彼此保持距离或邻接,或一元件插入且延伸进入另一元件中。例如,当假想的水平线贯穿定位件及散热座时,定位件侧向对准于散热座,不论定位件与散热座之间是否具有其他被假想线贯穿的元件,且不论是否具有另一贯穿散热座但不贯穿定位件、或另一贯穿定位件但不贯穿散热座的假想水平线。同样地,第一盲孔是对准散热座的第一面,且散热座对准通孔。
“靠近”一词意指元件间的间隙的宽度不超过最大可接受范围。如本领域已知通识,当散热座以及定位件间的间隙不够窄时,由于散热座于间隙中的横向位移而导致散热座的位置误差可能会超过可接受的最大误差限制,一旦散热座的位置误差超过最大极限时,则不可能使用激光束对准接触垫,而导致散热座以及增层电路间的热性连接错误。因此,根据散热座的预定位置,于本领域的技术人员可经由试误法以确认散热座与定位件、或与加强层通孔间的间隙的最大可接受范围,从而确保散热孔对准散热座的预定位置。由此,“定位件靠近散热座的外围边缘”、及“加强层的通孔靠近散热座的外围边缘”的用语是指散热座的外围边缘与定位件间、或与加强层通孔间的间隙是窄到足以防止散热座的位置误差超过可接受的最大误差限制。
“设置”、“层叠”、“附着”、及“贴附”一语包含接触与非接触单一或多个支撑元件。例如,半导体元件是设置于散热座上,不论此半导体元件是实际接触散热座、或与散热座以一黏着剂相隔。
“电性连接”一词意指直接或间接电性连接。例如,第一导线提供了端子接垫和第一图案化线路层间的电性连接,其不论第一导线是否邻接端子接垫、或经由额外的导线电性连接至第一增层电路。
“上方”一词意指向上延伸,且包含邻接与非邻接元件以及重叠与非重叠元件。例如,当加强层的第二图案化线路层面朝向上方向时,定位件于其上方延伸,邻接介电层并自介电层突伸而出。
“下方”一词意指向下延伸,且包含邻接与非邻接元件以及重叠与非重叠元件。例如,当加强层的第二图案化线路层面朝向上方向时,增层电路于向下方向延伸于加强层及散热座下方,不论增层电路是否邻接加强层和散热座。
“第一垂直方向”及“第二垂直方向”并非取决于线路板的定向,凡熟悉此项技术的人士即可轻易了解其实际所指的方向。例如,加强层的第一图案化线路层面朝第一垂直方向,且加强层的第二图案化线路层面朝第二垂直方向,此与线路板是否倒置无关。同样地,定位件是于一侧向平面“侧向”对准散热座,此与线路板是否倒置、旋转或倾斜无关。因此,该第一及第二垂直方向是彼此相反且垂直于侧面方向,且侧向对准的元件是在垂直于第一与第二垂直方向的侧向平面相交。再者,当加强层的第二图案化线路层面朝向上方向时,第一垂直方向为向下方向,且第二垂直方向为向上方向;当加强层的第二图案化线路层面朝向下方向时,第一垂直方向为向上方向,第二垂直方向为向下方向。
本发明的散热增益型线路板及使用其的半导体组体具有多项优点。线路板及半导体组体的可靠度高、价格平实且极适合量产。当内连接至增层电路时,加强层中的穿孔可提供灵活变化的信号路由。加强层的坚固刚性可提供散热座及增层电路稳固的机械性支撑。由加强层的通孔或定位件可准确定义散热座的放置位置,以防止散热座和增层电路间因散热座的横向位移造成热性连接错误,进而提升制造良率。散热座和增层电路间的直接热连接具有高导热路径的优点。此外,加强层和增层电路间的直接电性连接,因高路由可行性而利于高I/O值以及高性能的应用。散热增益型线路板和使用其的半导体组体可靠度高、价格平实且极适合量产。
本案的制作方法具有高度适用性,且是以独特、进步的方式结合运用各种成熟的电性连结及机械性连结技术。此外,本案的制作方法不需昂贵工具即可实施。因此,相较于传统封装技术,此制作方法可大幅提升产量、良率、效能与成本效益。
在此所述的实施例是为例示之用,其中所述实施例可能会简化或省略本技术领域已熟知的元件或步骤,以免模糊本发明的特点。同样地,为使附图清晰,附图亦可能省略重复或非必要的元件及元件符号。
精于此项技术的人士针对本文所述的实施例当可轻易思及各种变化及修改的方式。例如,前述的材料、尺寸、形状、大小、步骤的内容与步骤的顺序皆仅为范例。本领域人士可于不悖离如随附申请专利范围所定义的本发明精神与范畴的条件下,进行变化、调整与均等技术。
虽然本发明已于较佳实施态样中说明,然而应当了解的是,在不悖离本发明申请专利范围的精神以及范围的条件下,可对于本发明进行可能的修改以及变化。
Claims (8)
1.一种具有内建散热座的散热增益型线路板,包括:
一加强层,其包含一第一图案化线路层、一第二图案化线路层、及一通孔,其中该第一图案化线路层面朝一第一垂直方向,及该第二图案化线路层面朝相反于该第一垂直方向的一第二垂直方向,且该第一图案化线路层电性连接至该第二图案化线路层;
该散热座,其延伸进入该加强层的该通孔,且该散热座包含一第一面及平行的一第二面,其中该第一面面朝该第一垂直方向,该第二面面朝该第二垂直方向;以及
一增层电路,其于该第一垂直方向覆盖该散热座及该加强层,且该增层电路包含一第一介电层、多个第一盲孔、及一第一导线,其中于该第一介电层中的所述第一盲孔对准该散热座及该第一图案化线路层,以及该第一导线自该第一介电层朝该第一垂直方向延伸,且于该第二垂直方向延伸穿过所述第一盲孔,并分别直接接触该散热座及该第一图案化线路层。
2.如权利要求1所述的具有内建散热座的散热增益型线路板,其中,该加强层的该通孔靠近该散热座的外围边缘,并于与该第一垂直方向及该第二垂直方向垂直的侧面方向侧向对准该散热座的外围边缘。
3.如权利要求1所述的具有内建散热座的散热增益型线路板,还包括:
一黏着剂,其接触该散热座、该增层电路、及该加强层,并设置于该散热座及该增层电路之间、及该加强层与该增层电路之间。
4.如权利要求3所述的具有内建散热座的散热增益型线路板,还包括:
一定位件,其作为该散热座的一配置导件,且该定位件靠近该散热座的外围边缘,并于与该第一垂直方向及该第二垂直方向垂直的侧面方向侧向对准该散热座的外围边缘,以及于该散热座的外围边缘外侧向延伸。
5.一种具有内建散热座的散热增益型线路板,包括:
一加强层,其包含一第一图案化线路层、一第二图案化线路层、及一通孔,其中该第一图案化线路层面朝一第一垂直方向,及该第二图案化线路层面朝相反于该第一垂直方向的一第二垂直方向,且该第一图案化线路层是电性连接至该第二图案化线路层;
该散热座,其延伸进入该加强层的该通孔,且该散热座包含一第一面及平行的一第二面,其中该第一面面朝该第一垂直方向,该第二面面朝该第二垂直方向;
一第一增层电路,其于该第一垂直方向覆盖该散热座及该加强层,且该第一增层电路包含一第一介电层、多个第一盲孔、及一第一导线,其中于该第一介电层中的所述第一盲孔是对准该散热座及该第一图案化线路层,以及该第一导线自该第一介电层朝该第一垂直方向延伸,且于该第二垂直方向延伸穿过所述第一盲孔,并分别直接接触该散热座及该第一图案化线路层;以及
一第二增层电路,其于该第二垂直方向覆盖该散热座及该加强层,且该第二增层电路包含一第二介电层、多个第二盲孔、及一第二导线,其中于该第二介电层中的所述第二盲孔是对准该散热座及该第二图案化线路层,以及该第二导线自该第二介电层朝该第二垂直方向延伸,且于该第一垂直方向延伸穿过所述第二盲孔,并直接接触该散热座及该第二图案化线路层。
6.如权利要求5所述的具有内建散热座的散热增益型线路板,其中,该加强层的该通孔靠近该散热座的外围边缘,并于与该第一垂直方向及该第二垂直方向垂直的侧面方向侧向对准该散热座的外围边缘。
7.如权利要求5所述的具有内建散热座的散热增益型线路板,还包括:
一黏着剂,其接触该散热座、该第一增层电路、及该加强层,并设置于该散热座及该第一增层电路之间、及该加强层与该第一增层电路之间。
8.如权利要求7所述的具有内建散热座的散热增益型线路板,还包括:
一定位件,其作为该散热座的一配置导件,且该定位件靠近该散热座的外围边缘,并于与该第一垂直方向及该第二垂直方向垂直的侧面方向侧向对准该散热座的外围边缘,以及于该散热座的外围边缘外侧向延伸。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/788,144 US20140251658A1 (en) | 2013-03-07 | 2013-03-07 | Thermally enhanced wiring board with built-in heat sink and build-up circuitry |
US13/788,144 | 2013-03-07 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN104039070A true CN104039070A (zh) | 2014-09-10 |
Family
ID=51469609
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410048794.9A Pending CN104039070A (zh) | 2013-03-07 | 2014-02-12 | 具有内建散热座及增层电路的散热增益型线路板 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20140251658A1 (zh) |
CN (1) | CN104039070A (zh) |
TW (1) | TW201436130A (zh) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018010159A1 (zh) * | 2016-07-15 | 2018-01-18 | 乐健科技(珠海)有限公司 | 散热电路板、功率模块及制备散热电路板的方法 |
CN108235559A (zh) * | 2016-12-21 | 2018-06-29 | 钰桥半导体股份有限公司 | 具有隔离件及桥接件的线路板及其制法 |
CN108242434A (zh) * | 2016-12-23 | 2018-07-03 | 恒劲科技股份有限公司 | 基板结构及其制造方法 |
CN108933113A (zh) * | 2017-05-25 | 2018-12-04 | 钰桥半导体股份有限公司 | 设有电隔离件及基底板的线路板、其半导体组体及其制法 |
CN112399698A (zh) * | 2019-08-19 | 2021-02-23 | 欣兴电子股份有限公司 | 线路载板及其制造方法 |
CN112992874A (zh) * | 2019-12-17 | 2021-06-18 | 天芯互联科技有限公司 | 封装结构的制作方法及封装结构 |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2894950B1 (en) * | 2013-05-31 | 2020-07-29 | Dialog Semiconductor GmbH | Embedded heat slug to enhance substrate thermal conductivity |
US11291146B2 (en) | 2014-03-07 | 2022-03-29 | Bridge Semiconductor Corp. | Leadframe substrate having modulator and crack inhibiting structure and flip chip assembly using the same |
FR3028050B1 (fr) * | 2014-10-29 | 2016-12-30 | Commissariat Energie Atomique | Substrat pre-structure pour la realisation de composants photoniques, circuit photonique et procede de fabrication associes |
US10852492B1 (en) | 2014-10-29 | 2020-12-01 | Acacia Communications, Inc. | Techniques to combine two integrated photonic substrates |
JP2016149475A (ja) * | 2015-02-13 | 2016-08-18 | イビデン株式会社 | 回路基板及びその製造方法 |
FR3036917B1 (fr) * | 2015-05-28 | 2018-11-02 | IFP Energies Nouvelles | Dispositif electronique comprenant une carte de circuit imprime avec un refroidissement ameliore. |
TWI620296B (zh) * | 2015-08-14 | 2018-04-01 | 矽品精密工業股份有限公司 | 電子封裝件及其製法 |
US9947612B2 (en) | 2015-12-03 | 2018-04-17 | Stmicroelectronics, Inc. | Semiconductor device with frame having arms and related methods |
TWI607540B (zh) * | 2016-11-25 | 2017-12-01 | Tong Hsing Electronic Industries Ltd | Chip package structure and manufacturing method thereof |
CN108109973A (zh) * | 2016-11-25 | 2018-06-01 | 同欣电子工业股份有限公司 | 芯片封装结构及其制造方法 |
JP6733534B2 (ja) * | 2016-12-16 | 2020-08-05 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
TWI604585B (zh) * | 2016-12-23 | 2017-11-01 | 恆勁科技股份有限公司 | 基板結構的製造方法 |
JP2018129469A (ja) * | 2017-02-10 | 2018-08-16 | イビデン株式会社 | 発光素子搭載用基板、及び、発光素子搭載用基板の製造方法 |
TWI641095B (zh) | 2017-08-30 | 2018-11-11 | 欣興電子股份有限公司 | 散熱基板的結構及製造方法與封裝結構與方法 |
CN108614941B (zh) * | 2018-05-08 | 2022-04-12 | 湖南城市学院 | 一种针对集成qfn芯片的板级封装设计优化方法 |
CN110783300B (zh) * | 2018-07-26 | 2021-08-13 | 钰桥半导体股份有限公司 | 具有调节件及防裂结构的导线架衬底及其覆晶组体 |
TWI668823B (zh) * | 2018-08-09 | 2019-08-11 | 欣興電子股份有限公司 | 散熱基板及其製作方法與晶片封裝結構 |
US11610935B2 (en) | 2019-03-29 | 2023-03-21 | Lumileds Llc | Fan-out light-emitting diode (LED) device substrate with embedded backplane, lighting system and method of manufacture |
TWI720497B (zh) * | 2019-05-01 | 2021-03-01 | 鈺橋半導體股份有限公司 | 導熱線路板及其半導體組體 |
WO2021102093A1 (en) * | 2019-11-19 | 2021-05-27 | Lumileds Llc | Fan out structure for light-emitting diode (led) device and lighting system |
US11621173B2 (en) | 2019-11-19 | 2023-04-04 | Lumileds Llc | Fan out structure for light-emitting diode (LED) device and lighting system |
US11777066B2 (en) | 2019-12-27 | 2023-10-03 | Lumileds Llc | Flipchip interconnected light-emitting diode package assembly |
US11664347B2 (en) | 2020-01-07 | 2023-05-30 | Lumileds Llc | Ceramic carrier and build up carrier for light-emitting diode (LED) array |
US11239183B2 (en) * | 2020-01-31 | 2022-02-01 | International Business Machines Corporation | Mitigating thermal-mechanical strain and warpage of an organic laminate substrate |
US11476217B2 (en) | 2020-03-10 | 2022-10-18 | Lumileds Llc | Method of manufacturing an augmented LED array assembly |
TWI745072B (zh) * | 2020-09-07 | 2021-11-01 | 鈺橋半導體股份有限公司 | 具緩衝層及導熱摻物之線路板 |
EP4040926A1 (en) * | 2021-02-09 | 2022-08-10 | AT & S Austria Technologie & Systemtechnik Aktiengesellschaft | Component carriers connected by staggered interconnect elements |
US20220418081A1 (en) * | 2021-06-28 | 2022-12-29 | KYOCERA AVX Components Corporation | Embeddable Electrically Insulating Thermal Connector and Circuit Board Including the Same |
CN116013874A (zh) * | 2021-10-22 | 2023-04-25 | 讯芯电子科技(中山)有限公司 | 半导体封装装置和半导体封装装置制造方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020038908A1 (en) * | 2000-10-04 | 2002-04-04 | Yi-Chuan Ding | Thermal enhanced ball grid array package |
US20020043402A1 (en) * | 1999-05-12 | 2002-04-18 | Juskey Frank J. | Printed circuit board with integral heat sink for semiconductor package |
US20020189853A1 (en) * | 2001-06-15 | 2002-12-19 | Phoenix Precision Technology Corp. | BGA substrate with direct heat dissipating structure |
US20030080423A1 (en) * | 2001-01-20 | 2003-05-01 | Ming-Xun Lee | CD BGA package and a fabrication method thereof |
US20050133906A1 (en) * | 2003-12-18 | 2005-06-23 | Woodall Joe D. | Thermally enhanced semiconductor package |
CN101594730A (zh) * | 2008-05-26 | 2009-12-02 | 全懋精密科技股份有限公司 | 具有导热结构的电路板 |
-
2013
- 2013-03-07 US US13/788,144 patent/US20140251658A1/en not_active Abandoned
-
2014
- 2014-02-12 TW TW103104603A patent/TW201436130A/zh unknown
- 2014-02-12 CN CN201410048794.9A patent/CN104039070A/zh active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020043402A1 (en) * | 1999-05-12 | 2002-04-18 | Juskey Frank J. | Printed circuit board with integral heat sink for semiconductor package |
US20020038908A1 (en) * | 2000-10-04 | 2002-04-04 | Yi-Chuan Ding | Thermal enhanced ball grid array package |
US20030080423A1 (en) * | 2001-01-20 | 2003-05-01 | Ming-Xun Lee | CD BGA package and a fabrication method thereof |
US20020189853A1 (en) * | 2001-06-15 | 2002-12-19 | Phoenix Precision Technology Corp. | BGA substrate with direct heat dissipating structure |
US20050133906A1 (en) * | 2003-12-18 | 2005-06-23 | Woodall Joe D. | Thermally enhanced semiconductor package |
CN101594730A (zh) * | 2008-05-26 | 2009-12-02 | 全懋精密科技股份有限公司 | 具有导热结构的电路板 |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018010159A1 (zh) * | 2016-07-15 | 2018-01-18 | 乐健科技(珠海)有限公司 | 散热电路板、功率模块及制备散热电路板的方法 |
CN108235559A (zh) * | 2016-12-21 | 2018-06-29 | 钰桥半导体股份有限公司 | 具有隔离件及桥接件的线路板及其制法 |
CN108242434A (zh) * | 2016-12-23 | 2018-07-03 | 恒劲科技股份有限公司 | 基板结构及其制造方法 |
CN108242434B (zh) * | 2016-12-23 | 2021-04-02 | 恒劲科技股份有限公司 | 基板结构及其制造方法 |
CN108933113A (zh) * | 2017-05-25 | 2018-12-04 | 钰桥半导体股份有限公司 | 设有电隔离件及基底板的线路板、其半导体组体及其制法 |
CN112399698A (zh) * | 2019-08-19 | 2021-02-23 | 欣兴电子股份有限公司 | 线路载板及其制造方法 |
CN112992874A (zh) * | 2019-12-17 | 2021-06-18 | 天芯互联科技有限公司 | 封装结构的制作方法及封装结构 |
WO2021120837A1 (zh) * | 2019-12-17 | 2021-06-24 | 天芯互联科技有限公司 | 封装结构的制作方法及封装结构 |
CN112992874B (zh) * | 2019-12-17 | 2022-11-15 | 天芯互联科技有限公司 | 封装结构的制作方法及封装结构 |
Also Published As
Publication number | Publication date |
---|---|
TW201436130A (zh) | 2014-09-16 |
US20140251658A1 (en) | 2014-09-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104039070A (zh) | 具有内建散热座及增层电路的散热增益型线路板 | |
CN104882416B (zh) | 具有堆叠式封装能力的半导体封装件及其制作方法 | |
TWI599284B (zh) | 介電材凹穴內設有電性元件之可堆疊式線路板製作方法 | |
CN104576409B (zh) | 中介层上设有面对面芯片的半导体元件及其制作方法 | |
TWI508196B (zh) | 具有內建加強層之凹穴基板之製造方法 | |
CN102479724B (zh) | 一种散热增益型堆叠式半导体组件的制作方法 | |
CN104733332B (zh) | 具有堆叠式封装能力的半导体封装件及其制作方法 | |
CN104810320B (zh) | 半导体组件及其制作方法 | |
CN106206488A (zh) | 内建散热座的散热增益型面朝面半导体组体及制作方法 | |
US20150115433A1 (en) | Semiconducor device and method of manufacturing the same | |
TW201126622A (en) | Multiple surface finishes for microelectronic package substrates | |
CN104349593A (zh) | 具有散热垫及电性突柱的散热增益型线路板 | |
CN103596386B (zh) | 制造具有内建定位件的复合线路板的方法 | |
CN103594444B (zh) | 在中介层及无芯基板之间具有双重连接通道的半导体组件 | |
CN103633060B (zh) | 具有内嵌元件及电磁屏障的线路板 | |
CN106057745A (zh) | 设有加强层及整合双路由电路的半导体组件及制作方法 | |
US20140048319A1 (en) | Wiring board with hybrid core and dual build-up circuitries | |
CN105932008A (zh) | 低弯翘无芯基板及其半导体组体 | |
CN103596354B (zh) | 具有内建定位件、中介层、以及增层电路的复合线路板 | |
CN103716992A (zh) | 具有内嵌元件、内建定位件、及电磁屏障的线路板 | |
CN104349583A (zh) | 具有复合芯层及双增层电路的线路板 | |
JP2000068322A (ja) | 半導体装置及びその製造方法 | |
TWI614855B (zh) | 具有電磁屏蔽及散熱特性之半導體組體及製作方法 | |
CN103594379B (zh) | 具有内嵌半导体以及内建定位件的连线基板及其制造方法 | |
CN107230640A (zh) | 具散热座及双增层电路的散热增益型半导体组件及其制法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
WD01 | Invention patent application deemed withdrawn after publication | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20140910 |