JPS61166539U - - Google Patents

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JPS61166539U
JPS61166539U JP4992985U JP4992985U JPS61166539U JP S61166539 U JPS61166539 U JP S61166539U JP 4992985 U JP4992985 U JP 4992985U JP 4992985 U JP4992985 U JP 4992985U JP S61166539 U JPS61166539 U JP S61166539U
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film
integrated circuit
circuit device
semiconductor integrated
thin film
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JP4992985U
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【図面の簡単な説明】
第１図は本考案の一実施例の断面図、第２図は
第１図に示す実施例の平面図、第３図は本考案の
他の実施例に用いられる回路図、第４図は本考案
の他の実施例の断面図、第５図は本考案の他の実
施例の断面図、第６図は本考案の他の実施例の断
面図、第７図は従来例の断面図、第８図は従来例
での劣化現象を説明する図、第９図は従来のＩＣ
の断面図である。 ３……多結晶支持基体、４……単結晶島、５…
…不活性化絶縁膜、６……電極、７……フアイナ
ルパツシベーシヨン膜、８……プラスチツク、２
３……低抵抗層、３０……電極配線、３１……シ
ールド用薄膜抵抗体。

Claims (1)

  1. 【実用新案登録請求の範囲】 １ 所要のｐｎ接合を有し、電気的に絶縁分離さ
    れた２つ以上の半導体基体表面に、不活性化絶縁
    膜及び電極が形成してあり、さらに、フアイナル
    パツシベーシヨン膜を形成してあり、該電気的に
    絶縁分離された２つ以上の半導体基体の間には、
    該フアイナルパツシベーシヨン上に接して、導電
    膜が形成してあり、該導電膜は零電位に接続して
    ある半導体集積回路装置において、 前記、フアイナルパツシベーシヨン膜上に接し
    て形成された導電膜は、その抵抗率が１０４〜１
    ０９Ω・cmの範囲の薄膜抵抗体であることを特徴
    とする半導体集積回路装置。 ２ 前記、１０４〜１０９Ω・cmの範囲の薄膜抵
    抗体は、アモルフアスシリコンであることを特徴
    とする前記実用新案登録請求の範囲第１項記載の
    半導体集積回路装置。 ３ 前記、半導体基体、不活性化絶縁膜、電極、
    フアイナルパツシベーシヨン膜および薄膜抵抗体
    がプラスチツクによつてモールドされたことを特
    徴とする前記実用新案登録請求の範囲第１項およ
    び第２項に記載の半導体集積回路装置。
JP4992985U 1985-04-05 1985-04-05 Pending JPS61166539U (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003152093A (ja) * 2001-07-23 2003-05-23 Agere Systems Guardian Corp 集積回路をｄｃおよびｒｆ遮蔽する方法構造

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003152093A (ja) * 2001-07-23 2003-05-23 Agere Systems Guardian Corp 集積回路をｄｃおよびｒｆ遮蔽する方法構造
JP2011176339A (ja) * 2001-07-23 2011-09-08 Agere Systems Guardian Corp 集積回路をｄｃおよびｒｆ遮蔽する方法構造

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