JPS61166538U - - Google Patents

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JPS61166538U
JPS61166538U JP4992885U JP4992885U JPS61166538U JP S61166538 U JPS61166538 U JP S61166538U JP 4992885 U JP4992885 U JP 4992885U JP 4992885 U JP4992885 U JP 4992885U JP S61166538 U JPS61166538 U JP S61166538U
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JP
Japan
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integrated circuit
circuit device
semiconductor integrated
conductive layer
film
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  • Local Oxidation Of Silicon (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【図面の簡単な説明】
第１図は本考案の一実施例の断面図、第２図は
第１図に示す実施例の平面図、第３図は本考案の
他の実施例に用いられる回路図、第４図は本考案
の他の実施例の断面図、第５図、第６図は本考案
の更に他の実施例の断面図、第７図は従来例の断
面図、第８図は従来例での劣化現象を説明する図
、第９図は従来の半導体集積回路装置の断面図で
ある。 ３……多結晶支持基体、４……単結晶島、５…
…不活性化絶縁膜、６……電極、７……フアイナ
ルパツシベーシヨン膜、８……プラスチツク、２
３……低抵抗層、３０……電極配線、３１……シ
ールド用導電層。

Claims (1)

  1. 【実用新案登録請求の範囲】 １ 所要のｐｎ接合を有し、電気的に絶縁分離さ
    れた２つ以上の半導体基体表面に、不活性化絶縁
    膜及び電極が形成してあり、さらに、フアイナル
    パツシベーシヨン膜（保護膜）を形成した半導体
    集積回路装置において、 前記電気的に絶縁分離された２つ以上の半導体
    基体の間にあるように、前記フアイナルパツシベ
    ーシヨン膜中に導電層が形成してあることを特徴
    とする半導体集積回路装置。 ２ 前記、フアイナルパツシベーシヨン膜中に形
    成された導電層は最低電位に接続してあることを
    特徴とする前記実用新案登録請求の範囲第１項記
    載の半導体集積回路装置。 ３ 前記、導電層は前記２つ以上の半導体基体を
    個々に分離し囲むように形成してあることを特徴
    とする実用新案登録請求の範囲第１項または第２
    項記載の半導体集積回路装置。 ４ 前記、半導体基体、不活性化絶縁膜、電極、
    フアイナルパツシベーシヨン膜および導電層がプ
    ラスチツクによつてモールドされたことを特徴と
    する前記実用新案登録請求の範囲第１項ないし第
    ３項のいずれかに記載の半導体集積回路装置。
JP4992885U 1985-04-05 1985-04-05 Pending JPS61166538U (ja)

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