JPS61225866A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61225866A JPS61225866A JP60065031A JP6503185A JPS61225866A JP S61225866 A JPS61225866 A JP S61225866A JP 60065031 A JP60065031 A JP 60065031A JP 6503185 A JP6503185 A JP 6503185A JP S61225866 A JPS61225866 A JP S61225866A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、誘電体分離領域を有する半導体装置に関する
もので、特に高耐圧バイポーラ集積回路に使用される。
もので、特に高耐圧バイポーラ集積回路に使用される。
［発明の技術的背景とその問題点］
高い耐圧を必要とするバイポーラ集積回路の従来例を図
面に基づいて説明する。 第４図及び第５図はこれらの
ＩＣの一部分の断面図である。
面に基づいて説明する。 第４図及び第５図はこれらの
ＩＣの一部分の断面図である。
第４図のＩＣはＰ型基板１にエピタキシャル層（以下エ
ビ層と略記する）３を気相成長させた基板に、Ｐ＋＋型
の分離領域２を拡散形成し、Ｐ＋＋分離領域２とＰ型基
板１に囲まれた島状のＮ−型の素子領域を複数個（第４
図ではそのうちの２つを示す）つくり、この素子領域に
拡散によりＮＰＮトランジスタＴＲ１及びＴＲ２を形成
したものである。 コレクタはＮ一層４、ベースはＰ層
５及びエミッタはＮ” １６のＮ Ｐ Ｎ ＋−ランジ
スタでＮ＋層４ａはコレクタコンタクト層、Ｅ、Ｂ、Ｃ
及びＳｕｂはエミッタ、ベース、コレクタ及び基板（サ
ブストレート）のそれぞれ電極端子をあられす。
ビ層と略記する）３を気相成長させた基板に、Ｐ＋＋型
の分離領域２を拡散形成し、Ｐ＋＋分離領域２とＰ型基
板１に囲まれた島状のＮ−型の素子領域を複数個（第４
図ではそのうちの２つを示す）つくり、この素子領域に
拡散によりＮＰＮトランジスタＴＲ１及びＴＲ２を形成
したものである。 コレクタはＮ一層４、ベースはＰ層
５及びエミッタはＮ” １６のＮ Ｐ Ｎ ＋−ランジ
スタでＮ＋層４ａはコレクタコンタクト層、Ｅ、Ｂ、Ｃ
及びＳｕｂはエミッタ、ベース、コレクタ及び基板（サ
ブストレート）のそれぞれ電極端子をあられす。
このバイポーラＩＣではＰＮ接合分離方式を用いている
のでＰ＋＋分離領域２及びＰ型基板１はこのＩＣ回路の
うちで常に最小電位（例えばグランド）を保つように接
続される。 このＩＣが動作状態にあるときは一般にベ
ースとコレクタの接合（以下Ｂ−Ｃ接合と略記する）及
びコレクタとＰ型基板１（サブストレート）との接合（
以下Ｃ−３ｕｂ接合と略記する）は逆バイアスされ、第
４図に示すように空乏層７及び空乏層８がそれぞれ形成
される。 空乏層７及び８はいずれも不純物密度の低い
コレクタ層４側に伸び、コレクタ電圧の増加に従ってコ
レクタ層４内に拡がる。
のでＰ＋＋分離領域２及びＰ型基板１はこのＩＣ回路の
うちで常に最小電位（例えばグランド）を保つように接
続される。 このＩＣが動作状態にあるときは一般にベ
ースとコレクタの接合（以下Ｂ−Ｃ接合と略記する）及
びコレクタとＰ型基板１（サブストレート）との接合（
以下Ｃ−３ｕｂ接合と略記する）は逆バイアスされ、第
４図に示すように空乏層７及び空乏層８がそれぞれ形成
される。 空乏層７及び８はいずれも不純物密度の低い
コレクタ層４側に伸び、コレクタ電圧の増加に従ってコ
レクタ層４内に拡がる。
ＴＲＩ或いはＴＲ２のベースとコレクタ間の耐圧Ｂ Ｖ
ｓｃは、空乏層７と８が更に拡がり互いに連結してバ
ンチスルーが発生するときの電圧或いは空乏層内の電界
強度の強い部分に電子なだれ降服が発生する電圧のいず
れか低い方の電圧値で決められる。 エビ層３の厚さ
ｔｖｃ、を大きくしコレクタ層４を厚くすればバンチス
ルーの発生を軽減できる。 また電子なだれについては
Ｂ−Ｃ接合面の曲率をできるだけ緩やかにして空乏層内
の特定部分に電気力線が集中しないようにすれば良く、
このためにはベース層５の拡散をより深くすればよい。
ｓｃは、空乏層７と８が更に拡がり互いに連結してバ
ンチスルーが発生するときの電圧或いは空乏層内の電界
強度の強い部分に電子なだれ降服が発生する電圧のいず
れか低い方の電圧値で決められる。 エビ層３の厚さ
ｔｖｃ、を大きくしコレクタ層４を厚くすればバンチス
ルーの発生を軽減できる。 また電子なだれについては
Ｂ−Ｃ接合面の曲率をできるだけ緩やかにして空乏層内
の特定部分に電気力線が集中しないようにすれば良く、
このためにはベース層５の拡散をより深くすればよい。
また電子なだれ降服電圧はＮ−コレクタ層の不純物濃
度を下げ破壊電界強度を大きくしてもよい。 以上のこ
とから高いＢＶｓ。を得る為にはｔＶＧを大きくし、ベ
ース拡散を深くし、Ｎ−コレクタ層の不純物濃度を下げ
ることが有効である。
度を下げ破壊電界強度を大きくしてもよい。 以上のこ
とから高いＢＶｓ。を得る為にはｔＶＧを大きくし、ベ
ース拡散を深くし、Ｎ−コレクタ層の不純物濃度を下げ
ることが有効である。
しかしながらｔｖｃを大きくすると分離領域２の横方向
の拡散幅も比例して増加し素子領域面積が減少し集積度
も悪くなる。 ベース拡散を深くすればＢ−Ｃ接合容量
が増加し、またコレクタ層の不純物濃度を下げればコレ
クタ抵抗が増加し、いずれも動作速度を低下させ、周波
数特性が悪くなり、消費電力も増加する。
の拡散幅も比例して増加し素子領域面積が減少し集積度
も悪くなる。 ベース拡散を深くすればＢ−Ｃ接合容量
が増加し、またコレクタ層の不純物濃度を下げればコレ
クタ抵抗が増加し、いずれも動作速度を低下させ、周波
数特性が悪くなり、消費電力も増加する。
第５図は上記問題点を改善する為につくられたトランジ
スタの断面図である。 なお以下の図面において同一符
号は同一部分又は相当部分をあられす。 ＾耐圧トラン
ジスタＴＲ４のｔｖＧを低耐圧トランジスタのｔＶＧよ
り大きくし、この厚いｔｖｃ部分に設ける分離領域２′
を双方向拡散によって形成し素子領域面積の減少を防止
している。
スタの断面図である。 なお以下の図面において同一符
号は同一部分又は相当部分をあられす。 ＾耐圧トラン
ジスタＴＲ４のｔｖＧを低耐圧トランジスタのｔＶＧよ
り大きくし、この厚いｔｖｃ部分に設ける分離領域２′
を双方向拡散によって形成し素子領域面積の減少を防止
している。
またＮ＋埋込層９を設けることによりコレクタ抵抗の改
善をおこなっている。 これらの変更は第４因のトラン
ジスタの問題点の改善に相応の効果はあるが、ウェハプ
ロセスが非常に複雑になる。
善をおこなっている。 これらの変更は第４因のトラン
ジスタの問題点の改善に相応の効果はあるが、ウェハプ
ロセスが非常に複雑になる。
即ら ｔＶＧの深さをＴＲ３，ＴＲ４で別々に形成しな
くてはならないし、Ｎ＋埋込層９も形成しなくてはなら
ない。 これに対し得られる効果は十分ではない。 Ｐ
Ｎ接合分離方式であるからエビ層３の厚さ方向にＰ＋＋
分離領域を拡散形成することは従来と同様で、高温で長
時間の熱処理が必要である。 したがってこれに伴う横
方向の拡散により素子領域が食われ、集積度向上の隘路
となっている。 また電気的にはＰＮ接合分離のため完
全に寄生効果から開放されていない。 ＢＶａｃはこの
場合Ｂ−Ｃ接合面の曲率により決定されるが、Ｂ−Ｃ接
合面が平面であると仮定したときの理想耐圧ＢＶｐｐ（
添字ｐｐはＰａｒａｌｌｅｌ Ｐｌａｎｅの頭文字）よ
りはるかに小さい。
くてはならないし、Ｎ＋埋込層９も形成しなくてはなら
ない。 これに対し得られる効果は十分ではない。 Ｐ
Ｎ接合分離方式であるからエビ層３の厚さ方向にＰ＋＋
分離領域を拡散形成することは従来と同様で、高温で長
時間の熱処理が必要である。 したがってこれに伴う横
方向の拡散により素子領域が食われ、集積度向上の隘路
となっている。 また電気的にはＰＮ接合分離のため完
全に寄生効果から開放されていない。 ＢＶａｃはこの
場合Ｂ−Ｃ接合面の曲率により決定されるが、Ｂ−Ｃ接
合面が平面であると仮定したときの理想耐圧ＢＶｐｐ（
添字ｐｐはＰａｒａｌｌｅｌ Ｐｌａｎｅの頭文字）よ
りはるかに小さい。
［発明の目的］
本発明の目的は、素子耐圧、素子の動作速度及び素子の
集積度を上げ、且つウェハプロセスも簡単な構造の半導
体装置を提供することである。
集積度を上げ、且つウェハプロセスも簡単な構造の半導
体装置を提供することである。
［発明の概要］
本発明は、主表面部が絶縁物である基板の主表面の絶縁
物面に半導体基板を貼り合わせ或いは半導体層を成長さ
せた積層基板と、この積層基板の主表面からこれを横切
る方向で前記絶縁物面に達する誘電体分離領域と、この
誘電体分離領域及び前記絶縁物面によって囲まれた半導
体基板若しくは半導体層の素子領域とを有する半導体装
置において、この素子領域に少なくとも１つのＰＮ接合
を有する半導体素子を形成し且つこの半導体素子のすべ
てのＰＮ接合の接合面が積層基板の主表面からこれを横
切る方向で前記絶縁物面に達している接合面である半導
体素子を具備することを特徴とする半導体装置である。
物面に半導体基板を貼り合わせ或いは半導体層を成長さ
せた積層基板と、この積層基板の主表面からこれを横切
る方向で前記絶縁物面に達する誘電体分離領域と、この
誘電体分離領域及び前記絶縁物面によって囲まれた半導
体基板若しくは半導体層の素子領域とを有する半導体装
置において、この素子領域に少なくとも１つのＰＮ接合
を有する半導体素子を形成し且つこの半導体素子のすべ
てのＰＮ接合の接合面が積層基板の主表面からこれを横
切る方向で前記絶縁物面に達している接合面である半導
体素子を具備することを特徴とする半導体装置である。
この発明の素子領域は側壁を誘電体分離領域により底面
は絶縁物面により囲まれているので分離のための容量も
、寄生素子の形成もほとんどない。
は絶縁物面により囲まれているので分離のための容量も
、寄生素子の形成もほとんどない。
以下機能素子として望ましいバイポーラトランジスタを
例として説明する。 ウェハプロセスにおいては、素子
領域の平面形状を長方形とし、その周囲に掘られる分離
溝を不純物拡散溝として利用し、横方向拡散によってエ
ミッタ、ベース、コレクタの各層が形成され、各ＰＮ接
合はすべてほぼ平坦で等面積となる。 素子形成後、分
離溝は酸化物、ポリシリコン等で埋め立てられて分離領
域を形成する。 このトランジスタの、エミッタ。
例として説明する。 ウェハプロセスにおいては、素子
領域の平面形状を長方形とし、その周囲に掘られる分離
溝を不純物拡散溝として利用し、横方向拡散によってエ
ミッタ、ベース、コレクタの各層が形成され、各ＰＮ接
合はすべてほぼ平坦で等面積となる。 素子形成後、分
離溝は酸化物、ポリシリコン等で埋め立てられて分離領
域を形成する。 このトランジスタの、エミッタ。
ベース、コレクタ各層は全域にわたってほぼ一様にトラ
ンジスタ動作に関与するのでＢＶｓｃの向上、Ｂ−Ｃ接
合容量の低減、エミッタからベースへの注入効率の向上
等諸特性が改善される。 また電流容量等は積層される
半導体基板等の厚さを太きくすれば増加でき、誘電体分
離方式の採用と相俟って高い集積度のＩＣが得られる。
ンジスタ動作に関与するのでＢＶｓｃの向上、Ｂ−Ｃ接
合容量の低減、エミッタからベースへの注入効率の向上
等諸特性が改善される。 また電流容量等は積層される
半導体基板等の厚さを太きくすれば増加でき、誘電体分
離方式の採用と相俟って高い集積度のＩＣが得られる。
本発明の主表面部が絶縁物である基板としては、サファ
イア等の絶縁物基板も使用し得るが、厚い素子領域を必
要とする場合には、シリコン半導体基板の主表面部を酸
化したものが望ましい。 また誘電体分離領域とは素子
領域をその他の素子領域等と誘電体により電気的に分離
する領域で、必ずしも分離領域の全域が誘電体により構
成される必要はない。
イア等の絶縁物基板も使用し得るが、厚い素子領域を必
要とする場合には、シリコン半導体基板の主表面部を酸
化したものが望ましい。 また誘電体分離領域とは素子
領域をその他の素子領域等と誘電体により電気的に分離
する領域で、必ずしも分離領域の全域が誘電体により構
成される必要はない。
［発明の実施例］
本発明について実施例に基づき更に詳細に説明する。
第１図は本発明の半導体装置の実施例を示す断面図、第
２図はその製造工程における平面図である。 この半導
体装置は、バイポーラ集積回路で、図面にはその基本的
な機能素子である低耐圧トランジスタＴＲ１１、高耐圧
トランジスタＴＲ１２を示しである。 ２つのＮ−型
半導体基板１１ａ及び１１ｂを酸化物層１１Ｃを介して
密着接合して積層基板１１とし、基板１１ａにＩＣを形
成し、基板１１ｂは１１ａと絶縁され、これを支持する
基板として使用する。 １２は誘電体分離領域で、絶縁
物膜１２ａ及び多結晶シリコン。
第１図は本発明の半導体装置の実施例を示す断面図、第
２図はその製造工程における平面図である。 この半導
体装置は、バイポーラ集積回路で、図面にはその基本的
な機能素子である低耐圧トランジスタＴＲ１１、高耐圧
トランジスタＴＲ１２を示しである。 ２つのＮ−型
半導体基板１１ａ及び１１ｂを酸化物層１１Ｃを介して
密着接合して積層基板１１とし、基板１１ａにＩＣを形
成し、基板１１ｂは１１ａと絶縁され、これを支持する
基板として使用する。 １２は誘電体分離領域で、絶縁
物膜１２ａ及び多結晶シリコン。
酸化シリコン、窒化シリコン等の充填物１１１２ｂによ
り構成されるが、本実施例では絶縁物膜１２ａは基板を
酸化して得られる５ｉｆ２膜を、充填物１ｉ１１２ｂは
熱膨張係数が基板と近似する多結晶シリコンを使用した
。 分離領域１２は基板表面からこれを横切って酸化物
層１１Ｃに達している。 第２図は、基板１１ａ上に分
離溝１２′を形成し、これを拡散溝として横方向に不純
物を拡散しコレクタ、ベース、エミッタの各層を形成し
た後の平面図を示す。 分離領域１２は分離溝１２′内
に形成される。 第１図及び第２図に示すように分離領
域１２及び酸化物層１１ｃに囲まれたＮ−基板１１ａの
部分が素子領域となり、平面形状長方形の２つの素子領
域１３Ａ及び１３Ｂから形成される。 それぞれの素子
領１１１３Ａ及び１４Ａ内に形成されるトランジスタＴ
Ｒ１１とＴＲ１２のＮ ＋ Ｄレクタコンタクト１４ａ
、Ｎ−コレクタ層４、Ｐベース層５及びＮ＋エミッタ
層６の周辺端部の一部分は基板面に露出し、他の一部分
は絶縁層１１ｃに達し、各ＰＮ接合面はほぼ平坦で、等
面積となっている。
り構成されるが、本実施例では絶縁物膜１２ａは基板を
酸化して得られる５ｉｆ２膜を、充填物１ｉ１１２ｂは
熱膨張係数が基板と近似する多結晶シリコンを使用した
。 分離領域１２は基板表面からこれを横切って酸化物
層１１Ｃに達している。 第２図は、基板１１ａ上に分
離溝１２′を形成し、これを拡散溝として横方向に不純
物を拡散しコレクタ、ベース、エミッタの各層を形成し
た後の平面図を示す。 分離領域１２は分離溝１２′内
に形成される。 第１図及び第２図に示すように分離領
域１２及び酸化物層１１ｃに囲まれたＮ−基板１１ａの
部分が素子領域となり、平面形状長方形の２つの素子領
域１３Ａ及び１３Ｂから形成される。 それぞれの素子
領１１１３Ａ及び１４Ａ内に形成されるトランジスタＴ
Ｒ１１とＴＲ１２のＮ ＋ Ｄレクタコンタクト１４ａ
、Ｎ−コレクタ層４、Ｐベース層５及びＮ＋エミッタ
層６の周辺端部の一部分は基板面に露出し、他の一部分
は絶縁層１１ｃに達し、各ＰＮ接合面はほぼ平坦で、等
面積となっている。
このトランジスタのベース・コレクタ間の耐圧ＢＶａｃ
は主として電子なだれ降服によって決められる。 通常
の動作状態ではＢ−Ｃ接合は逆バイアスされ空乏層はコ
レクタＮ一層４内を横方向に伸びるが、高耐圧を必要と
する場合にはＴＲ１２の如くこの横方向の長さを大きく
すればよい。
は主として電子なだれ降服によって決められる。 通常
の動作状態ではＢ−Ｃ接合は逆バイアスされ空乏層はコ
レクタＮ一層４内を横方向に伸びるが、高耐圧を必要と
する場合にはＴＲ１２の如くこの横方向の長さを大きく
すればよい。
Ｂ−Ｃ接合の空乏層内の電界は平行平板電極間の電界の
如くほぼ均一であり、ＢＶｓｃを理想的のＢＶｐｐの値
に近づけることができる。 エミツタ層、ベース層及び
コレクタ層の互いに対向する面積は等しく又各層はほぼ
均一な層厚となるのでベース層全域にわたって一様なト
ランジスタ作用が行われ電極取り出しの為だけの領域は
ない。 これによりエミッタからベースへのキャリア注
入効率の向上、ベース・コレクタ接合容ωＣａｃの低減
等特性改善ができる。
如くほぼ均一であり、ＢＶｓｃを理想的のＢＶｐｐの値
に近づけることができる。 エミツタ層、ベース層及び
コレクタ層の互いに対向する面積は等しく又各層はほぼ
均一な層厚となるのでベース層全域にわたって一様なト
ランジスタ作用が行われ電極取り出しの為だけの領域は
ない。 これによりエミッタからベースへのキャリア注
入効率の向上、ベース・コレクタ接合容ωＣａｃの低減
等特性改善ができる。
第３図（ａ ）ないしくｄ ）は第１図の半導体装置の
主な製造工程を示す断面図である。 まず２枚の半導体
基板１１ａ及び１１ｂを準備し、それぞれの研磨面に酸
化１１１１ｃを形成した後、酸化膜面を互いに重ね、酸
素気中で約１０００℃以上の熱処理を行い密着接合して
積層基板１１を形成する。
主な製造工程を示す断面図である。 まず２枚の半導体
基板１１ａ及び１１ｂを準備し、それぞれの研磨面に酸
化１１１１ｃを形成した後、酸化膜面を互いに重ね、酸
素気中で約１０００℃以上の熱処理を行い密着接合して
積層基板１１を形成する。
この場合サファイア等の絶縁物基板上にシリコンのエピ
タキシャル生長層を積層した基板を使用してもよい。
次に積層基板１１の片側の基板（例えば１１ａ）をラッ
ピングして電流容量等により決められる所望の厚さｔｗ
とする。 ｔｗには特に制限はない。 次に基板１１ａ
の主表面に薄い酸化膜を形成しＡ１等を蒸着する。 １
６は酸化膜とＡ１等からなるブロック用の膜である。
次に、゛ 基板１１ａに平面形状が長方形の素子領域１
３Ａ。
タキシャル生長層を積層した基板を使用してもよい。
次に積層基板１１の片側の基板（例えば１１ａ）をラッ
ピングして電流容量等により決められる所望の厚さｔｗ
とする。 ｔｗには特に制限はない。 次に基板１１ａ
の主表面に薄い酸化膜を形成しＡ１等を蒸着する。 １
６は酸化膜とＡ１等からなるブロック用の膜である。
次に、゛ 基板１１ａに平面形状が長方形の素子領域１
３Ａ。
１３Ｂ（第２図参照）を想定し、この領域周辺に沿って
これを取り囲む分離溝１２′を掘る。 この為ホトリソ
グラフィー技術により分離領域に対応する部分のＡ１膜
等を剥がし開口する。 次にＡＩ膜等をブロック材とし
て異方性の例えば反応性イオンエツチング（ＲＩＥ）に
より分離溝１２′を形成する（以上第３図（ａ ）参照
）。
これを取り囲む分離溝１２′を掘る。 この為ホトリソ
グラフィー技術により分離領域に対応する部分のＡ１膜
等を剥がし開口する。 次にＡＩ膜等をブロック材とし
て異方性の例えば反応性イオンエツチング（ＲＩＥ）に
より分離溝１２′を形成する（以上第３図（ａ ）参照
）。
分離溝１２′は所定の幅で酸化膜１１ｃに達する深さと
する。 第２図に示すように分離溝１２′のうち対向す
る辺の満１２’ ａ （Ｆｌ−Ｆ２間の溝）、１２’
ｂ （Ｇ１−Ｇ２間の溝）及び１２’ Ｃ（Ｈｌ−
Ｈ２間の溝）を不純物拡散溝として使用する。 第３図
（ｂ ）に示すようにネガレジスト１４を塗布し拡散溝
１２′ｂのみを開口しイオン注入法によりボロン（３ｏ
ｒｏｎ）を打ち込み、拡散溝１２′ｂの側壁に高濃度（
ＩＸｌｏ”Ｃ「２）のＰ型不純物領域１５を形成する。
する。 第２図に示すように分離溝１２′のうち対向す
る辺の満１２’ ａ （Ｆｌ−Ｆ２間の溝）、１２’
ｂ （Ｇ１−Ｇ２間の溝）及び１２’ Ｃ（Ｈｌ−
Ｈ２間の溝）を不純物拡散溝として使用する。 第３図
（ｂ ）に示すようにネガレジスト１４を塗布し拡散溝
１２′ｂのみを開口しイオン注入法によりボロン（３ｏ
ｒｏｎ）を打ち込み、拡散溝１２′ｂの側壁に高濃度（
ＩＸｌｏ”Ｃ「２）のＰ型不純物領域１５を形成する。
レジストを取り除きベース拡散をする。 ボロンは素
子領域１３Ａ及び１４Ａ内を横方向にほぼ均一に拡散す
る。 同様にして拡散溝１２’ ａ、１２’ ｂ及び１
２′Ｃを拡散溝とし、これに燐（Ｐ）をイオン注入法に
より打ち込み、エミッタ拡散及びコレクタコンタクト拡
散を行い第３図（Ｃ）に示すようにＮ＋コレクタコクタ
クト層４ａ 、Ｐベース層５及びＮ＋エミッタ層６を形
成する。 その後表面のブロック用膜１６を剥がし新た
に酸化を行い酸化膜１２ａを形成する。 次に第３図（
ｄ ）に示すように減圧（Ｌｐ ）−ＣＶＤ法によりポ
リシリコンを全面にデポジットし分離溝を埋め立て充填
ｆｆ１２ｂを形成する。 デポジットするポリシリコン
の厚さは分離溝１２′の幅の２分の１程度でよい。 次
にＲＩＥ等により基板面を平坦化して後ポリシリコンの
露出した面を酸化膜によりおおう。 公知の方法により
電極を形成して第１図に示す半導体装置が得られる。
子領域１３Ａ及び１４Ａ内を横方向にほぼ均一に拡散す
る。 同様にして拡散溝１２’ ａ、１２’ ｂ及び１
２′Ｃを拡散溝とし、これに燐（Ｐ）をイオン注入法に
より打ち込み、エミッタ拡散及びコレクタコンタクト拡
散を行い第３図（Ｃ）に示すようにＮ＋コレクタコクタ
クト層４ａ 、Ｐベース層５及びＮ＋エミッタ層６を形
成する。 その後表面のブロック用膜１６を剥がし新た
に酸化を行い酸化膜１２ａを形成する。 次に第３図（
ｄ ）に示すように減圧（Ｌｐ ）−ＣＶＤ法によりポ
リシリコンを全面にデポジットし分離溝を埋め立て充填
ｆｆ１２ｂを形成する。 デポジットするポリシリコン
の厚さは分離溝１２′の幅の２分の１程度でよい。 次
にＲＩＥ等により基板面を平坦化して後ポリシリコンの
露出した面を酸化膜によりおおう。 公知の方法により
電極を形成して第１図に示す半導体装置が得られる。
［発明の効果］
本発明の半導体装置は特性面では次の効果がある。
（１）完全な誘電体分離方式であるから電気的にほぼ完
全な素子間分離ができる。
全な素子間分離ができる。
（２）従来の高耐圧ＩＣではｔＶＧを大きくして深さ方
向に空乏層を伸ばし耐圧を上げてきたので分離領域幅の
増大等の欠点があった。 本発明では空乏層を横方向に
伸ばすので、横方向の長さを変えて、分離領域の幅はそ
のままで耐圧向上ができ、素子領域の厚さは耐圧に直接
関係がない。 又従来はベース曲率に支配されＢ Ｖ
ｐｐよりはるかに小さいＢＶａｃ値しか得られないがこ
の発明ではＢＶｐｐに近い値とすることができる。
向に空乏層を伸ばし耐圧を上げてきたので分離領域幅の
増大等の欠点があった。 本発明では空乏層を横方向に
伸ばすので、横方向の長さを変えて、分離領域の幅はそ
のままで耐圧向上ができ、素子領域の厚さは耐圧に直接
関係がない。 又従来はベース曲率に支配されＢ Ｖ
ｐｐよりはるかに小さいＢＶａｃ値しか得られないがこ
の発明ではＢＶｐｐに近い値とすることができる。
（３）従来は電極取り出しの為拡散層面積がエミッタく
ベース〈コレクタくサブストレートとなり空乏層容量Ｃ
ＢＣＩＣ（！Ｓの低減が困難であったが、本発明ではエ
ミッタ、ベース、コレクタはすべての等面積であり周囲
はすべて絶縁膜で囲まれている為０日ｃ、Ｃａｔを低減
できる。 更に奇生素子効果は全くなく、動作速度を速
く、周波数特性は向上する。 併せてエミッタからベー
スのキャリア注入効率の向上、回路設計の自由度が大き
くなる。
ベース〈コレクタくサブストレートとなり空乏層容量Ｃ
ＢＣＩＣ（！Ｓの低減が困難であったが、本発明ではエ
ミッタ、ベース、コレクタはすべての等面積であり周囲
はすべて絶縁膜で囲まれている為０日ｃ、Ｃａｔを低減
できる。 更に奇生素子効果は全くなく、動作速度を速
く、周波数特性は向上する。 併せてエミッタからベー
スのキャリア注入効率の向上、回路設計の自由度が大き
くなる。
生産性の面からは次の効果がある。
（１）分離領域が小さくなり集積度が上がる。
（２）ベース、エミッタの拡散をセルフアライメントで
形成できる。
形成できる。
（３）コレクタコンタクト領域もエミッタと同時形成で
きコレクタ抵抗も低減できる。
きコレクタ抵抗も低減できる。
（４）綜合してウェハプロセスが簡単になる。
第１図は本発明の半導体装置の断面図、第２図はその製
造工程における平面図、第３図（ａ ）ないしくｄ ）
は本発明の半導体装置の製造方法を説明する為の断面図
、第４図は従来の半導体装置の断面図、第５図は従来の
伯の半導体装置の断面図である。 １・・・Ｐ型半導体基板（サブストレート）、 ２・・
・Ｐ＋＋分離領域、 ３・・・エピタキシャル層（エビ
層）、 ４・・・Ｎ一層（コレクタ層）、 ４ａ・・・
Ｎ＋層（コレクタコンタクト層）、 ５・・・Ｐ層（ベ
ース層）、 ６・・・Ｎ＋層（エミツタ層）、９・・・
Ｎ＋埋込層、 １１・・・積層基板、 １１ａ。 １１ｂ・・・Ｎ−型半導体基板、 １１０・・・絶縁物
層（酸化物層）、 １２・・・誘電体分離領域、１２ａ
・・・絶縁物ＩＩ（酸化膜）、 １２ｂ・・・充填物Ｉ
Ｉ（多結晶シリコン層）、 １２′・・・分離溝、１２
’８゜１２’ｂ、１２’ｃ・・・不純物拡散溝、 １３
Ａ。 １３Ｂ・・・素子領域、 ＴＲ１１・・・機能素子（バ
イポーラ低耐圧トランジスタ）、 ＴＲ１２・・・機能
素子（バイポーラ高耐圧トランジスタ）。 特許出願人 株式会社 東 芝 第１図 第２図 １３へ １ドＩＩ Ｉ
ｔ＜１ｌＪｌｆｌ第３図
造工程における平面図、第３図（ａ ）ないしくｄ ）
は本発明の半導体装置の製造方法を説明する為の断面図
、第４図は従来の半導体装置の断面図、第５図は従来の
伯の半導体装置の断面図である。 １・・・Ｐ型半導体基板（サブストレート）、 ２・・
・Ｐ＋＋分離領域、 ３・・・エピタキシャル層（エビ
層）、 ４・・・Ｎ一層（コレクタ層）、 ４ａ・・・
Ｎ＋層（コレクタコンタクト層）、 ５・・・Ｐ層（ベ
ース層）、 ６・・・Ｎ＋層（エミツタ層）、９・・・
Ｎ＋埋込層、 １１・・・積層基板、 １１ａ。 １１ｂ・・・Ｎ−型半導体基板、 １１０・・・絶縁物
層（酸化物層）、 １２・・・誘電体分離領域、１２ａ
・・・絶縁物ＩＩ（酸化膜）、 １２ｂ・・・充填物Ｉ
Ｉ（多結晶シリコン層）、 １２′・・・分離溝、１２
’８゜１２’ｂ、１２’ｃ・・・不純物拡散溝、 １３
Ａ。 １３Ｂ・・・素子領域、 ＴＲ１１・・・機能素子（バ
イポーラ低耐圧トランジスタ）、 ＴＲ１２・・・機能
素子（バイポーラ高耐圧トランジスタ）。 特許出願人 株式会社 東 芝 第１図 第２図 １３へ １ドＩＩ Ｉ
ｔ＜１ｌＪｌｆｌ第３図
Claims (1)
- 【特許請求の範囲】 １ 主表面部が絶縁物である基板の該絶縁物面に半導体
基板若しくは半導体層を密着接合してなる積層基板と、
この積層基板の前記半導体側の主表面からこれを横切る
方向に前記絶縁物面に達する誘電体分離領域と、この誘
電体分離領域及び前記絶縁物面により囲まれる素子領域
とを有する半導体装置において、前記素子領域に形成さ
れる少なくとも１つの ＰＮ接合を有し且つすべての前記ＰＮ接合の接合面が前
記積層基板の主表面からこれを横切る方向に前記絶縁物
面に達する接合面である半導体素子を具備することを特
徴とする半導体装置。 ２ 主表面部が絶縁物である基板が主表面部に酸化膜を
形成したシリコン半導体基板である特許請求の範囲第１
項記載の半導体装置。 ３ 素子領域に形成される半導体素子がバイポーラトラ
ンジスタである特許請求の範囲第１項又は第２項記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065031A JPS61225866A (ja) | 1985-03-30 | 1985-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065031A JPS61225866A (ja) | 1985-03-30 | 1985-03-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61225866A true JPS61225866A (ja) | 1986-10-07 |
Family
ID=13275198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60065031A Pending JPS61225866A (ja) | 1985-03-30 | 1985-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61225866A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140571A (ja) * | 1986-12-01 | 1988-06-13 | Mitsubishi Electric Corp | バイポ−ラトランジスタおよびその製造方法 |
| JPS63310170A (ja) * | 1987-06-12 | 1988-12-19 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-03-30 JP JP60065031A patent/JPS61225866A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140571A (ja) * | 1986-12-01 | 1988-06-13 | Mitsubishi Electric Corp | バイポ−ラトランジスタおよびその製造方法 |
| JPS63310170A (ja) * | 1987-06-12 | 1988-12-19 | Fujitsu Ltd | 半導体装置の製造方法 |
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