JP3571734B2 - 集積回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、半導体基板及びその製造方法に関するものである。
【０００２】
【従来の技術】
電気絶縁膜上に半導体シリコンはＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｎｌａｔｏｒ） と呼ばれ、高速化・高集積化が可能な半導体装置として、近年注目を集めている。
図２は、このＳＯＩウエハ基板の構造断面図を示している。２１は厚さ５００〜１０００μｍの単結晶シリコン基板、２２は厚み数百Å〜数μｍ程度の電気絶縁物であるシリコン酸化膜（ＢＯＸ ：Ｂａｒｉｅｄ Ｏｘｉｄｅ） 、２３は厚み数百Å〜数μｍ程度の電気絶縁物であるシリコン酸化膜、２３は厚み数百Å〜数μｍ程度の単結晶シリコンである。
【０００３】
ＳＯＩウエハ上に形成した半導体集積回路は、電気絶縁膜２２上の単結晶シリコン層（ＳＯＩ層）２３が非常に薄いために、特に集積回路が相補型ＭＩＳトランジスタ（相補型メタル・絶縁物トランジスタ）である場合、ソース・基板間、ドレイン・基板間、ゲート基板間の電気容量が低減され、集積回路の高速化が可能になる利点と、従来の単結晶シリコンウエハ上に集積回路を形成した場合に比べ、電気絶縁物２２が存在することにより、トランジスタとトランジスタ間の素子分離領域を非常に狭く作ることができ、高集積化が可能になる利点とを有している。
【０００４】
【発明が解決しようとする課題】
前記したような優れた特徴を有するＳＯＩウエハであるが、集積回路が形成される薄い単結晶シリコンのすぐ下に絶縁膜２２が存在するため、集積回路が動作している時に流れる電流によって発生する熱が、絶縁膜２２の下にある厚い半導電性の単結晶シリコン基板に逃げてくれず、熱が薄い単結晶シリコン層２３に溜まってしまい、その薄い単結晶シリコン層の温度を時間の経過と共に上げてしまう。
【０００５】
集積回路が相補型ＭＩＳトランジスタにより形成されている場合、高集積化のためにトランジスタサイズを小さくすると、トランジスタ内に流れる電流は増大し、温度上昇の度合いも又大きくなる。薄い単結晶シリコン層で温度上昇が生じると、ＭＩＳトランジスタのゲート絶縁膜中にキャリヤの捕獲準位が多数発生し易くなり、トランジスタ特性の変動を生じ、さらに集積回路の信頼性が損なわれることになる。
【０００６】
本発明は、上記したＳＯＩウエハに生じる温度上昇の欠点を抑え、信頼性の高い集積回路が形成可能な半導体基板を提供することを目的としている。
【０００７】
【課題を解決するための手段】
本願発明は、平面的に局所的な領域に、且つ表面から離れて埋め込まれたシリコン酸化膜が形成された半導体基板と、埋め込まれた前記シリコン酸化膜上の前記半導体基板表面領域に形成された動作の高速性が要求される第１の回路と、前記第１の回路と電気的に接続され、前記シリコン酸化膜が埋め込まれていない前記半導体基板表面領域に形成された第２の回路と、前記シリコン酸化膜の裏面側と前記半導体基板裏面との間の半導体基板部分が除去され、前記シリコン酸化膜の裏面の一部が露出されており、前記シリコン酸化膜上の前記半導体基板表面領域に形成された前記第１の回路で発生した熱は、前記シリコン酸化膜の端部まで伝わった後、前記シリコン酸化膜が形成されていない領域の半導体基板中に放散されることを特徴とする集積回路である。
【０００８】
【作用】
上述した構造を持つ本発明の半導体基板上に、集積回路を形成した場合、絶縁膜が形成されていない領域の単結晶シリコン上に形成された集積回路で発生した熱はもちろんのこと、集積回路の下に広がる熱導伝性の良い単結晶シリコンに放散される。又、絶縁膜上の単結晶シリコン層に形成された集積回路で発生した熱は、絶縁膜の端部まで伝わった後、絶縁膜が形成されていない領域の厚い単結晶シリコン中に放散される。
【０００９】
【実施例】
図１（ａ）、（ｂ）に本発明の実施例を示す。図１（ａ）は、本発明の半導体基板の平面図であり、図１（ｂ）は図１（ａ）の直線Ａ−Ａ’上の断面構造図を示している。１１は単結晶シリコン基板、１２は単結晶シリコン基板に埋め込まれたシリコン酸化膜等の絶縁膜、１３は絶縁膜１２の上にある単結晶シリコン層、即ち、ＳＯＩ層を示している。１４は単結晶シリコンのある方位を示すために切断した切断線を示す。絶縁膜１２は、例えば数百Å〜数μｍの厚みを持ち、同様に薄い単結晶シリコン層１３は数百Å〜数μｍの厚みを持っている。
【００１０】
図３に、図１に示す本発明の半導体基板を利用して形成した半導体装置の一例を示す。３１は単結晶シリコン基板、３２は単結晶シリコン基板３１内に埋め込まれた厚み数百Å〜数μｍの絶縁物であるシリコン酸化膜、３３はシリコン酸化膜３２上の厚み数百Å〜数μｍの薄い単結晶シリコン層、即ち、ＳＯＩ層である。
【００１１】
３４は単結晶シリコン基板３１の左側かつ絶縁物が埋めこまれていない領域に形成された回路１、３６は同じく単結晶シリコン基板の右側、かつ絶縁膜が埋めこまれていない領域に形成された回路３、３５は絶縁膜３２の上にある薄い単結晶シリコン層に形成された回路２をそれぞれ示している。３４、３５、３６の各回路は、それぞれ電気的に接続され、ある働きを持つ一つの集積回路を形成している。
【００１２】
３４の回路１と３６の回路３の下には絶縁膜はなく、それらの回路が動作することによって発生する熱は、３４の回路１と３６の回路３の下にある厚み数百μｍ以上の厚い半導伝性の単結晶シリコン基板３１に逃げる。このため、温度が高くなることによってＭＩＳトランジスタのゲート絶縁膜にキャリヤの捕獲準位が発生することもなく、３４の回路１と３６の回路を構成するトランジスタ群の信頼性は高く、安定な回路となる。
【００１３】
一方、絶縁膜３２の上部にある薄い単結晶シリコン層、即ち、ＳＯＩ層３３に形成された３５の回路２は、特に高速性が要求される回路である。ＳＯＩ層３３に形成されたＭＩＳトランジスタからなる集積回路がなぜ高速性を有するかについては、図４において説明する。
【００１４】
回路２が動作することによって、ＳＯＩ層３３に発生した熱は、絶縁膜３２の両端部の上部３７と３８１に進み、そこから厚い単結晶シリコン基板３１全体に放散され、ＳＯＩ層３３に止まることはない。このため、ＳＯＩ層３３の温度は、回路２の動作中も上昇することはなく、回路２を構成するＭＩＳトランジスタ群のゲート絶縁膜にキャリヤの捕獲準位が発生することもない。その結果、それらのトランジスタ群の信頼性は高く、回路２は経時的にも変動のない安定な動作をする。
【００１５】
図４は、Ｎ型ＭＩＳトランジスタの断面構造図を示している。図４を用いて、ＳＯＩ層に形成されたＭＩＳトランジスタからなる集積回路が高速性を有する理由を簡単に説明する。４１は単結晶シリコン基板、４２はシリコン酸化膜等の絶縁膜、４３は薄い濃度、例えば約１×１０１６ｃｍ−３のＰ型不純物からなるＰウェル、４４はゲート絶縁膜、４５は高い濃度、例えば約１×１０２０ｃｍ−３のＮ型不純物が含まれた多結晶シリコンからなるゲート、４６と４７はそれぞれ高い濃度、例えば約１×１０２０ｃｍ−３のＮ型不純物からなるソースとドレインである。Ｎ型ＭＩＳトランジスタは、Ｐウェル４３、ゲート絶縁膜４４、ゲート４５、ソース４６、ドレイン４７から構成される。４８は素子分離のための厚いシリコン酸化膜からなるフィールド酸化膜を示している。
【００１６】
Ｐウェル４３の単結晶シリコン厚みが例えば、０．６μｍ程度の厚みとする。Ｎ型ＭＩＳトランジスタを動作させる時、例えばソースの電位を０Ｖ、ゲートとドレインを５Ｖに設定する。この時、ゲート、ソース及びドレインの下には空乏層が拡がる。破線４９、４１０、４１１はその空乏層の境界を示す。空乏層は動けるキャリヤのない高抵抗の領域である。空乏層は破線４９の右側、４１０の左側、４１１の上側に拡がっている。
【００１７】
例えば、ソース及びドレインの深さを０．３μｍとすると、ドレインの下には約０．９μｍ、ソースの下には約０．３μｍの空乏層が広がるため、ドレインの下では勿論のこと、ソースの下でも空乏層は絶縁膜４２に接触する。このため、ソ−ス・基板（Ｐウェル４３）間及びドレイン・基板（Ｐウェル４３）間の容量は、絶縁膜４２も含む形になり、非常に小さい値になる。その結果、これら寄生容量が小さくなり、ＳＯＩ層に形成されたＭＩＳトランジスタから成る集積回路は高速性を有するようになる。
【００１８】
図５に、本発明の他の実施例を示す。図５に示す本発明の実施例は図３に示す本発明の実施例と共通するところが多い。そのため、図５において、図３と共通の箇所３１〜３８の名称の説明は省略する。
図５において、単結晶シリコン基板３１の一部の領域に埋め込まれた絶縁膜であるシリコン酸化膜３２の下の一部の単結晶シリコンが除去されている。５１及び５２はシリコン窒化膜であり、シリコン酸化膜３２の下の単結晶シリコンを除去する時のマスクとなっている。単結晶シリコンを除去する時、例えば８０℃〜１００℃に熱した水酸化カリウム溶液（ＫＯＨ溶液）中に、単結晶シリコン基板を浸せば良い。シリコン酸化膜３２は、ＫＯＨ溶液でシリコン酸化膜３２の下にある単結晶シリコンをエッチング除去する時のエッチングストッパーの役割を果たし、シリコン酸化膜３２の上にある薄い単結晶シリコン膜３３がエッチングされるのを防ぐ役割も果たす。シリコン酸化膜３２の下にある単結晶シリコンを除去した後、シリコン窒化膜５１及び５２は除去してもしなくても良い。
【００１９】
図１に示す本発明の半導体基板を作成するための製造方法について、図６以降の図面によって説明する。
図６（ａ）〜（ｄ）は本発明の半導体基板を形成するための製造方法を示す工程断面図である。
【００２０】
図６（ａ）において、６１は単結晶シリコン、６２は単結晶シリコン６１の上に全面に塗布した厚みが数μｍのフォトレジストを示す。図６（ｂ）において、フォトリソ工程によって、酸素を単結晶シリコン６１の中にイオン注入すべき箇所のフォトレジストを除去する。６３はフォトリソ工程によって残ったフォトレジストを示す。図６（ｃ）において、６４は単結晶シリコン中にイオン注入される酸素イオンを示す。酸素イオンをイオン注入する時の加速エネルギーは、ＳＯＩ層下に形成されるシリコン酸化膜をＳＯＩ層表面からどの位の深さに形成するかによって決まる。イオン注入時の酸素イオンの量は、約１×１０１８ｃｍ−２程度である。図６（ｄ）において、フォトレジスト膜６３を除去する。この後、９００℃以上の熱工程を加えると、単結晶シリコンとイオン注入された酸素原子が反応し、良好なシリコン酸化膜６５が形成される。しかし、シリコン酸化膜６５の上には良好な薄い単結晶シリコン層６６即ちＳＯＩ層が形成されることになる。
【００２１】
図６において、酸素イオンを注入する時、注入すべき箇所の選択は 、単結晶シリコン６１の上に塗布したフォトレジスト膜６２を所望の箇所だけ除去しておこなった。しかし、本発明の半導体基板の製造方法において、イオン注入すべき位置の選択方法としては、単結晶シリコン６１の上に塗布したフォトレジスト膜６２を所望の箇所だけ除去して行う方法だけに限らない。
【００２２】
図７（ａ）〜（ｄ）は本発明の半導体基板を形成するための製造方法の他の実施例を示す工程断面図である。
図７（ａ）において、７１は単結晶シリコン、７２は単結晶シリコン７１を数千Å〜数μｍの厚みに熱酸化したことにより得られたシリコン酸化膜、７３はシリコン酸化膜７２の上に塗布したフォトレジスト膜を示す。
【００２３】
図７（ｂ）において、フォトリソ工程により、酸素を単結晶シリコン６１の中にイオン注入すべき箇所のフォトレジストとシリコン酸化膜を除去する。７４と７５は、フォトリソ工程によって残ったフォトレジストとシリコン酸化膜をそれぞれ示している。
【００２４】
図７（ｃ）において、７６は単結晶シリコン中にイオン注入される酸素イオンを示す。酸素イオンをイオン注入する時の加速エネルギーは、ＳＯＩ層下に形成されるシリコン酸化膜をＳＯＩ層表面からどの位の深さに形成するかによって決まる。イオン注入時の酸素イオンの量は、約１×１０１８ｃｍ−２程度である。
【００２５】
図７（ｄ）において、酸素イオンのイオン注入後、フォトレジスト膜７４とシリコン酸化膜７５は除去されることにより、表面全体が平坦な単結晶シリコン層となる。この後、９００℃以上の熱工程を加えると、単結晶シリコンとイオン注入された酸素原子が反応し、良好なシリコン酸化膜７７が形成される。しかも、シリコン酸化膜７７の上には良好な薄い単結晶シリコン層７８即ちＳＯＩ層が形成されることになる。
【００２６】
図７では、酸素イオンを注入する時の注入窓の形成には、シリコン酸化膜７２とフォトレジスト膜７３を使用したが、シリコン酸化膜７２の変わりに他の絶縁膜例えば堆積されたシリコン窒化膜等を使用し、その上にフォトレジスト膜７３を使用しても一向にさしつかえない。
【００２７】
又、図６と図７の実施例で、ＳＯＩ層の下の絶縁膜としてシリコン酸化膜を用いたが、他の絶縁膜例えばシリコン窒化膜を用いても良い。即ち、図６と図７の本発明の実施例では、酸素イオンをイオン注入したが、窒素イオンをイオン注入し、その後、アニールすることにより、シリコン表面からある所望の深さに、シリコン窒化膜を形成しても良い。
【００２８】
図８（ａ）〜（ｄ）、図９（ｅ）〜（ｇ）及び図１０（ｈ）〜（ｊ）の工程断面図を用いて、本発明の半導体基板を形成するための製造方法の他の実施例を説明する。
図８（ａ）において、８１は単結晶シリコン、８２は単結晶シリコン８１を数百Åの厚みに熱酸化したことにより得られたシリコン酸化膜、８３は堆積された厚みが１０００〜２０００Åのシリコン窒化膜、８４はシリコン窒化膜８３の上に塗布したフォトレジスト膜を示す。
【００２９】
図８（ｂ）において、フォトリソ工程により、フォトレジストの所望の位置に窓８５を開ける。
図８（ｃ）において、フォトレジスト膜の窓を開けた箇所のシリコン窒化膜８３を除去する。
【００３０】
図８（ｄ）において、シリコン窒化膜の上に残っているフォトレジスト膜を除去し、熱酸化することにより、厚み数千Å〜数μｍのシリコン酸化膜８６を形成する。
図９（ｅ）において、残っていたシリコン窒化膜を除去する。
【００３１】
図９（ｆ）において、シリコン酸化膜８２と８６の上全面にフォトレジスト膜８７を堆積する。
図９（ｇ）において、薄いシリコン酸化膜８２と堆積されたフォトレジスト膜８７の全てと厚いシリコン酸化膜８６の一部をドライエッチング等にとりエッチングする。その結果、その表面が単結晶シリコンの表面と同一面になるシリコン酸化膜８８が新たに単結晶シリコン基板内の所望の複数の位置に形成される。
【００３２】
ここで、図８（ａ）〜図９（ｇ）の工程において用いた単結晶シリコン基板をＡ基板とする。
図１０（ｈ）において、新たな単結晶シリコン基板８９（Ｂ基板とする）を用意する。
【００３３】
図１０（ｉ）において、１１００〜１２００℃の高温酸素雰囲気中でＡ基板とＢ基板をシリコン酸化膜８８を内側にして張り合わせる。Ａ基板とＢ基板の周囲にシリコン酸化膜８１０が形成される。
図１０（ｊ）において、シリコン酸化膜８８の上に残す単結晶シリコンを所望の厚みだけ残すように、Ａ基板側の単結晶シリコンを研磨及びポリシングする。
、その結果、シリコン酸化膜８８が単結晶シリコン中に埋め込まれた図１（ｂ）に示すような本発明の単結晶シリコン基板ができあがる。単結晶シリコン基板の周囲のシリコン酸化膜８１０は除去しても、しなくても良い。
【００３４】
図８（ａ）〜図１０（ｊ）の工程断面図に示す本発明の半導体基板の製造方法は２枚の単結晶シリコン基板を張り合わせるいわゆる張り合わせ法と呼ばれる方法を用いたものである。
図８（ａ）〜図１０（ｊ）に示す本発明の実施例は、一つの代表的な例であって、必ずしもこのとおりでなくとも良い。
【００３５】
即ち、図８（ａ）においてシリコン酸化膜８２は必ずしも必要ではない。
又図９（ｆ）においては、単結晶シリコン基板８１の全面にフォトレジスト８７を塗布しているが、この塗布するものは必ずしもフォトレジストに限らず、シリコン酸化膜、シリコン窒化膜、塗布して４００℃程度の温度で熱処理して形成したシリコン酸化膜（通称、ＳＯＧ：ＳＰＩＮ ＯＮ ＧＬＡＳＳ）、あるいはポリイミド等の絶縁膜であっても構わない。何らかの絶縁膜を塗布して、その絶縁膜表面を平坦にし、しかもシリコン酸化膜８６とほぼ等しいエッチング速度が得られるエッチング条件を得ることにより、この後に続くエッチングにより、単結晶シリコン基板の表面を図９（ｇ）に示すように平坦に形成することができる。
【００３６】
図１１（ａ）〜（ｄ）、図１２（ｅ）〜（ｇ）及び図１３（ｈ）〜（ｉ）の工程断面図を用いて、本発明の半導体基板を形成するための製造方法の他の実施例を説明する。
図１１（ａ）において、１１０１は単結晶シリコン基板、１１０２は単結晶シリコン基板１１０１の上に塗布したフォトレジスト膜を示す。
【００３７】
図１１（ｂ）において、フォトリソ工程により、フォトレジストの所望の位置に窓１１０３を開ける。この窓１１０３の下に、最終工程において、シリコン酸化膜が埋め込まれる。１１０４はフォトリソ工程により残ったフォトレジストである。
【００３８】
図１１（ｃ）において、フォトレジスト膜の窓を開けた箇所の単結晶シリコンを所望の深さだけドライエッチング等によりエッチングする。１１０５は単結晶シリコンエッチングされた凹部である。残っていたフォトレジスト１１０４は除去される。
【００３９】
図１１（ｄ）において、熱酸化することにより、厚み数千Å〜数μｍのシリコン酸化膜１１０６を形成する。
図１２（ｅ）において、シリコン酸化膜１１０６の上全面にフォトレジスト膜１１０７を塗布する。
【００４０】
図１２（ｆ）において、図１１（ｃ）において所望の深さだけエッチングされた箇所の単結晶シリコンの底面１１０８の上のシリコン酸化膜が現れるまで、フォトレジスト膜１１０７をドライエッチング等により全面エッチング（通常エッチバックと呼ばれる）する。その結果、単結晶シリコン基板１１０１の表面の所望の位置の複数箇所にシリコン酸化膜１１０９が形成される。
【００４１】
ここで、図１１（ａ）〜図１２（ｆ）の工程において用いた単結晶シリコン基板をＡ基板とする。
図１２（ｇ）において、新たな単結晶シリコン基板（Ｂ基板とする）１１１０を用意する。
【００４２】
図１３（ｈ）において、１１００〜１２００℃の高温酸素雰囲気中でＡ基板とＢ基板をシリコン酸化膜１１０９を内側にして張り合わせる。Ａ基板とＢ基板の周囲にシリコン酸化膜１１１１が形成される。
図１３（ｉ）において、シリコン酸化膜１１０９の上に残す単結晶シリコンを所望の厚みだけ残すように、Ａ基板側の単結晶シリコンを研磨及びポリシングする。、その結果、シリコン酸化膜１１０９が単結晶シリコン基板１１１２中に埋め込まれ、かつシリコン酸化膜１１０９の上に薄い単結晶シリコン層１１１３がシリコン基板中の所望の複数箇所に形成されている図１（ｂ）に示すような本発明の単結晶シリコン基板ができあがる。単結晶シリコン基板１１１２の周囲に形成されたシリコン酸化膜１１１１は除去しても、しなくても良い。
【００４３】
図１１（ａ）〜図１２（ｉ）の工程断面図に示す本発明の半導体基板の製造方法は２枚の単結晶シリコン基板を張り合わせるいわゆる張り合わせ法と呼ばれる方法を用いたものである。
図１１（ａ）〜図１２（ｉ）に示す本発明の実施例は、一つの代表的な例であって、必ずしもこのとおりでなくとも良い。
【００４４】
即ち、図１１（ｄ）において、単結晶シリコン基板を熱酸化することにより形成されたシリコン酸化膜１１０６は必ずしもシリコン酸化膜である必要はない。このシリコン酸化膜の変わりに、シリコン窒化膜を堆積しても良い。この場合、図１３（ｉ）における１１０９はシリコン窒化膜になる。
【００４５】
又、図１２（ｅ）においては、単結晶シリコン基板１１０１の全面にフォトレジスト膜１１０７を堆積しているが、１１０７は必ずしもフォトレジスト膜に限らず、化学気相成長させたシリコン酸化膜、シリコン窒化膜、塗布して４００℃程度の温度で熱処理して形成したシリコン酸化膜（通称、ＳＯＧ：ＳＰＩＮ ＯＮ ＧＬＡＳＳ）、あるいはポリイミド等の絶縁膜であっても良い。何らかの絶縁膜をシリコン基板の表面に形成して、その絶縁膜表面を平坦にし、しかもシリコン酸化膜１１０６とほぼ等しいエッチング速度が得られるエッチング条件を得ることにより、この後に続くエッチングにより、単結晶シリコン基板の表面を図１２（ｆ）に示すように平坦に形成することができる。
【００４６】
【発明の効果】
以上、詳細に説明したように、本発明の半導体基板は、その上に集積回路を形成した場合、絶縁膜が形成されていない領域の単結晶シリコン上に形成された集積回路で発生した熱は勿論のこと、集積回路の下に広がる熱伝導性の良い単結晶シリコンに放散され、又、絶縁膜上の単結晶シリコン層に形成された集積回路で発生した熱は、絶縁膜の端部まで伝わった後、絶縁膜が形成されていない領域の厚い単結晶シリコン中に放散され、熱の上昇により生じる集積回路の信頼性の低下も起こらず、良好な特性を保持する。
【００４７】
又、一部の領域に絶縁膜が埋め込まれた半導体基板の本発明の製造方法においては、イオン注入法あるいは張り合わせ法で作製するどちらの方法においても、表面が平坦な半導体基板の得られる優れた利点を有している。
【図面の簡単な説明】
【図１】（ａ）は本発明の半導体基板の平面図、（ｂ）は本発明の半導体基板の断面図である。
【図２】ＳＯＩウェハの構造断面図である。
【図３】本発明の半導体基板を利用して形成した半導体装置の構造断面図である。
【図４】Ｎ型ＭＩＳトランジスタの構造断面図である。
【図５】本発明の半導体基板を利用して形成した半導体装置の構造断面図である。
【図６】（ａ）〜（ｄ）は本発明の半導体基板の製造方法を示す工程順断面図である。
【図７】（ａ）〜（ｄ）は本発明の半導体基板の製造方法を示す工程順断面図である。
【図８】（ａ）〜（ｄ）は本発明の半導体基板の製造方法を示す工程順断面図である。
【図９】（ｅ）〜（ｇ）は本発明の半導体基板の製造方法を示す工程順断面図である。
【図１０】（ｈ）〜（ｊ）は本発明の半導体基板の製造方法を示す工程順断面図である。
【図１１】（ａ）〜（ｄ）は本発明の半導体基板の製造方法を示す工程順断面図である。
【図１２】（ｅ）〜（ｇ）は本発明の半導体基板の製造方法を示す工程順断面図である。
【図１３】（ｈ）〜（ｉ）は本発明の半導体基板の製造方法を示す工程順断面図である。
【符号の説明】
１１、３１、６１、８１ 単結晶シリコン基板
２２ シリコン酸化膜ＢＯＸ
１２、３２、６５、８８ 埋め込み絶縁膜
６４、７６ 酸素イオン
８７、１１０７ フォトレジスト
１３、３３、６６、１１１３ 絶縁膜上の薄い単結晶シリコン層
【産業上の利用分野】
本発明は、半導体基板及びその製造方法に関するものである。
【０００２】
【従来の技術】
電気絶縁膜上に半導体シリコンはＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｎｌａｔｏｒ） と呼ばれ、高速化・高集積化が可能な半導体装置として、近年注目を集めている。
図２は、このＳＯＩウエハ基板の構造断面図を示している。２１は厚さ５００〜１０００μｍの単結晶シリコン基板、２２は厚み数百Å〜数μｍ程度の電気絶縁物であるシリコン酸化膜（ＢＯＸ ：Ｂａｒｉｅｄ Ｏｘｉｄｅ） 、２３は厚み数百Å〜数μｍ程度の電気絶縁物であるシリコン酸化膜、２３は厚み数百Å〜数μｍ程度の単結晶シリコンである。
【０００３】
ＳＯＩウエハ上に形成した半導体集積回路は、電気絶縁膜２２上の単結晶シリコン層（ＳＯＩ層）２３が非常に薄いために、特に集積回路が相補型ＭＩＳトランジスタ（相補型メタル・絶縁物トランジスタ）である場合、ソース・基板間、ドレイン・基板間、ゲート基板間の電気容量が低減され、集積回路の高速化が可能になる利点と、従来の単結晶シリコンウエハ上に集積回路を形成した場合に比べ、電気絶縁物２２が存在することにより、トランジスタとトランジスタ間の素子分離領域を非常に狭く作ることができ、高集積化が可能になる利点とを有している。
【０００４】
【発明が解決しようとする課題】
前記したような優れた特徴を有するＳＯＩウエハであるが、集積回路が形成される薄い単結晶シリコンのすぐ下に絶縁膜２２が存在するため、集積回路が動作している時に流れる電流によって発生する熱が、絶縁膜２２の下にある厚い半導電性の単結晶シリコン基板に逃げてくれず、熱が薄い単結晶シリコン層２３に溜まってしまい、その薄い単結晶シリコン層の温度を時間の経過と共に上げてしまう。
【０００５】
集積回路が相補型ＭＩＳトランジスタにより形成されている場合、高集積化のためにトランジスタサイズを小さくすると、トランジスタ内に流れる電流は増大し、温度上昇の度合いも又大きくなる。薄い単結晶シリコン層で温度上昇が生じると、ＭＩＳトランジスタのゲート絶縁膜中にキャリヤの捕獲準位が多数発生し易くなり、トランジスタ特性の変動を生じ、さらに集積回路の信頼性が損なわれることになる。
【０００６】
本発明は、上記したＳＯＩウエハに生じる温度上昇の欠点を抑え、信頼性の高い集積回路が形成可能な半導体基板を提供することを目的としている。
【０００７】
【課題を解決するための手段】
本願発明は、平面的に局所的な領域に、且つ表面から離れて埋め込まれたシリコン酸化膜が形成された半導体基板と、埋め込まれた前記シリコン酸化膜上の前記半導体基板表面領域に形成された動作の高速性が要求される第１の回路と、前記第１の回路と電気的に接続され、前記シリコン酸化膜が埋め込まれていない前記半導体基板表面領域に形成された第２の回路と、前記シリコン酸化膜の裏面側と前記半導体基板裏面との間の半導体基板部分が除去され、前記シリコン酸化膜の裏面の一部が露出されており、前記シリコン酸化膜上の前記半導体基板表面領域に形成された前記第１の回路で発生した熱は、前記シリコン酸化膜の端部まで伝わった後、前記シリコン酸化膜が形成されていない領域の半導体基板中に放散されることを特徴とする集積回路である。
【０００８】
【作用】
上述した構造を持つ本発明の半導体基板上に、集積回路を形成した場合、絶縁膜が形成されていない領域の単結晶シリコン上に形成された集積回路で発生した熱はもちろんのこと、集積回路の下に広がる熱導伝性の良い単結晶シリコンに放散される。又、絶縁膜上の単結晶シリコン層に形成された集積回路で発生した熱は、絶縁膜の端部まで伝わった後、絶縁膜が形成されていない領域の厚い単結晶シリコン中に放散される。
【０００９】
【実施例】
図１（ａ）、（ｂ）に本発明の実施例を示す。図１（ａ）は、本発明の半導体基板の平面図であり、図１（ｂ）は図１（ａ）の直線Ａ−Ａ’上の断面構造図を示している。１１は単結晶シリコン基板、１２は単結晶シリコン基板に埋め込まれたシリコン酸化膜等の絶縁膜、１３は絶縁膜１２の上にある単結晶シリコン層、即ち、ＳＯＩ層を示している。１４は単結晶シリコンのある方位を示すために切断した切断線を示す。絶縁膜１２は、例えば数百Å〜数μｍの厚みを持ち、同様に薄い単結晶シリコン層１３は数百Å〜数μｍの厚みを持っている。
【００１０】
図３に、図１に示す本発明の半導体基板を利用して形成した半導体装置の一例を示す。３１は単結晶シリコン基板、３２は単結晶シリコン基板３１内に埋め込まれた厚み数百Å〜数μｍの絶縁物であるシリコン酸化膜、３３はシリコン酸化膜３２上の厚み数百Å〜数μｍの薄い単結晶シリコン層、即ち、ＳＯＩ層である。
【００１１】
３４は単結晶シリコン基板３１の左側かつ絶縁物が埋めこまれていない領域に形成された回路１、３６は同じく単結晶シリコン基板の右側、かつ絶縁膜が埋めこまれていない領域に形成された回路３、３５は絶縁膜３２の上にある薄い単結晶シリコン層に形成された回路２をそれぞれ示している。３４、３５、３６の各回路は、それぞれ電気的に接続され、ある働きを持つ一つの集積回路を形成している。
【００１２】
３４の回路１と３６の回路３の下には絶縁膜はなく、それらの回路が動作することによって発生する熱は、３４の回路１と３６の回路３の下にある厚み数百μｍ以上の厚い半導伝性の単結晶シリコン基板３１に逃げる。このため、温度が高くなることによってＭＩＳトランジスタのゲート絶縁膜にキャリヤの捕獲準位が発生することもなく、３４の回路１と３６の回路を構成するトランジスタ群の信頼性は高く、安定な回路となる。
【００１３】
一方、絶縁膜３２の上部にある薄い単結晶シリコン層、即ち、ＳＯＩ層３３に形成された３５の回路２は、特に高速性が要求される回路である。ＳＯＩ層３３に形成されたＭＩＳトランジスタからなる集積回路がなぜ高速性を有するかについては、図４において説明する。
【００１４】
回路２が動作することによって、ＳＯＩ層３３に発生した熱は、絶縁膜３２の両端部の上部３７と３８１に進み、そこから厚い単結晶シリコン基板３１全体に放散され、ＳＯＩ層３３に止まることはない。このため、ＳＯＩ層３３の温度は、回路２の動作中も上昇することはなく、回路２を構成するＭＩＳトランジスタ群のゲート絶縁膜にキャリヤの捕獲準位が発生することもない。その結果、それらのトランジスタ群の信頼性は高く、回路２は経時的にも変動のない安定な動作をする。
【００１５】
図４は、Ｎ型ＭＩＳトランジスタの断面構造図を示している。図４を用いて、ＳＯＩ層に形成されたＭＩＳトランジスタからなる集積回路が高速性を有する理由を簡単に説明する。４１は単結晶シリコン基板、４２はシリコン酸化膜等の絶縁膜、４３は薄い濃度、例えば約１×１０１６ｃｍ−３のＰ型不純物からなるＰウェル、４４はゲート絶縁膜、４５は高い濃度、例えば約１×１０２０ｃｍ−３のＮ型不純物が含まれた多結晶シリコンからなるゲート、４６と４７はそれぞれ高い濃度、例えば約１×１０２０ｃｍ−３のＮ型不純物からなるソースとドレインである。Ｎ型ＭＩＳトランジスタは、Ｐウェル４３、ゲート絶縁膜４４、ゲート４５、ソース４６、ドレイン４７から構成される。４８は素子分離のための厚いシリコン酸化膜からなるフィールド酸化膜を示している。
【００１６】
Ｐウェル４３の単結晶シリコン厚みが例えば、０．６μｍ程度の厚みとする。Ｎ型ＭＩＳトランジスタを動作させる時、例えばソースの電位を０Ｖ、ゲートとドレインを５Ｖに設定する。この時、ゲート、ソース及びドレインの下には空乏層が拡がる。破線４９、４１０、４１１はその空乏層の境界を示す。空乏層は動けるキャリヤのない高抵抗の領域である。空乏層は破線４９の右側、４１０の左側、４１１の上側に拡がっている。
【００１７】
例えば、ソース及びドレインの深さを０．３μｍとすると、ドレインの下には約０．９μｍ、ソースの下には約０．３μｍの空乏層が広がるため、ドレインの下では勿論のこと、ソースの下でも空乏層は絶縁膜４２に接触する。このため、ソ−ス・基板（Ｐウェル４３）間及びドレイン・基板（Ｐウェル４３）間の容量は、絶縁膜４２も含む形になり、非常に小さい値になる。その結果、これら寄生容量が小さくなり、ＳＯＩ層に形成されたＭＩＳトランジスタから成る集積回路は高速性を有するようになる。
【００１８】
図５に、本発明の他の実施例を示す。図５に示す本発明の実施例は図３に示す本発明の実施例と共通するところが多い。そのため、図５において、図３と共通の箇所３１〜３８の名称の説明は省略する。
図５において、単結晶シリコン基板３１の一部の領域に埋め込まれた絶縁膜であるシリコン酸化膜３２の下の一部の単結晶シリコンが除去されている。５１及び５２はシリコン窒化膜であり、シリコン酸化膜３２の下の単結晶シリコンを除去する時のマスクとなっている。単結晶シリコンを除去する時、例えば８０℃〜１００℃に熱した水酸化カリウム溶液（ＫＯＨ溶液）中に、単結晶シリコン基板を浸せば良い。シリコン酸化膜３２は、ＫＯＨ溶液でシリコン酸化膜３２の下にある単結晶シリコンをエッチング除去する時のエッチングストッパーの役割を果たし、シリコン酸化膜３２の上にある薄い単結晶シリコン膜３３がエッチングされるのを防ぐ役割も果たす。シリコン酸化膜３２の下にある単結晶シリコンを除去した後、シリコン窒化膜５１及び５２は除去してもしなくても良い。
【００１９】
図１に示す本発明の半導体基板を作成するための製造方法について、図６以降の図面によって説明する。
図６（ａ）〜（ｄ）は本発明の半導体基板を形成するための製造方法を示す工程断面図である。
【００２０】
図６（ａ）において、６１は単結晶シリコン、６２は単結晶シリコン６１の上に全面に塗布した厚みが数μｍのフォトレジストを示す。図６（ｂ）において、フォトリソ工程によって、酸素を単結晶シリコン６１の中にイオン注入すべき箇所のフォトレジストを除去する。６３はフォトリソ工程によって残ったフォトレジストを示す。図６（ｃ）において、６４は単結晶シリコン中にイオン注入される酸素イオンを示す。酸素イオンをイオン注入する時の加速エネルギーは、ＳＯＩ層下に形成されるシリコン酸化膜をＳＯＩ層表面からどの位の深さに形成するかによって決まる。イオン注入時の酸素イオンの量は、約１×１０１８ｃｍ−２程度である。図６（ｄ）において、フォトレジスト膜６３を除去する。この後、９００℃以上の熱工程を加えると、単結晶シリコンとイオン注入された酸素原子が反応し、良好なシリコン酸化膜６５が形成される。しかし、シリコン酸化膜６５の上には良好な薄い単結晶シリコン層６６即ちＳＯＩ層が形成されることになる。
【００２１】
図６において、酸素イオンを注入する時、注入すべき箇所の選択は 、単結晶シリコン６１の上に塗布したフォトレジスト膜６２を所望の箇所だけ除去しておこなった。しかし、本発明の半導体基板の製造方法において、イオン注入すべき位置の選択方法としては、単結晶シリコン６１の上に塗布したフォトレジスト膜６２を所望の箇所だけ除去して行う方法だけに限らない。
【００２２】
図７（ａ）〜（ｄ）は本発明の半導体基板を形成するための製造方法の他の実施例を示す工程断面図である。
図７（ａ）において、７１は単結晶シリコン、７２は単結晶シリコン７１を数千Å〜数μｍの厚みに熱酸化したことにより得られたシリコン酸化膜、７３はシリコン酸化膜７２の上に塗布したフォトレジスト膜を示す。
【００２３】
図７（ｂ）において、フォトリソ工程により、酸素を単結晶シリコン６１の中にイオン注入すべき箇所のフォトレジストとシリコン酸化膜を除去する。７４と７５は、フォトリソ工程によって残ったフォトレジストとシリコン酸化膜をそれぞれ示している。
【００２４】
図７（ｃ）において、７６は単結晶シリコン中にイオン注入される酸素イオンを示す。酸素イオンをイオン注入する時の加速エネルギーは、ＳＯＩ層下に形成されるシリコン酸化膜をＳＯＩ層表面からどの位の深さに形成するかによって決まる。イオン注入時の酸素イオンの量は、約１×１０１８ｃｍ−２程度である。
【００２５】
図７（ｄ）において、酸素イオンのイオン注入後、フォトレジスト膜７４とシリコン酸化膜７５は除去されることにより、表面全体が平坦な単結晶シリコン層となる。この後、９００℃以上の熱工程を加えると、単結晶シリコンとイオン注入された酸素原子が反応し、良好なシリコン酸化膜７７が形成される。しかも、シリコン酸化膜７７の上には良好な薄い単結晶シリコン層７８即ちＳＯＩ層が形成されることになる。
【００２６】
図７では、酸素イオンを注入する時の注入窓の形成には、シリコン酸化膜７２とフォトレジスト膜７３を使用したが、シリコン酸化膜７２の変わりに他の絶縁膜例えば堆積されたシリコン窒化膜等を使用し、その上にフォトレジスト膜７３を使用しても一向にさしつかえない。
【００２７】
又、図６と図７の実施例で、ＳＯＩ層の下の絶縁膜としてシリコン酸化膜を用いたが、他の絶縁膜例えばシリコン窒化膜を用いても良い。即ち、図６と図７の本発明の実施例では、酸素イオンをイオン注入したが、窒素イオンをイオン注入し、その後、アニールすることにより、シリコン表面からある所望の深さに、シリコン窒化膜を形成しても良い。
【００２８】
図８（ａ）〜（ｄ）、図９（ｅ）〜（ｇ）及び図１０（ｈ）〜（ｊ）の工程断面図を用いて、本発明の半導体基板を形成するための製造方法の他の実施例を説明する。
図８（ａ）において、８１は単結晶シリコン、８２は単結晶シリコン８１を数百Åの厚みに熱酸化したことにより得られたシリコン酸化膜、８３は堆積された厚みが１０００〜２０００Åのシリコン窒化膜、８４はシリコン窒化膜８３の上に塗布したフォトレジスト膜を示す。
【００２９】
図８（ｂ）において、フォトリソ工程により、フォトレジストの所望の位置に窓８５を開ける。
図８（ｃ）において、フォトレジスト膜の窓を開けた箇所のシリコン窒化膜８３を除去する。
【００３０】
図８（ｄ）において、シリコン窒化膜の上に残っているフォトレジスト膜を除去し、熱酸化することにより、厚み数千Å〜数μｍのシリコン酸化膜８６を形成する。
図９（ｅ）において、残っていたシリコン窒化膜を除去する。
【００３１】
図９（ｆ）において、シリコン酸化膜８２と８６の上全面にフォトレジスト膜８７を堆積する。
図９（ｇ）において、薄いシリコン酸化膜８２と堆積されたフォトレジスト膜８７の全てと厚いシリコン酸化膜８６の一部をドライエッチング等にとりエッチングする。その結果、その表面が単結晶シリコンの表面と同一面になるシリコン酸化膜８８が新たに単結晶シリコン基板内の所望の複数の位置に形成される。
【００３２】
ここで、図８（ａ）〜図９（ｇ）の工程において用いた単結晶シリコン基板をＡ基板とする。
図１０（ｈ）において、新たな単結晶シリコン基板８９（Ｂ基板とする）を用意する。
【００３３】
図１０（ｉ）において、１１００〜１２００℃の高温酸素雰囲気中でＡ基板とＢ基板をシリコン酸化膜８８を内側にして張り合わせる。Ａ基板とＢ基板の周囲にシリコン酸化膜８１０が形成される。
図１０（ｊ）において、シリコン酸化膜８８の上に残す単結晶シリコンを所望の厚みだけ残すように、Ａ基板側の単結晶シリコンを研磨及びポリシングする。
、その結果、シリコン酸化膜８８が単結晶シリコン中に埋め込まれた図１（ｂ）に示すような本発明の単結晶シリコン基板ができあがる。単結晶シリコン基板の周囲のシリコン酸化膜８１０は除去しても、しなくても良い。
【００３４】
図８（ａ）〜図１０（ｊ）の工程断面図に示す本発明の半導体基板の製造方法は２枚の単結晶シリコン基板を張り合わせるいわゆる張り合わせ法と呼ばれる方法を用いたものである。
図８（ａ）〜図１０（ｊ）に示す本発明の実施例は、一つの代表的な例であって、必ずしもこのとおりでなくとも良い。
【００３５】
即ち、図８（ａ）においてシリコン酸化膜８２は必ずしも必要ではない。
又図９（ｆ）においては、単結晶シリコン基板８１の全面にフォトレジスト８７を塗布しているが、この塗布するものは必ずしもフォトレジストに限らず、シリコン酸化膜、シリコン窒化膜、塗布して４００℃程度の温度で熱処理して形成したシリコン酸化膜（通称、ＳＯＧ：ＳＰＩＮ ＯＮ ＧＬＡＳＳ）、あるいはポリイミド等の絶縁膜であっても構わない。何らかの絶縁膜を塗布して、その絶縁膜表面を平坦にし、しかもシリコン酸化膜８６とほぼ等しいエッチング速度が得られるエッチング条件を得ることにより、この後に続くエッチングにより、単結晶シリコン基板の表面を図９（ｇ）に示すように平坦に形成することができる。
【００３６】
図１１（ａ）〜（ｄ）、図１２（ｅ）〜（ｇ）及び図１３（ｈ）〜（ｉ）の工程断面図を用いて、本発明の半導体基板を形成するための製造方法の他の実施例を説明する。
図１１（ａ）において、１１０１は単結晶シリコン基板、１１０２は単結晶シリコン基板１１０１の上に塗布したフォトレジスト膜を示す。
【００３７】
図１１（ｂ）において、フォトリソ工程により、フォトレジストの所望の位置に窓１１０３を開ける。この窓１１０３の下に、最終工程において、シリコン酸化膜が埋め込まれる。１１０４はフォトリソ工程により残ったフォトレジストである。
【００３８】
図１１（ｃ）において、フォトレジスト膜の窓を開けた箇所の単結晶シリコンを所望の深さだけドライエッチング等によりエッチングする。１１０５は単結晶シリコンエッチングされた凹部である。残っていたフォトレジスト１１０４は除去される。
【００３９】
図１１（ｄ）において、熱酸化することにより、厚み数千Å〜数μｍのシリコン酸化膜１１０６を形成する。
図１２（ｅ）において、シリコン酸化膜１１０６の上全面にフォトレジスト膜１１０７を塗布する。
【００４０】
図１２（ｆ）において、図１１（ｃ）において所望の深さだけエッチングされた箇所の単結晶シリコンの底面１１０８の上のシリコン酸化膜が現れるまで、フォトレジスト膜１１０７をドライエッチング等により全面エッチング（通常エッチバックと呼ばれる）する。その結果、単結晶シリコン基板１１０１の表面の所望の位置の複数箇所にシリコン酸化膜１１０９が形成される。
【００４１】
ここで、図１１（ａ）〜図１２（ｆ）の工程において用いた単結晶シリコン基板をＡ基板とする。
図１２（ｇ）において、新たな単結晶シリコン基板（Ｂ基板とする）１１１０を用意する。
【００４２】
図１３（ｈ）において、１１００〜１２００℃の高温酸素雰囲気中でＡ基板とＢ基板をシリコン酸化膜１１０９を内側にして張り合わせる。Ａ基板とＢ基板の周囲にシリコン酸化膜１１１１が形成される。
図１３（ｉ）において、シリコン酸化膜１１０９の上に残す単結晶シリコンを所望の厚みだけ残すように、Ａ基板側の単結晶シリコンを研磨及びポリシングする。、その結果、シリコン酸化膜１１０９が単結晶シリコン基板１１１２中に埋め込まれ、かつシリコン酸化膜１１０９の上に薄い単結晶シリコン層１１１３がシリコン基板中の所望の複数箇所に形成されている図１（ｂ）に示すような本発明の単結晶シリコン基板ができあがる。単結晶シリコン基板１１１２の周囲に形成されたシリコン酸化膜１１１１は除去しても、しなくても良い。
【００４３】
図１１（ａ）〜図１２（ｉ）の工程断面図に示す本発明の半導体基板の製造方法は２枚の単結晶シリコン基板を張り合わせるいわゆる張り合わせ法と呼ばれる方法を用いたものである。
図１１（ａ）〜図１２（ｉ）に示す本発明の実施例は、一つの代表的な例であって、必ずしもこのとおりでなくとも良い。
【００４４】
即ち、図１１（ｄ）において、単結晶シリコン基板を熱酸化することにより形成されたシリコン酸化膜１１０６は必ずしもシリコン酸化膜である必要はない。このシリコン酸化膜の変わりに、シリコン窒化膜を堆積しても良い。この場合、図１３（ｉ）における１１０９はシリコン窒化膜になる。
【００４５】
又、図１２（ｅ）においては、単結晶シリコン基板１１０１の全面にフォトレジスト膜１１０７を堆積しているが、１１０７は必ずしもフォトレジスト膜に限らず、化学気相成長させたシリコン酸化膜、シリコン窒化膜、塗布して４００℃程度の温度で熱処理して形成したシリコン酸化膜（通称、ＳＯＧ：ＳＰＩＮ ＯＮ ＧＬＡＳＳ）、あるいはポリイミド等の絶縁膜であっても良い。何らかの絶縁膜をシリコン基板の表面に形成して、その絶縁膜表面を平坦にし、しかもシリコン酸化膜１１０６とほぼ等しいエッチング速度が得られるエッチング条件を得ることにより、この後に続くエッチングにより、単結晶シリコン基板の表面を図１２（ｆ）に示すように平坦に形成することができる。
【００４６】
【発明の効果】
以上、詳細に説明したように、本発明の半導体基板は、その上に集積回路を形成した場合、絶縁膜が形成されていない領域の単結晶シリコン上に形成された集積回路で発生した熱は勿論のこと、集積回路の下に広がる熱伝導性の良い単結晶シリコンに放散され、又、絶縁膜上の単結晶シリコン層に形成された集積回路で発生した熱は、絶縁膜の端部まで伝わった後、絶縁膜が形成されていない領域の厚い単結晶シリコン中に放散され、熱の上昇により生じる集積回路の信頼性の低下も起こらず、良好な特性を保持する。
【００４７】
又、一部の領域に絶縁膜が埋め込まれた半導体基板の本発明の製造方法においては、イオン注入法あるいは張り合わせ法で作製するどちらの方法においても、表面が平坦な半導体基板の得られる優れた利点を有している。
【図面の簡単な説明】
【図１】（ａ）は本発明の半導体基板の平面図、（ｂ）は本発明の半導体基板の断面図である。
【図２】ＳＯＩウェハの構造断面図である。
【図３】本発明の半導体基板を利用して形成した半導体装置の構造断面図である。
【図４】Ｎ型ＭＩＳトランジスタの構造断面図である。
【図５】本発明の半導体基板を利用して形成した半導体装置の構造断面図である。
【図６】（ａ）〜（ｄ）は本発明の半導体基板の製造方法を示す工程順断面図である。
【図７】（ａ）〜（ｄ）は本発明の半導体基板の製造方法を示す工程順断面図である。
【図８】（ａ）〜（ｄ）は本発明の半導体基板の製造方法を示す工程順断面図である。
【図９】（ｅ）〜（ｇ）は本発明の半導体基板の製造方法を示す工程順断面図である。
【図１０】（ｈ）〜（ｊ）は本発明の半導体基板の製造方法を示す工程順断面図である。
【図１１】（ａ）〜（ｄ）は本発明の半導体基板の製造方法を示す工程順断面図である。
【図１２】（ｅ）〜（ｇ）は本発明の半導体基板の製造方法を示す工程順断面図である。
【図１３】（ｈ）〜（ｉ）は本発明の半導体基板の製造方法を示す工程順断面図である。
【符号の説明】
１１、３１、６１、８１ 単結晶シリコン基板
２２ シリコン酸化膜ＢＯＸ
１２、３２、６５、８８ 埋め込み絶縁膜
６４、７６ 酸素イオン
８７、１１０７ フォトレジスト
１３、３３、６６、１１１３ 絶縁膜上の薄い単結晶シリコン層
Claims (1)
- 平面的に局所的な領域に、且つ表面から離れて埋め込まれたシリコン酸化膜が形成された半導体基板と、
埋め込まれた前記シリコン酸化膜上の前記半導体基板表面領域に形成された動作の高速性が要求される第１の回路と、
前記第１の回路と電気的に接続され、前記シリコン酸化膜が埋め込まれていない前記半導体基板表面領域に形成された第２の回路と、
前記シリコン酸化膜の裏面側と前記半導体基板裏面との間の半導体基板部分が除去され、前記シリコン酸化膜の裏面の一部が露出されており、
前記シリコン酸化膜上の前記半導体基板表面領域に形成された前記第１の回路で発生した熱は、前記シリコン酸化膜の端部まで伝わった後、前記シリコン酸化膜が形成されていない領域の半導体基板中に放散されることを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09168693A JP3571734B2 (ja) | 1993-04-19 | 1993-04-19 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09168693A JP3571734B2 (ja) | 1993-04-19 | 1993-04-19 | 集積回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002038587A Division JP4064682B2 (ja) | 2002-02-15 | 2002-02-15 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06302791A JPH06302791A (ja) | 1994-10-28 |
| JP3571734B2 true JP3571734B2 (ja) | 2004-09-29 |
Family
ID=14033395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09168693A Expired - Lifetime JP3571734B2 (ja) | 1993-04-19 | 1993-04-19 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3571734B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4556376B2 (ja) * | 2001-09-12 | 2010-10-06 | セイコーエプソン株式会社 | 半導体基板の製造方法 |
| JP2007180569A (ja) * | 2001-12-27 | 2007-07-12 | Toshiba Corp | 半導体装置 |
| US6630714B2 (en) | 2001-12-27 | 2003-10-07 | Kabushiki Kaisha Toshiba | Semiconductor device formed in semiconductor layer arranged on substrate with one of insulating film and cavity interposed between the substrate and the semiconductor layer |
| FR2876219B1 (fr) * | 2004-10-06 | 2006-11-24 | Commissariat Energie Atomique | Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees. |
| US7141457B2 (en) * | 2004-11-18 | 2006-11-28 | International Business Machines Corporation | Method to form Si-containing SOI and underlying substrate with different orientations |
| JP5466668B2 (ja) * | 2011-05-18 | 2014-04-09 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体複合体構造を形成する方法 |
-
1993
- 1993-04-19 JP JP09168693A patent/JP3571734B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06302791A (ja) | 1994-10-28 |
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| Date | Code | Title | Description |
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| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040302 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040506 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040625 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080702 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090702 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100702 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100702 Year of fee payment: 6 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 9 |
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