JPH10233351A - 半導体基板の構造および製造方法 - Google Patents
半導体基板の構造および製造方法Info
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- JPH10233351A JPH10233351A JP9036437A JP3643797A JPH10233351A JP H10233351 A JPH10233351 A JP H10233351A JP 9036437 A JP9036437 A JP 9036437A JP 3643797 A JP3643797 A JP 3643797A JP H10233351 A JPH10233351 A JP H10233351A
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Abstract
(57)【要約】
【課題】 高耐圧でかつ大電流のパワーデバイスとそれ
を制御する周辺回路のデバイスとを混載するインテリジ
ャントパワーICに最適な半導体基板を得る。 【解決手段】 2枚の半導体基板の各々鏡面研磨面を接
合面として密着接合してなる半導体基板において、一方
の半導体基板1は、接合面となる主表面上の一部に絶縁
層2を有するものであり、絶縁層2は、半導体基板1の
主表面から後退した位置に設けられ、半導体基板1の外
周に絶縁層2が存在する領域と絶縁層2のない領域とを
混載したパターンの大きさは、1平方ミリメーター以下
にする。
を制御する周辺回路のデバイスとを混載するインテリジ
ャントパワーICに最適な半導体基板を得る。 【解決手段】 2枚の半導体基板の各々鏡面研磨面を接
合面として密着接合してなる半導体基板において、一方
の半導体基板1は、接合面となる主表面上の一部に絶縁
層2を有するものであり、絶縁層2は、半導体基板1の
主表面から後退した位置に設けられ、半導体基板1の外
周に絶縁層2が存在する領域と絶縁層2のない領域とを
混載したパターンの大きさは、1平方ミリメーター以下
にする。
Description
【0001】
【発明の属する技術分野】本発明は、半導体基板の構造
および製造方法に関し、特にパワーデバイスに有用なS
OI基板の構造および製造方法に関するものである。
および製造方法に関し、特にパワーデバイスに有用なS
OI基板の構造および製造方法に関するものである。
【0002】
【従来の技術】基板貼り合わせ方法は、多層膜構造基
板、特にSOI基板作製方法として近年注目され、開発
が進んでいる。SOI基板は、電力制御用の高耐圧デバ
イスにおいて実用化され、低電圧動作の次世代CMOS
用の基板としても研究開発が盛んになってきた。そんな
中でパワー素子の分野において、高耐圧デバイスが実用
化された実績を基に、高機能化、高集積化、高信頼性を
めざしたインテリジェントパワーIC基板への貼り合わ
せSOI基板の展開が活発化してきた。
板、特にSOI基板作製方法として近年注目され、開発
が進んでいる。SOI基板は、電力制御用の高耐圧デバ
イスにおいて実用化され、低電圧動作の次世代CMOS
用の基板としても研究開発が盛んになってきた。そんな
中でパワー素子の分野において、高耐圧デバイスが実用
化された実績を基に、高機能化、高集積化、高信頼性を
めざしたインテリジェントパワーIC基板への貼り合わ
せSOI基板の展開が活発化してきた。
【0003】このインテリジェントパワーICにおいて
は、高耐圧で、かつ大電流のパワーデバイスと、パワー
デバイスを制御する周辺回路のデバイスとを混載するこ
とが必要となってくる。このパワーデバイスと周辺回路
部のデバイスとを同一チップ上に形成し、それらを電気
的に完全に絶縁するために、部分SOI基板が用いられ
てきた。
は、高耐圧で、かつ大電流のパワーデバイスと、パワー
デバイスを制御する周辺回路のデバイスとを混載するこ
とが必要となってくる。このパワーデバイスと周辺回路
部のデバイスとを同一チップ上に形成し、それらを電気
的に完全に絶縁するために、部分SOI基板が用いられ
てきた。
【0004】以下、従来例について説明する。図5は、
特開平4−29353号公報に開示されたSOI基板の
製造方法を示す工程順断面図である。まず、図5(a)
に示されるようにn-型単結晶シリコン基板1の一主面
上にフォトリソグラフィ法により所定のパターンのフォ
トレジストが形成され、これをマスクとしてイオンエッ
チング法等により浅い段差が形成され、熱酸化または低
温CVD等によりSiO2の絶縁膜2が形成される。次
に図5(b)に示されるように、段差部の凸部になった
絶縁膜2の表面部が研削研磨あるいはエッチングにより
除去され、n-型単結晶シリコン基板1の露出面と絶縁
膜2の表面が平坦化される。
特開平4−29353号公報に開示されたSOI基板の
製造方法を示す工程順断面図である。まず、図5(a)
に示されるようにn-型単結晶シリコン基板1の一主面
上にフォトリソグラフィ法により所定のパターンのフォ
トレジストが形成され、これをマスクとしてイオンエッ
チング法等により浅い段差が形成され、熱酸化または低
温CVD等によりSiO2の絶縁膜2が形成される。次
に図5(b)に示されるように、段差部の凸部になった
絶縁膜2の表面部が研削研磨あるいはエッチングにより
除去され、n-型単結晶シリコン基板1の露出面と絶縁
膜2の表面が平坦化される。
【0005】以上のようにして得られたn-型単結晶シ
リコン基板1の平坦面と、他のn+型単結晶シリコン基
板4の主面とが貼り合わされ、熱処理が行われ、強固に
接合された1枚の複合基板が得られる(図5(c))。
リコン基板1の平坦面と、他のn+型単結晶シリコン基
板4の主面とが貼り合わされ、熱処理が行われ、強固に
接合された1枚の複合基板が得られる(図5(c))。
【0006】次に、図5(c)のY−Y’面までn-型
単結晶シリコン基板1が研削研磨され、シリコン基板1
を所望の厚さとするとともに、その表面が平坦化され、
単結晶シリコン活性層が形成される。
単結晶シリコン基板1が研削研磨され、シリコン基板1
を所望の厚さとするとともに、その表面が平坦化され、
単結晶シリコン活性層が形成される。
【0007】その後、n-型単結晶シリコン基板1の平
坦化面に絶縁膜が形成され、フォトエッチング法により
絶縁膜のパターンが形成され、これをマスクとしてアル
カリエッチングを行い素子分離用の分離溝が形成され、
縦型パワー素子形成領域と制御回路素子形成領域とが分
離されるとともに、制御回路素子形成領域の単結晶シリ
コン活性層が単結晶シリコン島に分割される。
坦化面に絶縁膜が形成され、フォトエッチング法により
絶縁膜のパターンが形成され、これをマスクとしてアル
カリエッチングを行い素子分離用の分離溝が形成され、
縦型パワー素子形成領域と制御回路素子形成領域とが分
離されるとともに、制御回路素子形成領域の単結晶シリ
コン活性層が単結晶シリコン島に分割される。
【0008】次に、熱酸化または低温CVD等により、
n-型単結晶シリコン基板1の表面にSiO2等からなる
絶縁膜が形成され、続いてCVD法により多結晶シリコ
ン層が形成される。その後、研削研磨あるいはエッチン
グにより、基板表面の多結晶シリコン層および絶縁膜が
除去されて分離溝が絶縁膜および多結晶シリコン層によ
り埋め込まれ、素子形成領域間が絶縁分離されたSOI
基板が得られる。
n-型単結晶シリコン基板1の表面にSiO2等からなる
絶縁膜が形成され、続いてCVD法により多結晶シリコ
ン層が形成される。その後、研削研磨あるいはエッチン
グにより、基板表面の多結晶シリコン層および絶縁膜が
除去されて分離溝が絶縁膜および多結晶シリコン層によ
り埋め込まれ、素子形成領域間が絶縁分離されたSOI
基板が得られる。
【0009】ここで、図5(b)に示される研削研磨工
程において、単結晶シリコンと絶縁膜の研磨速度の差か
ら段差が形成されてしまうという問題が起る。
程において、単結晶シリコンと絶縁膜の研磨速度の差か
ら段差が形成されてしまうという問題が起る。
【0010】次に、図6を用いて特願平6−15645
1号公報に提案された部分SOI基板に関する従来例に
ついて説明する。
1号公報に提案された部分SOI基板に関する従来例に
ついて説明する。
【0011】まず、図6(a)に示されるように、n-
型単結晶シリコン基板1の一主面に熱酸化法などにより
一様の膜厚のシリコン酸化膜が形成され、その後、フォ
トリソグラフィ法およびドライエッチング法を適用して
所定の部分のシリコン酸化膜が除去されて該部分の単結
晶シリコン面が露出され、シリコン酸化膜をマスクとし
てn-型単結晶シリコン基板1がエッチングされ、浅い
段差が形成される。続いて、マスクとしての酸化膜が除
された後、浅い段差が形成された面に一様の膜厚に絶縁
膜2が形成される。
型単結晶シリコン基板1の一主面に熱酸化法などにより
一様の膜厚のシリコン酸化膜が形成され、その後、フォ
トリソグラフィ法およびドライエッチング法を適用して
所定の部分のシリコン酸化膜が除去されて該部分の単結
晶シリコン面が露出され、シリコン酸化膜をマスクとし
てn-型単結晶シリコン基板1がエッチングされ、浅い
段差が形成される。続いて、マスクとしての酸化膜が除
された後、浅い段差が形成された面に一様の膜厚に絶縁
膜2が形成される。
【0012】次に図6(b)に示されるように、段差部
の凸部になった絶縁膜2の表面部が研削研磨あるいはエ
ッチング等により除去され、n-型単結晶シリコン基板
1の単結晶シリコン露出面と絶縁膜2の表面がほぼ同一
面となる。次にCVD法などにより多結晶シリコン層7
が基板全面に形成され、多結晶シリコン層7がY−Y’
面まで研磨され、鏡面化される。
の凸部になった絶縁膜2の表面部が研削研磨あるいはエ
ッチング等により除去され、n-型単結晶シリコン基板
1の単結晶シリコン露出面と絶縁膜2の表面がほぼ同一
面となる。次にCVD法などにより多結晶シリコン層7
が基板全面に形成され、多結晶シリコン層7がY−Y’
面まで研磨され、鏡面化される。
【0013】図6(c)に示されるように、以上のよう
にして得られたシリコン基板1の平坦面と、他のn+型
単結晶シリコン基板4とが貼り合わされた後、研削研磨
して、シリコン基板を所望の厚さとするとともに、その
表面が平坦化され、単結晶シリコン活性層が形成され
る。
にして得られたシリコン基板1の平坦面と、他のn+型
単結晶シリコン基板4とが貼り合わされた後、研削研磨
して、シリコン基板を所望の厚さとするとともに、その
表面が平坦化され、単結晶シリコン活性層が形成され
る。
【0014】その後、基板の平坦面に絶縁膜が形成さ
れ、フォトエッチング法により絶縁膜のパターンが形成
され、これをマスクにしてアルカリエッチングが行われ
て素子分離用の分離溝が形成され、縦型パワー素子形成
領域と制御回路素子形成領域とが分離されるとともに、
制御回路素子形成領域の単結晶シリコン活性層が単結晶
シリコン島に分割される。
れ、フォトエッチング法により絶縁膜のパターンが形成
され、これをマスクにしてアルカリエッチングが行われ
て素子分離用の分離溝が形成され、縦型パワー素子形成
領域と制御回路素子形成領域とが分離されるとともに、
制御回路素子形成領域の単結晶シリコン活性層が単結晶
シリコン島に分割される。
【0015】次に、熱酸化または低温CVD法によりn
-型単結晶シリコン基板の表面にSiO2等からなる絶縁
膜が形成され、続いてCVD法により多結晶シリコン層
が形成される。その後、研削研磨あるいはエッチングに
より基板表面の多結晶シリコン層および絶縁膜が除去さ
れ、分離溝が絶縁膜および多結晶シリコン層により埋め
込まれ、素子形成領域間が絶縁分離されたSOI基板が
得られる。
-型単結晶シリコン基板の表面にSiO2等からなる絶縁
膜が形成され、続いてCVD法により多結晶シリコン層
が形成される。その後、研削研磨あるいはエッチングに
より基板表面の多結晶シリコン層および絶縁膜が除去さ
れ、分離溝が絶縁膜および多結晶シリコン層により埋め
込まれ、素子形成領域間が絶縁分離されたSOI基板が
得られる。
【0016】
【発明が解決しようとする課題】しかしながら、図5に
示された従来例では、基板同士の貼り合わせ面の平坦度
が不足し、その接合面にボイド(未接合部分)が発生し
てしまい、その結果、貼合わせ後のデバイス作製時にボ
イド部分に剥離が起り、例えば、縦型パワー素子が機能
しなくなるという問題があった。
示された従来例では、基板同士の貼り合わせ面の平坦度
が不足し、その接合面にボイド(未接合部分)が発生し
てしまい、その結果、貼合わせ後のデバイス作製時にボ
イド部分に剥離が起り、例えば、縦型パワー素子が機能
しなくなるという問題があった。
【0017】その理由は、SOI基板の一方の貼り合わ
せ面に単結晶シリコンと絶縁膜とが混在しており、この
ような異質な材料が混在している面を平坦化する場合、
今日の研磨あるいはエッチング技術では、表面の段差を
10nm以下に抑えることは、極めて困難であるためで
ある。
せ面に単結晶シリコンと絶縁膜とが混在しており、この
ような異質な材料が混在している面を平坦化する場合、
今日の研磨あるいはエッチング技術では、表面の段差を
10nm以下に抑えることは、極めて困難であるためで
ある。
【0018】また、図6に示された従来例では、ボイド
は発生しにくいが、コストが高くなってしまうという欠
点がある。その理由は、多結晶シリコン層の成膜および
研磨する工程が増えるためである。
は発生しにくいが、コストが高くなってしまうという欠
点がある。その理由は、多結晶シリコン層の成膜および
研磨する工程が増えるためである。
【0019】本発明の目的は、パワーICのデバイス特
性に影響を及ぼす縦型パワー素子形成領域の接合面にボ
イド発生がなく、貼り合わせ工程後のデバイス作製時の
割れや欠けが生じない半導体基板の構造及びその製造方
法を提供することにある。
性に影響を及ぼす縦型パワー素子形成領域の接合面にボ
イド発生がなく、貼り合わせ工程後のデバイス作製時の
割れや欠けが生じない半導体基板の構造及びその製造方
法を提供することにある。
【0020】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体基板は、少なくとも対をなす2
枚の半導体基板の各々鏡面研磨面を接合面として密着接
合してなる半導体基板であって、前記対をなす一方の半
導体基板は、単結晶構造のものであって、接合面となる
主表面上の一部に絶縁層を有するものであり、前記絶縁
層は、前記半導体基板の主表面から後退した位置に設け
られ、かつ前記半導体基板外周に完全に前記絶縁層と絶
縁層のない部分の混載したパターンの大きさは、1平方
ミリメーター以下である。
め、本発明に係る半導体基板は、少なくとも対をなす2
枚の半導体基板の各々鏡面研磨面を接合面として密着接
合してなる半導体基板であって、前記対をなす一方の半
導体基板は、単結晶構造のものであって、接合面となる
主表面上の一部に絶縁層を有するものであり、前記絶縁
層は、前記半導体基板の主表面から後退した位置に設け
られ、かつ前記半導体基板外周に完全に前記絶縁層と絶
縁層のない部分の混載したパターンの大きさは、1平方
ミリメーター以下である。
【0021】また、本発明に係る半導体基板は、少なく
とも対をなす2枚の半導体基板の各々鏡面研磨面を接合
面として密着接合してなる半導体基板であって、前記対
をなす一方の半導体基板は、接合面となる主表面上の一
部に絶縁層を有するものであり、前記絶縁層は、前記半
導体基板の主表面から0.1マイクロメーター以下の後
退した位置に設けられ、さらに、前記半導体基板の周辺
部には、前記半導体基板の主表面からの前記絶縁物層の
後退量以上の保護膜が形成されている。
とも対をなす2枚の半導体基板の各々鏡面研磨面を接合
面として密着接合してなる半導体基板であって、前記対
をなす一方の半導体基板は、接合面となる主表面上の一
部に絶縁層を有するものであり、前記絶縁層は、前記半
導体基板の主表面から0.1マイクロメーター以下の後
退した位置に設けられ、さらに、前記半導体基板の周辺
部には、前記半導体基板の主表面からの前記絶縁物層の
後退量以上の保護膜が形成されている。
【0022】また、前記保護膜は、酸化膜,半導体膜,
窒化膜のいずれかである。
窒化膜のいずれかである。
【0023】また、本発明に係る半導体基板の製造方法
は、絶縁膜形成工程と、絶縁膜後退処理と、接合工程
と、熱処理工程と、基板外周の面取り工程および研削研
磨工程を少なくとも有する半導体基板の製造方法であっ
て、絶縁層形成工程は、対をなす一方の半導体基板の一
主面に半導体基板外周に完全に絶縁層と絶縁層のない部
分の混載したパターンの形成されていない領域が存在す
るように絶縁層を部分的に埋め込んで形成する処理であ
り、絶縁膜後退処理は、前記絶縁層の表面部分を処理し
て半導体基板の一主面から引込んだ位置に後退させる処
理であり、接合工程は、前記絶縁層が埋め込まれた一方
の半導体基板の一主面と、他の半導体基板の鏡面研磨面
とを接合する処理であり、熱処理工程は、前記接合され
た半導体基板を1000℃以上の温度で酸化雰囲気で熱
処理し、前記絶縁膜後退処理での絶縁膜の後退量以上の
酸化膜を基板周辺部に形成する処理であり、研削研磨工
程は、前記接合された半導体基板の一方の半導体基板を
研削研磨して薄膜化した半導体基板を形成する処理であ
る。
は、絶縁膜形成工程と、絶縁膜後退処理と、接合工程
と、熱処理工程と、基板外周の面取り工程および研削研
磨工程を少なくとも有する半導体基板の製造方法であっ
て、絶縁層形成工程は、対をなす一方の半導体基板の一
主面に半導体基板外周に完全に絶縁層と絶縁層のない部
分の混載したパターンの形成されていない領域が存在す
るように絶縁層を部分的に埋め込んで形成する処理であ
り、絶縁膜後退処理は、前記絶縁層の表面部分を処理し
て半導体基板の一主面から引込んだ位置に後退させる処
理であり、接合工程は、前記絶縁層が埋め込まれた一方
の半導体基板の一主面と、他の半導体基板の鏡面研磨面
とを接合する処理であり、熱処理工程は、前記接合され
た半導体基板を1000℃以上の温度で酸化雰囲気で熱
処理し、前記絶縁膜後退処理での絶縁膜の後退量以上の
酸化膜を基板周辺部に形成する処理であり、研削研磨工
程は、前記接合された半導体基板の一方の半導体基板を
研削研磨して薄膜化した半導体基板を形成する処理であ
る。
【0024】また、本発明に係る半導体基板の製造方法
は、 絶縁膜形成工程と、絶縁膜後退処理と、接合工程
と、熱処理工程と、保護膜形成工程と、基板外周の面取
り工程および研削研磨工程を少なくとも有する半導体基
板の製造方法であって、絶縁層形成工程は、対をなす一
方の半導体基板の一主面に半導体基板外周に完全に絶縁
層と絶縁層のない部分の混載したパターンの形成されて
いない領域が存在するように絶縁層を部分的に埋め込ん
で形成する処理であり、絶縁膜後退処理は、前記絶縁層
の表面部分を処理して半導体基板の一主面から引込んだ
位置に後退させる処理であり、接合工程は、前記絶縁層
が埋め込まれた一方の半導体基板の一主面と、他の半導
体基板の鏡面研磨面とを接合する処理であり、熱処理工
程は、前記接合された半導体基板を1000℃以上の温
度で熱処理することであり、保護膜形成工程は、前記接
合された基板周辺部に前記絶縁膜後退処理での絶縁膜の
後退量以上の厚さの保護膜を形成する処理であり、研削
研磨工程は、前記接合された半導体基板の一方の半導体
基板を研削研磨して薄膜化した半導体基板を形成する処
理である。
は、 絶縁膜形成工程と、絶縁膜後退処理と、接合工程
と、熱処理工程と、保護膜形成工程と、基板外周の面取
り工程および研削研磨工程を少なくとも有する半導体基
板の製造方法であって、絶縁層形成工程は、対をなす一
方の半導体基板の一主面に半導体基板外周に完全に絶縁
層と絶縁層のない部分の混載したパターンの形成されて
いない領域が存在するように絶縁層を部分的に埋め込ん
で形成する処理であり、絶縁膜後退処理は、前記絶縁層
の表面部分を処理して半導体基板の一主面から引込んだ
位置に後退させる処理であり、接合工程は、前記絶縁層
が埋め込まれた一方の半導体基板の一主面と、他の半導
体基板の鏡面研磨面とを接合する処理であり、熱処理工
程は、前記接合された半導体基板を1000℃以上の温
度で熱処理することであり、保護膜形成工程は、前記接
合された基板周辺部に前記絶縁膜後退処理での絶縁膜の
後退量以上の厚さの保護膜を形成する処理であり、研削
研磨工程は、前記接合された半導体基板の一方の半導体
基板を研削研磨して薄膜化した半導体基板を形成する処
理である。
【0025】また、本発明に係る半導体基板の製造方法
は、絶縁膜形成工程と、絶縁膜後退処理と、表層処理工
程と、接合工程と、熱処理工程と、基板外周の面取り工
程および研削研磨工程を少なくとも有する半導体基板の
製造方法であって、絶縁層形成工程は、対をなす一方の
半導体基板の一主面に半導体基板外周に完全に絶縁層と
絶縁層のない部分の混載したパターンが形成されていな
い領域が存在するように絶縁層を部分的に埋め込んで形
成する処理であり、絶縁膜後退処理は、前記絶縁層の表
面部分を処理して半導体基板の一主面から引込んだ位置
に後退させる処理であり、表層処理工程は、前記両基板
の表面の周辺部を処理し、前記周辺部を撥水性にする処
理であり、接合工程は、前記絶縁層が埋め込まれた一方
の半導体基板の一主面と、他の半導体基板の鏡面研磨面
とを接合する処理であり、熱処理工程は、前記接合され
た半導体基板を1000℃以上の温度で熱処理すること
であり、研削研磨工程は、前記接合された半導体基板の
一方の半導体基板を研削研磨して薄膜化した半導体基板
を形成する処理である。
は、絶縁膜形成工程と、絶縁膜後退処理と、表層処理工
程と、接合工程と、熱処理工程と、基板外周の面取り工
程および研削研磨工程を少なくとも有する半導体基板の
製造方法であって、絶縁層形成工程は、対をなす一方の
半導体基板の一主面に半導体基板外周に完全に絶縁層と
絶縁層のない部分の混載したパターンが形成されていな
い領域が存在するように絶縁層を部分的に埋め込んで形
成する処理であり、絶縁膜後退処理は、前記絶縁層の表
面部分を処理して半導体基板の一主面から引込んだ位置
に後退させる処理であり、表層処理工程は、前記両基板
の表面の周辺部を処理し、前記周辺部を撥水性にする処
理であり、接合工程は、前記絶縁層が埋め込まれた一方
の半導体基板の一主面と、他の半導体基板の鏡面研磨面
とを接合する処理であり、熱処理工程は、前記接合され
た半導体基板を1000℃以上の温度で熱処理すること
であり、研削研磨工程は、前記接合された半導体基板の
一方の半導体基板を研削研磨して薄膜化した半導体基板
を形成する処理である。
【0026】
【作用】絶縁膜部を凹ませた基板と他の平坦な基板を接
合させている。このため、単結晶シリコン部の部分のみ
が接合し、ボイドの発生がなくなる。周辺部のみを個々
に埋め込み、絶縁膜下の未接合部の面積を小さくした
り、基板周辺部分のみを埋め込み絶縁膜部をなくした
り、基板周辺部分を保護膜で覆っている。このため、周
辺部での基板の割れがない。
合させている。このため、単結晶シリコン部の部分のみ
が接合し、ボイドの発生がなくなる。周辺部のみを個々
に埋め込み、絶縁膜下の未接合部の面積を小さくした
り、基板周辺部分のみを埋め込み絶縁膜部をなくした
り、基板周辺部分を保護膜で覆っている。このため、周
辺部での基板の割れがない。
【0027】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【0028】(実施形態1)図1は、本発明の実施形態
を工程順に説明する断面図である。図2は、本発明の実
施形態1の製造途中における半導体基板を示す平面図で
ある。
を工程順に説明する断面図である。図2は、本発明の実
施形態1の製造途中における半導体基板を示す平面図で
ある。
【0029】図において、本発明の実施形態1に係る半
導体基板は基本的構成として、少なくとも対をなす2枚
の半導体基板1,4の各々鏡面研磨面を接合面として密
着接合してなる半導体基板であって、対をなす一方の半
導体基板1の接合面となる主表面上の一部に絶縁層2を
有するものであり、絶縁層2は、半導体基板1の主表面
から後退した位置、例えば半導体基板の主表面から0.
1マイクロメーター以下の後退した位置に設けられてい
る。対をなす一方の半導体基板は、単結晶構造のもので
あり、また、半導体基板外周に完全に絶縁層と絶縁層の
ない部分との混載したパターンの大きさは、1平方ミリ
メーター以下になっている。
導体基板は基本的構成として、少なくとも対をなす2枚
の半導体基板1,4の各々鏡面研磨面を接合面として密
着接合してなる半導体基板であって、対をなす一方の半
導体基板1の接合面となる主表面上の一部に絶縁層2を
有するものであり、絶縁層2は、半導体基板1の主表面
から後退した位置、例えば半導体基板の主表面から0.
1マイクロメーター以下の後退した位置に設けられてい
る。対をなす一方の半導体基板は、単結晶構造のもので
あり、また、半導体基板外周に完全に絶縁層と絶縁層の
ない部分との混載したパターンの大きさは、1平方ミリ
メーター以下になっている。
【0030】また、本発明の実施形態1に係る半導体基
板の製造方法は基本的構成として、絶縁膜形成工程と、
絶縁膜後退工程と、接合工程と、熱処理工程と、基板外
周面取り工程及び研削研磨工程を有している。各工程の
処理内容は、下記の通りである。
板の製造方法は基本的構成として、絶縁膜形成工程と、
絶縁膜後退工程と、接合工程と、熱処理工程と、基板外
周面取り工程及び研削研磨工程を有している。各工程の
処理内容は、下記の通りである。
【0031】絶縁層形成工程では、対をなす一方の半導
体基板の一主面に半導体基板外周に完全に絶縁層と絶縁
層のない部分の混載したパターンの形成されていない領
域が存在するように絶縁層を部分的に埋め込んで形成す
る処理を行う。
体基板の一主面に半導体基板外周に完全に絶縁層と絶縁
層のない部分の混載したパターンの形成されていない領
域が存在するように絶縁層を部分的に埋め込んで形成す
る処理を行う。
【0032】絶縁膜後退処理では、前記絶縁層の表面部
分を処理して半導体基板の一主面から引込んだ位置に後
退させる処理を行い、接合工程では、絶縁層が埋め込ま
れた一方の半導体基板の一主面と、他の半導体基板の鏡
面研磨面とを接合する処理を行う。
分を処理して半導体基板の一主面から引込んだ位置に後
退させる処理を行い、接合工程では、絶縁層が埋め込ま
れた一方の半導体基板の一主面と、他の半導体基板の鏡
面研磨面とを接合する処理を行う。
【0033】熱処理工程では、前記接合された半導体基
板を1000℃以上の温度で熱処理し、基板外周面取り
工程では、前記接合された半導体基板の外周部分を面取
りする処理を行い、さらに研削研磨工程では、前記接合
された半導体基板の一方の半導体基板を研削研磨して薄
膜化した半導体基板を形成する処理を行う。
板を1000℃以上の温度で熱処理し、基板外周面取り
工程では、前記接合された半導体基板の外周部分を面取
りする処理を行い、さらに研削研磨工程では、前記接合
された半導体基板の一方の半導体基板を研削研磨して薄
膜化した半導体基板を形成する処理を行う。
【0034】次に半導体基板1としてn-型単結晶シリ
コン基板、半導体基板4としてn+型単結晶シリコン基
板をそれぞれ用い、縦型パワー素子と制御回路素子とを
モノシリックに集積化するのに最適な半導体基板を例に
とって本発明の実施形態1に係る半導体基板の製造方法
を工程順に説明する。
コン基板、半導体基板4としてn+型単結晶シリコン基
板をそれぞれ用い、縦型パワー素子と制御回路素子とを
モノシリックに集積化するのに最適な半導体基板を例に
とって本発明の実施形態1に係る半導体基板の製造方法
を工程順に説明する。
【0035】まず、図1(a)に示すように、5インチ
径、厚さ約600μm、抵抗率約1Ωcmのn-型単結
晶シリコン基板1を用意する。次に図1(a)および図
2に示すように、n-型単結晶シリコン基板1の一方の
主表面の一部に選択酸化(LOCOS)法によって約2
μmの厚さの絶縁膜2を形成する。尚、図2は、n-型
シリコン基板1を示す平面図であり、図2(a)は全体
図、図2(b)は図2(a)の周辺部(A部)の拡大図
であり、基板周辺部の絶縁膜2のパターンサイズは、1
平方ミリメーター以下である。また図2に示すように、
本発明の実施形態1では、絶縁膜2は、シリコン基板1
の外周側の一定幅の範囲に点在させて設けている。
径、厚さ約600μm、抵抗率約1Ωcmのn-型単結
晶シリコン基板1を用意する。次に図1(a)および図
2に示すように、n-型単結晶シリコン基板1の一方の
主表面の一部に選択酸化(LOCOS)法によって約2
μmの厚さの絶縁膜2を形成する。尚、図2は、n-型
シリコン基板1を示す平面図であり、図2(a)は全体
図、図2(b)は図2(a)の周辺部(A部)の拡大図
であり、基板周辺部の絶縁膜2のパターンサイズは、1
平方ミリメーター以下である。また図2に示すように、
本発明の実施形態1では、絶縁膜2は、シリコン基板1
の外周側の一定幅の範囲に点在させて設けている。
【0036】次に図1(b)に示すように、HF系のエ
ッチング液で絶縁膜2を厚さ0.9μmまで薄膜化し、
絶縁膜2の表面をn-型単結晶シリコン基板1の接合面
1aよりも低くする。
ッチング液で絶縁膜2を厚さ0.9μmまで薄膜化し、
絶縁膜2の表面をn-型単結晶シリコン基板1の接合面
1aよりも低くする。
【0037】次に図1(c)に示すように、5インチ
径、厚さ約600μm、抵抗率約0.01〜0.02Ω
cmのn+型単結晶シリコン基板4を用意し、n+型単結
晶シリコン基板4の接合面とn-型単結晶シリコン基板
1上の絶縁膜2が形成されている接合面とを大気中、室
温環境で向かい合わせて接合する。尚、接合は酸素雰囲
気中で行ってもよい。その後、接合を強固にするため、
1000〜1200℃、約2時間程度の熱処理を行う。
基板1,4を接合した際に絶縁膜2と基板4の接合面と
の間には、厚さ0.1μmの空洞3が形成される。
径、厚さ約600μm、抵抗率約0.01〜0.02Ω
cmのn+型単結晶シリコン基板4を用意し、n+型単結
晶シリコン基板4の接合面とn-型単結晶シリコン基板
1上の絶縁膜2が形成されている接合面とを大気中、室
温環境で向かい合わせて接合する。尚、接合は酸素雰囲
気中で行ってもよい。その後、接合を強固にするため、
1000〜1200℃、約2時間程度の熱処理を行う。
基板1,4を接合した際に絶縁膜2と基板4の接合面と
の間には、厚さ0.1μmの空洞3が形成される。
【0038】その後、図1(d)に示すように、図1
(c)のY−Y’面までn-型単結晶シリコン基板1を
研削・研磨して、シリコン基板1を所望の厚さとすると
ともに、その表面を平坦化し、基板1の平坦化した表面
の全面に単結晶シリコン活性層5を形成する。
(c)のY−Y’面までn-型単結晶シリコン基板1を
研削・研磨して、シリコン基板1を所望の厚さとすると
ともに、その表面を平坦化し、基板1の平坦化した表面
の全面に単結晶シリコン活性層5を形成する。
【0039】(実施形態2)図3は、本発明の実施形態
2の製造途中における半導体基板全体を示す断面図であ
る。
2の製造途中における半導体基板全体を示す断面図であ
る。
【0040】図1において本発明に係る半導体基板は基
本的構成として、少なくとも対をなす2枚の半導体基板
1,4の各々鏡面研磨面を接合面として密着接合してな
る半導体基板であって、対をなす一方の半導体基板1
が、前記接合面となる主表面上の一部に絶縁層2を有す
るものであり、前記絶縁層2は、前記半導体基板1の主
表面から後退した位置に設けられている。
本的構成として、少なくとも対をなす2枚の半導体基板
1,4の各々鏡面研磨面を接合面として密着接合してな
る半導体基板であって、対をなす一方の半導体基板1
が、前記接合面となる主表面上の一部に絶縁層2を有す
るものであり、前記絶縁層2は、前記半導体基板1の主
表面から後退した位置に設けられている。
【0041】また、本発明の実施形態2に係る半導体基
板の製造方法は、基本的構成として、絶縁膜形成工程
と、絶縁膜後退処理と、接合工程と、熱処理工程と、基
板外周の面取り工程および研削研磨工程を有している。
各工程の処理内容は下記の通りである。
板の製造方法は、基本的構成として、絶縁膜形成工程
と、絶縁膜後退処理と、接合工程と、熱処理工程と、基
板外周の面取り工程および研削研磨工程を有している。
各工程の処理内容は下記の通りである。
【0042】絶縁層形成工程では、対をなす一方の半導
体基板の一主面に半導体基板外周に完全に絶縁層と絶縁
層のない部分の混載したパターンの形成されていない領
域が存在するように絶縁層を部分的に埋め込んで形成す
る処理を行う。
体基板の一主面に半導体基板外周に完全に絶縁層と絶縁
層のない部分の混載したパターンの形成されていない領
域が存在するように絶縁層を部分的に埋め込んで形成す
る処理を行う。
【0043】絶縁膜後退処理では、前記絶縁層の表面部
分を処理して半導体基板の一主面から引込んだ位置に後
退させる処理を行う。
分を処理して半導体基板の一主面から引込んだ位置に後
退させる処理を行う。
【0044】接合工程では、前記絶縁層が埋め込まれた
一方の半導体基板の一主面と、他の半導体基板の鏡面研
磨面とを接合する処理を行う。
一方の半導体基板の一主面と、他の半導体基板の鏡面研
磨面とを接合する処理を行う。
【0045】熱処理工程では、前記接合された半導体基
板を1000℃以上の温度で酸化雰囲気で熱処理し、前
記絶縁膜後退処理での絶縁膜の後退量以上の保護膜を基
板周辺部に形成する処理を行う。
板を1000℃以上の温度で酸化雰囲気で熱処理し、前
記絶縁膜後退処理での絶縁膜の後退量以上の保護膜を基
板周辺部に形成する処理を行う。
【0046】基板外周面取り工程では、前記接合された
半導体基板の外周部分を面取りする処理を行う。
半導体基板の外周部分を面取りする処理を行う。
【0047】研削研磨工程では、前記接合された半導体
基板の一方の半導体基板を研削研磨して薄膜化した半導
体基板を形成する処理を行う。
基板の一方の半導体基板を研削研磨して薄膜化した半導
体基板を形成する処理を行う。
【0048】次に半導体基板1としてn-型単結晶シリ
コン基板、半導体基板4としてn+型単結晶シリコン基
板をそれぞれ用い、縦型パワー素子と制御回路素子とを
モノシリックに集積化するのに最適な半導体基板の場合
を例にとって本発明の実施形態2に係る製造方法を工程
順に説明する。
コン基板、半導体基板4としてn+型単結晶シリコン基
板をそれぞれ用い、縦型パワー素子と制御回路素子とを
モノシリックに集積化するのに最適な半導体基板の場合
を例にとって本発明の実施形態2に係る製造方法を工程
順に説明する。
【0049】図1(a)に示すように、5インチ径、厚
さ約600μm、抵抗率約1Ωcmのn-型単結晶シリ
コン基板1を用意する。次に図1(a)および図2に示
すように、n-型単結晶シリコン基板1の一方の主表面
の一部に選択酸化(LOCOS)法によって約2μmの
厚さの絶縁膜2を形成する。
さ約600μm、抵抗率約1Ωcmのn-型単結晶シリ
コン基板1を用意する。次に図1(a)および図2に示
すように、n-型単結晶シリコン基板1の一方の主表面
の一部に選択酸化(LOCOS)法によって約2μmの
厚さの絶縁膜2を形成する。
【0050】次に図1(b)に示すように、HF系のエ
ッチング液で絶縁膜2を厚さ0.9μmまで薄膜化し、
絶縁膜2の表面をn-型単結晶シリコン基板1の接合面
1aよりも低くする。
ッチング液で絶縁膜2を厚さ0.9μmまで薄膜化し、
絶縁膜2の表面をn-型単結晶シリコン基板1の接合面
1aよりも低くする。
【0051】次に図1(c)に示すように、5インチ
径、厚さ約600μm、抵抗率約0.01〜0.02Ω
cmのn+型単結晶シリコン基板4を用意し、n+型単結
晶シリコン基板4の接合面とn-型単結晶シリコン基板
1上の絶縁膜2が形成されている接合面とを大気中、室
温環境で向かい合わせて接合する。尚、接合は、酸素雰
囲気中で行ってもよい。基板1,4を接合した際に絶縁
膜2と基板4の接合面との間には、厚さ0.1μmの空
洞3が形成される。その後、接合を強固にするためと基
板周辺部に膜を形成するために1000〜1200℃、
約2時間程度の熱処理を酸化雰囲気中で行い、厚さ約
0.15μmの酸化膜(保護膜)6を形成する。尚、こ
の酸化熱処理は、非酸化性雰囲気での熱処理と酸化性雰
囲気での熱処理とを組み合わせてもよい。また、基板周
辺部の膜は、熱処理後に化学気相成長法によりシリコン
酸化膜、シリコン窒化膜、単結晶シリコン膜、多結晶シ
リコン膜、非結晶シリコン膜を保護膜として形成しても
よい。
径、厚さ約600μm、抵抗率約0.01〜0.02Ω
cmのn+型単結晶シリコン基板4を用意し、n+型単結
晶シリコン基板4の接合面とn-型単結晶シリコン基板
1上の絶縁膜2が形成されている接合面とを大気中、室
温環境で向かい合わせて接合する。尚、接合は、酸素雰
囲気中で行ってもよい。基板1,4を接合した際に絶縁
膜2と基板4の接合面との間には、厚さ0.1μmの空
洞3が形成される。その後、接合を強固にするためと基
板周辺部に膜を形成するために1000〜1200℃、
約2時間程度の熱処理を酸化雰囲気中で行い、厚さ約
0.15μmの酸化膜(保護膜)6を形成する。尚、こ
の酸化熱処理は、非酸化性雰囲気での熱処理と酸化性雰
囲気での熱処理とを組み合わせてもよい。また、基板周
辺部の膜は、熱処理後に化学気相成長法によりシリコン
酸化膜、シリコン窒化膜、単結晶シリコン膜、多結晶シ
リコン膜、非結晶シリコン膜を保護膜として形成しても
よい。
【0052】その後、図1(d)に示すように、図1
(c)のY−Y’面までn-型単結晶シリコン基板1を
研削・研磨して、シリコン基板1を所望の厚さとすると
ともに、その表面を平坦化し、基板1に単結晶シリコン
活性層5を形成する。
(c)のY−Y’面までn-型単結晶シリコン基板1を
研削・研磨して、シリコン基板1を所望の厚さとすると
ともに、その表面を平坦化し、基板1に単結晶シリコン
活性層5を形成する。
【0053】実施形態2は、埋め込まれた絶縁膜パター
ンを基板内で変える必要がないため、実施形態1よりも
絶縁膜形成用マスクの作成を簡単にすることができると
いう利点がある。
ンを基板内で変える必要がないため、実施形態1よりも
絶縁膜形成用マスクの作成を簡単にすることができると
いう利点がある。
【0054】(実施形態3)図4は、本発明の実施形態
3の製造途中における半導体基板を示す平面図である。
3の製造途中における半導体基板を示す平面図である。
【0055】本発明の実施形態3に係る半導体基板は基
本的構成として、少なくとも対をなす2枚の半導体基板
1,4の各々鏡面研磨面を接合面として密着接合してな
る半導体基板であって、対をなす一方の半導体基板1
が、前記接合面となる主表面上の一部に絶縁層2を有す
るものであり、前記絶縁層2は、前記半導体基板1の主
表面から後退した位置に設けられている。
本的構成として、少なくとも対をなす2枚の半導体基板
1,4の各々鏡面研磨面を接合面として密着接合してな
る半導体基板であって、対をなす一方の半導体基板1
が、前記接合面となる主表面上の一部に絶縁層2を有す
るものであり、前記絶縁層2は、前記半導体基板1の主
表面から後退した位置に設けられている。
【0056】本発明の実施形態3に係る半導体基板の製
造方法は、基本的構成として、絶縁膜形成工程と、絶縁
膜後退処理と、表層処理工程と、接合工程と、熱処理工
程と、基板外周の面取り工程および研削研磨工程を有し
ている。各工程の処理内容は下記の通りである。
造方法は、基本的構成として、絶縁膜形成工程と、絶縁
膜後退処理と、表層処理工程と、接合工程と、熱処理工
程と、基板外周の面取り工程および研削研磨工程を有し
ている。各工程の処理内容は下記の通りである。
【0057】絶縁層形成工程では、対をなす一方の半導
体基板の一主面に半導体基板外周に完全に絶縁層と絶縁
層のない部分の混載したパターンの形成されていない領
域が存在するように絶縁層を部分的に埋め込んで形成す
る処理を行う。
体基板の一主面に半導体基板外周に完全に絶縁層と絶縁
層のない部分の混載したパターンの形成されていない領
域が存在するように絶縁層を部分的に埋め込んで形成す
る処理を行う。
【0058】絶縁膜後退処理では、前記絶縁層の表面部
分を処理して半導体基板の一主面から引込んだ位置に後
退させる処理を行う。
分を処理して半導体基板の一主面から引込んだ位置に後
退させる処理を行う。
【0059】表層処理工程では、前記両基板の表面の周
辺部を処理し、前記周辺部を撥水性にする処理を行う。
辺部を処理し、前記周辺部を撥水性にする処理を行う。
【0060】接合工程では、前記絶縁層が埋め込まれた
一方の半導体基板の一主面と、他の半導体基板の鏡面研
磨面とを接合する処理を行う。
一方の半導体基板の一主面と、他の半導体基板の鏡面研
磨面とを接合する処理を行う。
【0061】熱処理工程では、前記接合さらた半導体基
板を1000℃以上の温度で熱処理を行う。
板を1000℃以上の温度で熱処理を行う。
【0062】基板外周面取り工程は、前記接合された半
導体基板の外周部分を面取りする処理を行う。
導体基板の外周部分を面取りする処理を行う。
【0063】研削研磨工程では、前記接合された半導体
基板の一方の半導体基板を研削研磨して薄膜化した半導
体基板を形成する処理を行う。
基板の一方の半導体基板を研削研磨して薄膜化した半導
体基板を形成する処理を行う。
【0064】次に半導体基板1としてn-型単結晶シリ
コン基板、半導体基板4としてn+型単結晶シリコン基
板をそれぞれ用い、縦型パワー素子と制御回路素子とを
モノシリックに集積化するのに最適な半導体基板の場合
を例にとって本発明の実施形態3に係る製造方法を工程
順に説明する。
コン基板、半導体基板4としてn+型単結晶シリコン基
板をそれぞれ用い、縦型パワー素子と制御回路素子とを
モノシリックに集積化するのに最適な半導体基板の場合
を例にとって本発明の実施形態3に係る製造方法を工程
順に説明する。
【0065】図1(a)に示すように、5インチ径、厚
さ約600μm、抵抗率約1Ωcmのn-型単結晶シリ
コン基板1を用意する。次に図1(a)に示すように、
n-型単結晶シリコン基板1の一方の主表面の一部に選
択酸化(LOCOS)法によって約2μmの厚さの絶縁
膜2を形成する。尚、図4は、n-型単結晶シリコン基
板1の全体を示す平面図である。図4から明らかなよう
に、基板の中央部のみにデバイスパターンがあり、基板
の周辺部にはデバイスパターンがなく、単結晶シリコン
のままである。
さ約600μm、抵抗率約1Ωcmのn-型単結晶シリ
コン基板1を用意する。次に図1(a)に示すように、
n-型単結晶シリコン基板1の一方の主表面の一部に選
択酸化(LOCOS)法によって約2μmの厚さの絶縁
膜2を形成する。尚、図4は、n-型単結晶シリコン基
板1の全体を示す平面図である。図4から明らかなよう
に、基板の中央部のみにデバイスパターンがあり、基板
の周辺部にはデバイスパターンがなく、単結晶シリコン
のままである。
【0066】次に図1(b)に示すように、HF系のエ
ッチング液で絶縁膜2を厚さ0.9μmまで薄膜化し、
絶縁膜2の表面をn-型単結晶シリコン基板1の接合面
1aよりも低くする。
ッチング液で絶縁膜2を厚さ0.9μmまで薄膜化し、
絶縁膜2の表面をn-型単結晶シリコン基板1の接合面
1aよりも低くする。
【0067】次にn-型単結晶シリコン基板1を洗浄
後、n-型単結晶シリコン基板1の絶縁膜2が形成され
ている接合面1aの絶縁膜2が形成されていない周辺部
をフッ酸系の液で処理し、洗浄で形成された薄いシリコ
ン酸化膜を取り除き、周辺部を撥水性にする。尚、この
薄いシリコン酸化膜の剥離には、たとえばフッ酸系蒸気
などシリコン酸化膜が剥離できる蒸気を用いてもよい。
後、n-型単結晶シリコン基板1の絶縁膜2が形成され
ている接合面1aの絶縁膜2が形成されていない周辺部
をフッ酸系の液で処理し、洗浄で形成された薄いシリコ
ン酸化膜を取り除き、周辺部を撥水性にする。尚、この
薄いシリコン酸化膜の剥離には、たとえばフッ酸系蒸気
などシリコン酸化膜が剥離できる蒸気を用いてもよい。
【0068】次に図1(c)に示すように、5インチ
径、厚さ約600μm、抵抗率約0.01〜0.02Ω
cmのn+型単結晶シリコン基板4を用意し、n+型単結
晶シリコン基板4の接合面とn-型単結晶シリコン基板
1上の絶縁膜2が形成されている接合面とを大気中、室
温環境で向かい合わせて接合する。尚、接合は、酸素雰
囲気中で行ってもよい。基板1,4を接合した際に絶縁
膜2と基板4の接合面との間には、厚さ0.1μmの空
洞3が形成される。その後、接合を強固にするためと基
板周辺部に膜を形成するために1000〜1200℃、
約2時間程度の熱処理を行う。
径、厚さ約600μm、抵抗率約0.01〜0.02Ω
cmのn+型単結晶シリコン基板4を用意し、n+型単結
晶シリコン基板4の接合面とn-型単結晶シリコン基板
1上の絶縁膜2が形成されている接合面とを大気中、室
温環境で向かい合わせて接合する。尚、接合は、酸素雰
囲気中で行ってもよい。基板1,4を接合した際に絶縁
膜2と基板4の接合面との間には、厚さ0.1μmの空
洞3が形成される。その後、接合を強固にするためと基
板周辺部に膜を形成するために1000〜1200℃、
約2時間程度の熱処理を行う。
【0069】その後、図1(d)に示すように、図1
(c)のY−Y’面までn-型単結晶シリコン基板1を
研削・研磨して、シリコン基板1を所望の厚さとすると
ともに、その表面を平坦化し、基板1に単結晶シリコン
活性層5を形成する。
(c)のY−Y’面までn-型単結晶シリコン基板1を
研削・研磨して、シリコン基板1を所望の厚さとすると
ともに、その表面を平坦化し、基板1に単結晶シリコン
活性層5を形成する。
【0070】実施形態3では、基板周辺部に絶縁膜パタ
ーンを形成しなくともよいため、実施形態1,2に比べ
て周辺部の機械強度を強くすることができるという利点
がある。
ーンを形成しなくともよいため、実施形態1,2に比べ
て周辺部の機械強度を強くすることができるという利点
がある。
【0071】
【発明の効果】以上説明したように本発明によれば、パ
ワーICのデバイス特性に影響を及ぼす縦型パワー素子
形成領域の接合面でのボイド発生を防止することができ
る。
ワーICのデバイス特性に影響を及ぼす縦型パワー素子
形成領域の接合面でのボイド発生を防止することができ
る。
【0072】その理由は、絶縁膜部を凹ませた基板と他
の平坦な基板を接合させて、単結晶シリコン部の部分の
みが接合しいるためである。
の平坦な基板を接合させて、単結晶シリコン部の部分の
みが接合しいるためである。
【0073】さらに、高信頼性の半導体基板およびその
製造方法を提供し、基板作製工程の削減や作製時の高歩
留り等により従来技術に比べて1割以上低コストの基板
を得ることができる。
製造方法を提供し、基板作製工程の削減や作製時の高歩
留り等により従来技術に比べて1割以上低コストの基板
を得ることができる。
【0074】その理由は、周辺部のみを個々に埋め込み
絶縁膜下の未接合部の面積を小さくしたり、周辺部分の
みを埋め込み絶縁膜部をなくしたり、基板周辺部分を保
護膜で覆い、貼り合わせ工程後のデバイス作製時の割れ
や欠けが生じさせないためである。
絶縁膜下の未接合部の面積を小さくしたり、周辺部分の
みを埋め込み絶縁膜部をなくしたり、基板周辺部分を保
護膜で覆い、貼り合わせ工程後のデバイス作製時の割れ
や欠けが生じさせないためである。
【図1】本発明の実施形態に係る製造方法を工程順に説
明するための断面図である。
明するための断面図である。
【図2】本発明の実施形態1に係る製造過程の基板を示
す平面図である。
す平面図である。
【図3】本発明の実施形態2に係る製造過程の基板を示
す平面図である。
す平面図である。
【図4】本発明の実施形態3に係る製造過程の基板を示
す平面図である。
す平面図である。
【図5】従来例に係る製造過程の基板を示す平面図であ
る。
る。
【図6】別の従来例に係る製造過程の基板を示す平面図
である。
である。
1 n-型単結晶シリコン基板 2 絶縁膜 3 空洞 4 n+型単結晶シリコン基板 5 単結晶シリコン活性層 6 保護膜 7 多結晶シリコン層
Claims (6)
- 【請求項1】 少なくとも対をなす2枚の半導体基板の
各々鏡面研磨面を接合面として密着接合してなる半導体
基板であって、 前記対をなす一方の半導体基板は、単結晶構造のもので
あって、接合面となる主表面上の一部に絶縁層を有する
ものであり、 前記絶縁層は、前記半導体基板の主表面から後退した位
置に設けられ、かつ前記半導体基板外周に完全に前記絶
縁層と絶縁層のない部分との混載したパターンの大きさ
は、1平方ミリメーター以下であることを特徴とする半
導体基板。 - 【請求項2】 少なくとも対をなす2枚の半導体基板の
各々鏡面研磨面を接合面として密着接合してなる半導体
基板であって、 前記対をなす一方の半導体基板は、接合面となる主表面
上の一部に絶縁層を有するものであり、 前記絶縁層は、前記半導体基板の主表面から0.1マイ
クロメーター以下の後退した位置に設けられ、 さらに、前記半導体基板の周辺部には、前記半導体基板
の主表面からの前記絶縁物層の後退量以上の保護膜が形
成されていることを特徴とする半導体基板。 - 【請求項3】 前記保護膜は、酸化膜,半導体膜,窒化
膜のいずれかであることを特徴とする請求項2に記載の
半導体基板。 - 【請求項4】 絶縁膜形成工程と、絶縁膜後退処理と、
接合工程と、熱処理工程と、基板外周の面取り工程およ
び研削研磨工程を少なくとも有する半導体基板の製造方
法であって、 絶縁層形成工程は、対をなす一方の半導体基板の一主面
に半導体基板外周に完全に絶縁層と絶縁層のない部分の
混載したパターンの形成されていない領域が存在するよ
うに絶縁層を部分的に埋め込んで形成する処理であり、 絶縁膜後退処理は、前記絶縁層の表面部分を処理して半
導体基板の一主面から引込んだ位置に後退させる処理で
あり、 接合工程は、前記絶縁層が埋め込まれた一方の半導体基
板の一主面と、他の半導体基板の鏡面研磨面とを接合す
る処理であり、 熱処理工程は、前記接合された半導体基板を1000℃
以上の温度で酸化雰囲気で熱処理し、前記絶縁膜後退処
理での絶縁膜の後退量以上の酸化膜を基板周辺部に形成
する処理であり、 研削研磨工程は、前記接合された半導体基板の一方の半
導体基板を研削研磨して薄膜化した半導体基板を形成す
る処理であることを特徴とする半導体基板の製造方法。 - 【請求項5】 絶縁膜形成工程と、絶縁膜後退処理と、
接合工程と、熱処理工程と、保護膜形成工程と、基板外
周の面取り工程および研削研磨工程を少なくとも有する
半導体基板の製造方法であって、 絶縁層形成工程は、対をなす一方の半導体基板の一主面
に半導体基板外周に完全に絶縁層と絶縁層のない部分の
混載したパターンの形成されていない領域が存在するよ
うに絶縁層を部分的に埋め込んで形成する処理であり、 絶縁膜後退処理は、前記絶縁層の表面部分を処理して半
導体基板の一主面から引込んだ位置に後退させる処理で
あり、 接合工程は、前記絶縁層が埋め込まれた一方の半導体基
板の一主面と、他の半導体基板の鏡面研磨面とを接合す
る処理であり、 熱処理工程は、前記接合された半導体基板を1000℃
以上の温度で熱処理することであり、 保護膜形成工程は、前記接合された基板周辺部に前記絶
縁膜後退処理での絶縁膜の後退量以上の厚さの保護膜を
形成する処理であり、 研削研磨工程は、前記接合された半導体基板の一方の半
導体基板を研削研磨して薄膜化した半導体基板を形成す
る処理であることを特徴とする半導体基板の製造方法。 - 【請求項6】 絶縁膜形成工程と、絶縁膜後退処理と、
表層処理工程と、接合工程と、熱処理工程と、基板外周
の面取り工程および研削研磨工程を少なくとも有する半
導体基板の製造方法であって、 絶縁層形成工程は、対をなす一方の半導体基板の一主面
に半導体基板外周に完全に絶縁層と絶縁層のない部分の
混載したパターンの形成されていない領域が存在するよ
うに絶縁層を部分的に埋め込んで形成する処理であり、 絶縁膜後退処理は、前記絶縁層の表面部分を処理して半
導体基板の一主面から引込んだ位置に後退させる処理で
あり、 表層処理工程は、前記両基板の表面の周辺部を処理し、
前記周辺部を撥水性にする処理であり、 接合工程は、前記絶縁層が埋め込まれた一方の半導体基
板の一主面と、他の半導体基板の鏡面研磨面とを接合す
る処理であり、 熱処理工程は、前記接合された半導体基板を1000℃
以上の温度で熱処理することであり、 研削研磨工程は、前記接合された半導体基板の一方の半
導体基板を研削研磨して薄膜化した半導体基板を形成す
る処理であることを特徴とする半導体基板の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09036437A JP3114643B2 (ja) | 1997-02-20 | 1997-02-20 | 半導体基板の構造および製造方法 |
DE19806842A DE19806842A1 (de) | 1997-02-20 | 1998-02-18 | Laminatsubstrat aus Halbleiterwafern, die miteinander ohne Kontakt zwischen Isolierschicht und Halbleiterschicht verbunden sind, und Verfahren zur Herstellung |
KR1019980005177A KR100268121B1 (ko) | 1997-02-20 | 1998-02-19 | 절연층 및 반도체층 사이의 접촉 없이 서로 접착된 반도체웨이퍼로부터 제조되는 적층기판 및 그 제조방법 |
US09/027,180 US6096433A (en) | 1997-02-20 | 1998-02-20 | Laminated substrate fabricated from semiconductor wafers bonded to each other without contact between insulating layer and semiconductor layer and process of fabrication thereof |
US09/591,499 US6346435B1 (en) | 1997-02-20 | 2000-06-12 | Laminated substrate fabricated from semiconductor wafers bonded to each other without contact between insulating layer and semiconductor layer and process of fabrication thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09036437A JP3114643B2 (ja) | 1997-02-20 | 1997-02-20 | 半導体基板の構造および製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10233351A true JPH10233351A (ja) | 1998-09-02 |
JP3114643B2 JP3114643B2 (ja) | 2000-12-04 |
Family
ID=12469799
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09036437A Expired - Fee Related JP3114643B2 (ja) | 1997-02-20 | 1997-02-20 | 半導体基板の構造および製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6096433A (ja) |
JP (1) | JP3114643B2 (ja) |
KR (1) | KR100268121B1 (ja) |
DE (1) | DE19806842A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009071128A (ja) * | 2007-09-14 | 2009-04-02 | Naoetsu Electronics Co Ltd | 半導体接合ウエーハの製造方法 |
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DE19915078A1 (de) * | 1999-04-01 | 2000-10-12 | Siemens Ag | Verfahren zur Prozessierung einer monokristallinen Halbleiterscheibe und teilweise prozessierte Halbleiterscheibe |
US20040023874A1 (en) * | 2002-03-15 | 2004-02-05 | Burgess Catherine E. | Therapeutic polypeptides, nucleic acids encoding same, and methods of use |
KR100343211B1 (ko) * | 1999-11-04 | 2002-07-10 | 윤종용 | 웨이퍼 레벨 진공 패키징이 가능한 mems의 구조물의제작방법 |
JP3580227B2 (ja) * | 2000-06-21 | 2004-10-20 | 三菱住友シリコン株式会社 | 複合基板の分離方法及び分離装置 |
FR2823599B1 (fr) | 2001-04-13 | 2004-12-17 | Commissariat Energie Atomique | Substrat demomtable a tenue mecanique controlee et procede de realisation |
FR2823596B1 (fr) * | 2001-04-13 | 2004-08-20 | Commissariat Energie Atomique | Substrat ou structure demontable et procede de realisation |
FR2848336B1 (fr) | 2002-12-09 | 2005-10-28 | Commissariat Energie Atomique | Procede de realisation d'une structure contrainte destinee a etre dissociee |
FR2850487B1 (fr) * | 2002-12-24 | 2005-12-09 | Commissariat Energie Atomique | Procede de realisation de substrats mixtes et structure ainsi obtenue |
US7198974B2 (en) * | 2003-03-05 | 2007-04-03 | Micron Technology, Inc. | Micro-mechanically strained semiconductor film |
US7220656B2 (en) * | 2003-04-29 | 2007-05-22 | Micron Technology, Inc. | Strained semiconductor by wafer bonding with misorientation |
US7115480B2 (en) * | 2003-05-07 | 2006-10-03 | Micron Technology, Inc. | Micromechanical strained semiconductor by wafer bonding |
US7662701B2 (en) | 2003-05-21 | 2010-02-16 | Micron Technology, Inc. | Gettering of silicon on insulator using relaxed silicon germanium epitaxial proximity layers |
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US7273788B2 (en) | 2003-05-21 | 2007-09-25 | Micron Technology, Inc. | Ultra-thin semiconductors bonded on glass substrates |
FR2856844B1 (fr) | 2003-06-24 | 2006-02-17 | Commissariat Energie Atomique | Circuit integre sur puce de hautes performances |
US7439158B2 (en) | 2003-07-21 | 2008-10-21 | Micron Technology, Inc. | Strained semiconductor by full wafer bonding |
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