JPH06132184A - 埋込み絶縁層を有する接着ウェハ構造 - Google Patents
埋込み絶縁層を有する接着ウェハ構造Info
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Abstract
(57)【要約】
【目的】 格子不整合欠陥をほとんど有さず、最適な熱
拡散性を有する絶縁トレンチ形成にも適したウェハ構造
体を提供すること。 【構成】 本発明の半導体デバイスを形成できるウェハ
構造は第1及び第2のウェハからなっている。第1ウェ
ハは底面に第1の薄い酸化物層を有する第1の基板から
なっている。第2ウェハは頂面に絶縁層が形成されてお
り、該絶縁層が前記第1ウェハの第1基板の熱膨張係数
と合致する熱膨張係数を有しており、さらに高い熱伝導
度を有している第2の基板からなっており、さらに絶縁
層の頂面に形成された薄い酸化物層からなっていて、第
1ウェハの第1の薄い酸化物層が第2ウェハの第2の薄
い酸化物層に接着されている。
拡散性を有する絶縁トレンチ形成にも適したウェハ構造
体を提供すること。 【構成】 本発明の半導体デバイスを形成できるウェハ
構造は第1及び第2のウェハからなっている。第1ウェ
ハは底面に第1の薄い酸化物層を有する第1の基板から
なっている。第2ウェハは頂面に絶縁層が形成されてお
り、該絶縁層が前記第1ウェハの第1基板の熱膨張係数
と合致する熱膨張係数を有しており、さらに高い熱伝導
度を有している第2の基板からなっており、さらに絶縁
層の頂面に形成された薄い酸化物層からなっていて、第
1ウェハの第1の薄い酸化物層が第2ウェハの第2の薄
い酸化物層に接着されている。
Description
【0001】
【産業上の利用分野】本発明はウェハ構造及びこの製造
方法に関する。詳細にいえば、本発明は絶縁層を含むウ
ェハ構造に関する。
方法に関する。詳細にいえば、本発明は絶縁層を含むウ
ェハ構造に関する。
【0002】
【従来の技術】「埋込み絶縁」層を有するウェハ構造は
BiCMOSプロセスによって製造される半導体デバイ
スに特に有用である。BiCMOSプロセスは集積回路
処理技術で、バイポーラ・トランジスタを相補型金属酸
化膜半導体(CMOS)トランジスタを含んでいる基板
ウェル内に形成できるようにするものである。BiCM
OS半導体デバイスの例としては、「パワー・ハングリ
ー」エミッタ結合論理(ECL)バイポーラ回路をシリ
コン・オン・インシュレータ(SOI)構造上に使用し
ているものがある。ECL回路は論理素子及びバイポー
ラ・ドライバとして働く。これらのECL回路の欠点の
1つは、これらの回路がかなりの熱を発生し、発生した
熱がトラップされ、温度を正常な作動には受け入れられ
ないところまで上昇させることである。
BiCMOSプロセスによって製造される半導体デバイ
スに特に有用である。BiCMOSプロセスは集積回路
処理技術で、バイポーラ・トランジスタを相補型金属酸
化膜半導体(CMOS)トランジスタを含んでいる基板
ウェル内に形成できるようにするものである。BiCM
OS半導体デバイスの例としては、「パワー・ハングリ
ー」エミッタ結合論理(ECL)バイポーラ回路をシリ
コン・オン・インシュレータ(SOI)構造上に使用し
ているものがある。ECL回路は論理素子及びバイポー
ラ・ドライバとして働く。これらのECL回路の欠点の
1つは、これらの回路がかなりの熱を発生し、発生した
熱がトラップされ、温度を正常な作動には受け入れられ
ないところまで上昇させることである。
【0003】温度に対して敏感であることに加えて、シ
リコン・デバイスは放射線(たとえば、α線や宇宙線)
に敏感である。シリコン・デバイスの放射線感度を低下
させるためには、放射線経路に沿った放射線の衝撃によ
って発生した正孔/電子対に対してデバイスの集合容積
を下げる必要がある。集合容積はシリコン・デバイス構
造に「埋込み絶縁」層を組み込むことによって下げられ
る。
リコン・デバイスは放射線(たとえば、α線や宇宙線)
に敏感である。シリコン・デバイスの放射線感度を低下
させるためには、放射線経路に沿った放射線の衝撃によ
って発生した正孔/電子対に対してデバイスの集合容積
を下げる必要がある。集合容積はシリコン・デバイス構
造に「埋込み絶縁」層を組み込むことによって下げられ
る。
【0004】最近、「埋込み絶縁」層を形成する技術が
大量生産の段階まで進歩した。詳細にいえば、熱成長S
iO2が埋込み絶縁層として使用されている。2枚の酸
化物成長ウェハの接着を高温(900ないし1100
℃)で行い、これによって2枚の酸化物層を単一の酸化
物層にすることができる。デバイスのウェハ上の過剰な
シリコンは次いで、まず研削し、次にラッピングし、最
後に化学機械的研磨して除去される。市販品としては、
埋め込まれた厚さ5000ÅのSiO2酸化物層上の2
μmのシリコンが、たとえば、信越半導体株式会社から
入手可能である。
大量生産の段階まで進歩した。詳細にいえば、熱成長S
iO2が埋込み絶縁層として使用されている。2枚の酸
化物成長ウェハの接着を高温(900ないし1100
℃)で行い、これによって2枚の酸化物層を単一の酸化
物層にすることができる。デバイスのウェハ上の過剰な
シリコンは次いで、まず研削し、次にラッピングし、最
後に化学機械的研磨して除去される。市販品としては、
埋め込まれた厚さ5000ÅのSiO2酸化物層上の2
μmのシリコンが、たとえば、信越半導体株式会社から
入手可能である。
【0005】熱伝導路を設ければ、厚い熱SiO2酸化
物(5000Å)の埋込み絶縁層も、SOI構造上のE
CL回路での熱蓄積を軽減するために使用できる。熱成
長SiO2を使用すること自体には欠点がある。たとえ
ば、酸化物の熱抵抗は厚さの関数である。酸化物層の熱
抵抗は層を薄くすることによって最小限のものとするこ
とができるが、これは望ましくないキャパシタンス効果
の増加をもたらす。さらに、SiO2の熱膨張係数(5
x10-7C-1)はシリコンの熱膨張係数(32x10-7
C-1)と合っていない。
物(5000Å)の埋込み絶縁層も、SOI構造上のE
CL回路での熱蓄積を軽減するために使用できる。熱成
長SiO2を使用すること自体には欠点がある。たとえ
ば、酸化物の熱抵抗は厚さの関数である。酸化物層の熱
抵抗は層を薄くすることによって最小限のものとするこ
とができるが、これは望ましくないキャパシタンス効果
の増加をもたらす。さらに、SiO2の熱膨張係数(5
x10-7C-1)はシリコンの熱膨張係数(32x10-7
C-1)と合っていない。
【0006】デバイスを低温に維持する他の方法は、米
国特許第4981818号明細書に示されているよう
に、半導体デバイス構造内に多結晶ダイヤモンド層を組
み込むことである。該米国特許明細書においては、化学
的気相成長(CVD)ダイヤモンド層をシリコンの単結
晶上に形成する。ダイヤモンド層の付着中に、単結晶S
iCの中間層がシリコンの単結晶と多結晶CVDダイヤ
モンド層の間に形成する。次いで、シリコンをエッチン
グによって完全に除去し、多結晶CVDダイヤモンド層
で支持されたSiC層を露出させる。その後、半導体デ
バイスをSiCの露出した単結晶上にエピタキシャル成
長させる。このようにして、単結晶半導体多結晶CVD
ダイヤモンド実装デバイス構造が製造される。
国特許第4981818号明細書に示されているよう
に、半導体デバイス構造内に多結晶ダイヤモンド層を組
み込むことである。該米国特許明細書においては、化学
的気相成長(CVD)ダイヤモンド層をシリコンの単結
晶上に形成する。ダイヤモンド層の付着中に、単結晶S
iCの中間層がシリコンの単結晶と多結晶CVDダイヤ
モンド層の間に形成する。次いで、シリコンをエッチン
グによって完全に除去し、多結晶CVDダイヤモンド層
で支持されたSiC層を露出させる。その後、半導体デ
バイスをSiCの露出した単結晶上にエピタキシャル成
長させる。このようにして、単結晶半導体多結晶CVD
ダイヤモンド実装デバイス構造が製造される。
【0007】しかしながら、上記米国特許の教示にした
がって製造されたデバイスには欠点がある。たとえば、
SiC上にエピタキシャル成長した半導体の結晶品質に
は格子不整合などの欠陥が生じる。さらに、CVDダイ
ヤモンド層は半導体デバイスの支持基板となるものであ
り、したがって、比較的厚いCVDダイヤモンド層であ
る必要がある。さらにまた、上記米国特許明細書のダイ
ヤモンド基板が露出しているので、酸素中での高温高エ
ネルギー・プロセス(酸化、プラズマ・アッシングなど
の)という以降のデバイス製造ステップが基板を腐食す
る。したがって、上記米国特許のダイヤモンド層によっ
て、絶縁トレンチ形成、フィールド絶縁、及びレジスト
剥離などのプロセスに対する処理ステップを行うのはき
わめて困難である。
がって製造されたデバイスには欠点がある。たとえば、
SiC上にエピタキシャル成長した半導体の結晶品質に
は格子不整合などの欠陥が生じる。さらに、CVDダイ
ヤモンド層は半導体デバイスの支持基板となるものであ
り、したがって、比較的厚いCVDダイヤモンド層であ
る必要がある。さらにまた、上記米国特許明細書のダイ
ヤモンド基板が露出しているので、酸素中での高温高エ
ネルギー・プロセス(酸化、プラズマ・アッシングなど
の)という以降のデバイス製造ステップが基板を腐食す
る。したがって、上記米国特許のダイヤモンド層によっ
て、絶縁トレンチ形成、フィールド絶縁、及びレジスト
剥離などのプロセスに対する処理ステップを行うのはき
わめて困難である。
【0008】
【発明が解決しようとする課題】本発明の目的は、上述
の問題のない埋込み絶縁層を有するウェハ構造を提供す
ることである。さらに本発明の目的は、このような構造
が格子不整合欠陥をほとんど有さず、また最適な熱拡散
性を有し、さらにまた、このような構造が絶縁トレンチ
形成に適したものであるウェハ構造を提供することであ
る。
の問題のない埋込み絶縁層を有するウェハ構造を提供す
ることである。さらに本発明の目的は、このような構造
が格子不整合欠陥をほとんど有さず、また最適な熱拡散
性を有し、さらにまた、このような構造が絶縁トレンチ
形成に適したものであるウェハ構造を提供することであ
る。
【0009】
【課題を解決するための手段】本発明によれば、後で半
導体構造が形成される、埋込み絶縁層を有するウェハ構
造は第1及び第2ウェハからなっている。第1ウェハは
底面に薄い酸化物層が形成されている第1基板からなっ
ており、第1基板は固有熱膨張係数を有している。第2
ウェハは頂面に絶縁層が形成されている第2基板からな
っており、絶縁層は第1基板の固有熱膨張係数とほぼ合
致した固有熱膨張係数を有しており、さらに高い熱伝導
性を有している。第2ウェハはさらに絶縁層の頂面に形
成された薄い酸化物層も含んでいる。第1ウェハの第1
の薄い酸化物層は、第2ウェハの第2の薄い酸化物層に
接着されている。
導体構造が形成される、埋込み絶縁層を有するウェハ構
造は第1及び第2ウェハからなっている。第1ウェハは
底面に薄い酸化物層が形成されている第1基板からなっ
ており、第1基板は固有熱膨張係数を有している。第2
ウェハは頂面に絶縁層が形成されている第2基板からな
っており、絶縁層は第1基板の固有熱膨張係数とほぼ合
致した固有熱膨張係数を有しており、さらに高い熱伝導
性を有している。第2ウェハはさらに絶縁層の頂面に形
成された薄い酸化物層も含んでいる。第1ウェハの第1
の薄い酸化物層は、第2ウェハの第2の薄い酸化物層に
接着されている。
【0010】また、本発明によれば、後で半導体構造が
形成される、埋込み絶縁層を有するウェハ構造を作成す
る方法は、a)固有熱膨張係数を有する第1基板の底面
に第1の薄い酸化物層を形成し、b)第2の基板の頂面
に、第1基板の固有熱膨張係数とほぼ合致した固有熱膨
張係数を有しており、さらに高い熱伝導性を有している
絶縁層を形成し、c)絶縁層の頂面に第2の薄い酸化物
層を形成し、d)第1の薄い酸化物層を第2の薄い酸化
物層に接着するステップからなっている。
形成される、埋込み絶縁層を有するウェハ構造を作成す
る方法は、a)固有熱膨張係数を有する第1基板の底面
に第1の薄い酸化物層を形成し、b)第2の基板の頂面
に、第1基板の固有熱膨張係数とほぼ合致した固有熱膨
張係数を有しており、さらに高い熱伝導性を有している
絶縁層を形成し、c)絶縁層の頂面に第2の薄い酸化物
層を形成し、d)第1の薄い酸化物層を第2の薄い酸化
物層に接着するステップからなっている。
【0011】
【実施例】図1を参照すると、本発明による接着ウェハ
構造10は第1主ウェハ20及び2次ハンドル・ウェハ
22からなっている。主ウェハ20は底面に酸化物層2
6aが形成されている基板24を含んでいる。基板24
は100−650μm程度の厚さを有するシリコン原基
板を含んでいることが好ましい。シリコン原基板は約3
2x10-7C-1の熱膨張係数を有している。さらに、シ
リコン原基板の不良密度はきわめて低い。基板24をシ
リコンに関して説明したが、基板24をゲルマニウム原
基板で構成できることを理解すべきである。
構造10は第1主ウェハ20及び2次ハンドル・ウェハ
22からなっている。主ウェハ20は底面に酸化物層2
6aが形成されている基板24を含んでいる。基板24
は100−650μm程度の厚さを有するシリコン原基
板を含んでいることが好ましい。シリコン原基板は約3
2x10-7C-1の熱膨張係数を有している。さらに、シ
リコン原基板の不良密度はきわめて低い。基板24をシ
リコンに関して説明したが、基板24をゲルマニウム原
基板で構成できることを理解すべきである。
【0012】酸化物層26aは約10−500Åの範囲
の厚さを有する薄い酸化物層からなっている。酸化物層
26aを周知の酸化技法によって形成し、これによって
基板24の頂面及び底面の両方を酸化することも、ある
いは一方面だけ(説明を簡単にするため、以下では底面
だけを取り上げる)を酸化することもできる。酸化物層
26aは厚さ250Åのシリコン酸化物層、たとえば、
2酸化シリコン(SiO2)からなり、約800℃の酸
素雰囲気中で熱成長させたものであることが好ましい。
あるいは、酸化物層26aは多結晶付着したCVD酸化
物または蒸着酸化物であって、基板24上でのシリコン
の消費を排除したものであってもかまわない。
の厚さを有する薄い酸化物層からなっている。酸化物層
26aを周知の酸化技法によって形成し、これによって
基板24の頂面及び底面の両方を酸化することも、ある
いは一方面だけ(説明を簡単にするため、以下では底面
だけを取り上げる)を酸化することもできる。酸化物層
26aは厚さ250Åのシリコン酸化物層、たとえば、
2酸化シリコン(SiO2)からなり、約800℃の酸
素雰囲気中で熱成長させたものであることが好ましい。
あるいは、酸化物層26aは多結晶付着したCVD酸化
物または蒸着酸化物であって、基板24上でのシリコン
の消費を排除したものであってもかまわない。
【0013】2次ハンドル・ウェハ22は頂面に絶縁層
30が形成された基板28からなる。基板28は100
−650μm程度の厚さを有するシリコン原基板を含ん
でいることが好ましい。基板28もゲルマニウム原板で
構成されていてもかまわない。基板28の頂面には、絶
縁層30が形成されている。絶縁層30は0.01ない
し1.0μmの範囲の厚さを有するダイヤモンド絶縁層
を含むことができる。絶縁層30は0.5μmの厚さを
有する化学的気相成長(CVD)ダイヤモンド層である
ことが好ましい。CVD法は当分野で周知のものであ
り、本明細書では説明しない。基板上へのダイヤモンド
のCVD形成は比較的均一な表面をもたらす低い付着速
度をもたらす。しかしながら、ダイヤモンド層の表面は
ダイヤモンドの結晶成長による隆起を含んでいる。ダイ
ヤモンドを使用するのが有利なのは、ダイヤモンドが1
8x10-7C-1という熱膨張係数を有しており、これが
シリコンの係数(32x10-7C-1)とほぼ合致してい
るからである。これは熱膨張係数が5x10-7C-1であ
る2酸化シリコンとは対照的なものである。さらに、C
VDダイヤモンドは熱伝導度が低い(0.014W/c
m K)熱成長SiO2よりも3桁高い熱伝導度(18
−20W/cm K)を有している。さらにまた、CV
Dダイヤモンド・フィルムは3ないし6の誘電率(プロ
セスによって異なる)、及び1x1010ないし1x10
16Ω−cmの低い誘電抵抗率(プロセスによって異な
る)を有している。絶縁層30が基板28の頂面へのダ
イヤモンドのプラズマ・スプレイ・コーティングによっ
て形成されたダイヤモンド層で構成されていてもよいこ
とに留意すべきである。
30が形成された基板28からなる。基板28は100
−650μm程度の厚さを有するシリコン原基板を含ん
でいることが好ましい。基板28もゲルマニウム原板で
構成されていてもかまわない。基板28の頂面には、絶
縁層30が形成されている。絶縁層30は0.01ない
し1.0μmの範囲の厚さを有するダイヤモンド絶縁層
を含むことができる。絶縁層30は0.5μmの厚さを
有する化学的気相成長(CVD)ダイヤモンド層である
ことが好ましい。CVD法は当分野で周知のものであ
り、本明細書では説明しない。基板上へのダイヤモンド
のCVD形成は比較的均一な表面をもたらす低い付着速
度をもたらす。しかしながら、ダイヤモンド層の表面は
ダイヤモンドの結晶成長による隆起を含んでいる。ダイ
ヤモンドを使用するのが有利なのは、ダイヤモンドが1
8x10-7C-1という熱膨張係数を有しており、これが
シリコンの係数(32x10-7C-1)とほぼ合致してい
るからである。これは熱膨張係数が5x10-7C-1であ
る2酸化シリコンとは対照的なものである。さらに、C
VDダイヤモンドは熱伝導度が低い(0.014W/c
m K)熱成長SiO2よりも3桁高い熱伝導度(18
−20W/cm K)を有している。さらにまた、CV
Dダイヤモンド・フィルムは3ないし6の誘電率(プロ
セスによって異なる)、及び1x1010ないし1x10
16Ω−cmの低い誘電抵抗率(プロセスによって異な
る)を有している。絶縁層30が基板28の頂面へのダ
イヤモンドのプラズマ・スプレイ・コーティングによっ
て形成されたダイヤモンド層で構成されていてもよいこ
とに留意すべきである。
【0014】さらに図1において、酸化物層26bが絶
縁層30の頂面に形成されている。酸化物層26bには
2つの機能がある。第1は、酸化物層26bは絶縁層3
0の頂面の粗さを解消するためのバッファ層を提供す
る。第2に、酸化物層26bを酸化物層26aとの接着
に使用して、主ウェハ20を2次ハンドル・ウェハ22
に接着する。好ましい実施例において、絶縁層30がダ
イヤモンド層を含んでいるため、酸化物層26bを熱成
長させるのではなく、ダイヤモンド層上に付着させなけ
ればならない。ダイヤモンド・フィルムの熱酸化によっ
て揮発性材料が生じ、ダイヤモンド・フィルムが分解し
てしまうからである。酸化物層26bを酸化物層26a
と同様な材料、すなわちシリコン酸化物で構成するのが
好ましい。さらに、酸化物層26bがダイヤモンド層の
頂面の粗さを解消するための0.1μm超の初期厚さを
有する多結晶付着SiO2であることが好ましい。次い
で、酸化物層26bを0.1μm未満の厚さまで、たと
えば、適当な周知の化学機械的研磨によって、平面化す
る。結果として、酸化物層26bは従来技術で使用され
ている厚さが0.5μmのSiO2の絶縁層に関して比
較的薄い(すなわち、0.1μm未満ないし20%未満
の厚さ)ものとなる。
縁層30の頂面に形成されている。酸化物層26bには
2つの機能がある。第1は、酸化物層26bは絶縁層3
0の頂面の粗さを解消するためのバッファ層を提供す
る。第2に、酸化物層26bを酸化物層26aとの接着
に使用して、主ウェハ20を2次ハンドル・ウェハ22
に接着する。好ましい実施例において、絶縁層30がダ
イヤモンド層を含んでいるため、酸化物層26bを熱成
長させるのではなく、ダイヤモンド層上に付着させなけ
ればならない。ダイヤモンド・フィルムの熱酸化によっ
て揮発性材料が生じ、ダイヤモンド・フィルムが分解し
てしまうからである。酸化物層26bを酸化物層26a
と同様な材料、すなわちシリコン酸化物で構成するのが
好ましい。さらに、酸化物層26bがダイヤモンド層の
頂面の粗さを解消するための0.1μm超の初期厚さを
有する多結晶付着SiO2であることが好ましい。次い
で、酸化物層26bを0.1μm未満の厚さまで、たと
えば、適当な周知の化学機械的研磨によって、平面化す
る。結果として、酸化物層26bは従来技術で使用され
ている厚さが0.5μmのSiO2の絶縁層に関して比
較的薄い(すなわち、0.1μm未満ないし20%未満
の厚さ)ものとなる。
【0015】次いで、主ウェハ20を2次ハンドル・ウ
ェハ22に接着させて配置し、酸化物層26a及び26
bが密着するようにする。次いで、ウェハ20及び22
を900℃と1100℃の間の温度で、たとえば、2時
間の間熱処理する。結果として、酸化物層26a及び2
6bを接着し、図2に示すように単一の酸化物層26を
形成する。得られる単一の酸化物層26は依然比較的薄
く、典型的な厚さは250−1000Åの範囲である。
好ましい実施例において、酸化物層26は2酸化シリコ
ンからなっており、厚さは約500Åである。
ェハ22に接着させて配置し、酸化物層26a及び26
bが密着するようにする。次いで、ウェハ20及び22
を900℃と1100℃の間の温度で、たとえば、2時
間の間熱処理する。結果として、酸化物層26a及び2
6bを接着し、図2に示すように単一の酸化物層26を
形成する。得られる単一の酸化物層26は依然比較的薄
く、典型的な厚さは250−1000Åの範囲である。
好ましい実施例において、酸化物層26は2酸化シリコ
ンからなっており、厚さは約500Åである。
【0016】図2に示すウェハ構造10を研削、ラッピ
ング、湿式エッチング、及び化学機械的研磨という周知
の工程によってさらに処理し、図3に示すようなウェハ
構造10を得ることができる。研削、ラッピング、湿式
エッチング、及び化学機械的研磨はすべて当分野で周知
のものであり、本明細書では詳細な説明を行わない。基
板24を特定のデバイスの要件にしたがって希望する厚
さまで薄くすることができる。たとえば、基板24を2
μm程度の厚さまで薄くすることができる。
ング、湿式エッチング、及び化学機械的研磨という周知
の工程によってさらに処理し、図3に示すようなウェハ
構造10を得ることができる。研削、ラッピング、湿式
エッチング、及び化学機械的研磨はすべて当分野で周知
のものであり、本明細書では詳細な説明を行わない。基
板24を特定のデバイスの要件にしたがって希望する厚
さまで薄くすることができる。たとえば、基板24を2
μm程度の厚さまで薄くすることができる。
【0017】得られる図3のウェハ構造10は、それ
故、基板24に半導体デバイスを形成するのに適したも
のである。上述したように、基板24がシリコン原基板
であり、格子不整合欠陥及びその他の欠陥がほとんどな
いことが好ましい。したがって、ウェハ構造10は格子
不整合が最小限の基板と組み合わされた埋込み絶縁層を
有するウェハ構造を提供する。さらに、埋込み絶縁層の
熱膨張係数は、能動半導体デバイスから熱をきわめて効
率よく伝える基板の熱膨張係数と実質的に合致してい
る。絶縁層は高い熱伝導度も有している。さらにまた、
薄い酸化物層26に加えて、ダイヤモンド・フィルムか
らなる絶縁層30が存在することによって、望ましくな
い容量効果が最小限のものとなる。
故、基板24に半導体デバイスを形成するのに適したも
のである。上述したように、基板24がシリコン原基板
であり、格子不整合欠陥及びその他の欠陥がほとんどな
いことが好ましい。したがって、ウェハ構造10は格子
不整合が最小限の基板と組み合わされた埋込み絶縁層を
有するウェハ構造を提供する。さらに、埋込み絶縁層の
熱膨張係数は、能動半導体デバイスから熱をきわめて効
率よく伝える基板の熱膨張係数と実質的に合致してい
る。絶縁層は高い熱伝導度も有している。さらにまた、
薄い酸化物層26に加えて、ダイヤモンド・フィルムか
らなる絶縁層30が存在することによって、望ましくな
い容量効果が最小限のものとなる。
【0018】本発明による他の実施例(図4、図5及び
図6)において、ウェハ構造100は、以下の点を除
き、好ましい実施例とほぼ同じである。酸化物層126
bとは異なるバッファ層132を絶縁層130の頂面に
形成してから、酸化物層126bを形成する(図4参
照)。前述したように、ダイヤモンド・フィルムの表面
はダイヤモンドの結晶構造のため、粗く、隆起がある。
バッファ層132はダイヤモンド・フィルムからなる絶
縁層130の頂面の粗さを解消するために設けられてい
る。詳細にいえば、バッファ層132は平面化すること
ができ、かつ以降の接着のための酸化物の成長を容易と
する比較的柔らかい層をもたらす。バッファ層132が
多結晶層、詳細にいえば、ポリシリコンであることが好
ましい。ポリシリコンの形成のため、バッファ層132
を650℃の温度の低圧CVDによって形成することが
できる。プラズマ強化またはフォト強化CVDをポリシ
リコン・バッファ層132の形成に用いることができ
る。前述のように、このようなCVD法が当分野で周知
のものであり、したがって本明細書では説明しない。バ
ッファ層132はアモルファス・シリコンを含んでいる
こともできる。アモルファス・シリコンを形成する場
合、バッファ層132を550℃という低温の低圧CV
D、あるいはその他の当分野で周知の方法によって形成
することができる。さらに、バッファ層はポリ−ゲルマ
ニウム層であってもよい。
図6)において、ウェハ構造100は、以下の点を除
き、好ましい実施例とほぼ同じである。酸化物層126
bとは異なるバッファ層132を絶縁層130の頂面に
形成してから、酸化物層126bを形成する(図4参
照)。前述したように、ダイヤモンド・フィルムの表面
はダイヤモンドの結晶構造のため、粗く、隆起がある。
バッファ層132はダイヤモンド・フィルムからなる絶
縁層130の頂面の粗さを解消するために設けられてい
る。詳細にいえば、バッファ層132は平面化すること
ができ、かつ以降の接着のための酸化物の成長を容易と
する比較的柔らかい層をもたらす。バッファ層132が
多結晶層、詳細にいえば、ポリシリコンであることが好
ましい。ポリシリコンの形成のため、バッファ層132
を650℃の温度の低圧CVDによって形成することが
できる。プラズマ強化またはフォト強化CVDをポリシ
リコン・バッファ層132の形成に用いることができ
る。前述のように、このようなCVD法が当分野で周知
のものであり、したがって本明細書では説明しない。バ
ッファ層132はアモルファス・シリコンを含んでいる
こともできる。アモルファス・シリコンを形成する場
合、バッファ層132を550℃という低温の低圧CV
D、あるいはその他の当分野で周知の方法によって形成
することができる。さらに、バッファ層はポリ−ゲルマ
ニウム層であってもよい。
【0019】上述のように、バッファ層132は比較的
柔らかい層をもたらす。バッファ層132は本質的にダ
イヤモンド表面を複製したもので、ダイヤモンド絶縁層
表面の粗さを解消するために0.1μm超の厚さを有し
ている。バッファ層132は次いで、化学機械的研磨に
よって、希望する厚さまで平面化される。他の実施例に
おいて、バッファ層132の平面化された厚さは0.2
50μmないし0.1μmの範囲である。
柔らかい層をもたらす。バッファ層132は本質的にダ
イヤモンド表面を複製したもので、ダイヤモンド絶縁層
表面の粗さを解消するために0.1μm超の厚さを有し
ている。バッファ層132は次いで、化学機械的研磨に
よって、希望する厚さまで平面化される。他の実施例に
おいて、バッファ層132の平面化された厚さは0.2
50μmないし0.1μmの範囲である。
【0020】バッファ層132の形成に続いて、薄い酸
化物層126bがその頂面上に形成される。酸化物層1
26bの厚さは約10−500Åの範囲である。酸化物
層126bは250ÅのたとえばSiO2のようなシリ
コン酸化物層を含んでおり、約800℃において酸素雰
囲気中で熱成長されたものであることが好ましい。ある
いは、酸化物層126bをバッファ層132上に多結晶
付着してもよい。
化物層126bがその頂面上に形成される。酸化物層1
26bの厚さは約10−500Åの範囲である。酸化物
層126bは250ÅのたとえばSiO2のようなシリ
コン酸化物層を含んでおり、約800℃において酸素雰
囲気中で熱成長されたものであることが好ましい。ある
いは、酸化物層126bをバッファ層132上に多結晶
付着してもよい。
【0021】他の実施例の接着ウェハ構造100はそれ
故、第1主ウェハ120及び2次ハンドル・ウェハ12
2を含んでいる。主ウェハ120は底面上に薄い酸化物
層126aが形成された基板124を含んでいる。2次
ハンドル・ウェハ122は頂面に絶縁層130が形成さ
れた基板128を含んでいる。この場合、絶縁層130
は厚さが0.5μmの化学的気相成長(CVD)ダイヤ
モンド層であることが好ましい。バッファ層132が絶
縁層130の頂面に形成され、その後、薄い酸化物層1
26bがバッファ層132の頂面上に形成される。主ウ
ェハ120は上述のように熱処理によって2次ハンドル
・ウェハ122に接着され、酸化物層126a及び12
6bが接着して、単一の酸化物層126を形成するよう
になる。酸化物層126は比較的薄く、酸化物層の厚さ
が5000Åであるのに対し、厚さが250−1000
Åとなっている。酸化物層126は二酸化シリコンで構
成されており、約500Åの厚さを有しているのが好ま
しい。
故、第1主ウェハ120及び2次ハンドル・ウェハ12
2を含んでいる。主ウェハ120は底面上に薄い酸化物
層126aが形成された基板124を含んでいる。2次
ハンドル・ウェハ122は頂面に絶縁層130が形成さ
れた基板128を含んでいる。この場合、絶縁層130
は厚さが0.5μmの化学的気相成長(CVD)ダイヤ
モンド層であることが好ましい。バッファ層132が絶
縁層130の頂面に形成され、その後、薄い酸化物層1
26bがバッファ層132の頂面上に形成される。主ウ
ェハ120は上述のように熱処理によって2次ハンドル
・ウェハ122に接着され、酸化物層126a及び12
6bが接着して、単一の酸化物層126を形成するよう
になる。酸化物層126は比較的薄く、酸化物層の厚さ
が5000Åであるのに対し、厚さが250−1000
Åとなっている。酸化物層126は二酸化シリコンで構
成されており、約500Åの厚さを有しているのが好ま
しい。
【0022】図5に示したウェハ構造100を研削、ラ
ッピング、湿式エッチング、及び化学機械的研磨という
周知の工程によってさらに処理し、図6に示すようなウ
ェハ構造100を得ることができる。研削、ラッピン
グ、湿式エッチング、及び化学機械的研磨はすべて当分
野で周知のものであり、本明細書では詳細な説明を行わ
ない。基板124を特定のデバイスの要件にしたがって
希望する厚さまで薄くすることができる。たとえば、基
板124を2μm程度の厚さまで薄くすることができ
る。
ッピング、湿式エッチング、及び化学機械的研磨という
周知の工程によってさらに処理し、図6に示すようなウ
ェハ構造100を得ることができる。研削、ラッピン
グ、湿式エッチング、及び化学機械的研磨はすべて当分
野で周知のものであり、本明細書では詳細な説明を行わ
ない。基板124を特定のデバイスの要件にしたがって
希望する厚さまで薄くすることができる。たとえば、基
板124を2μm程度の厚さまで薄くすることができ
る。
【0023】得られる図6のウェハ構造100は、それ
故、基板124に半導体デバイスを形成するのに適した
ものである。基板124がシリコン原基板であり、格子
不整合欠陥及びその他の欠陥がほとんどないことが好ま
しい。したがって、ウェハ構造100は格子不整合が最
小限の基板と組み合わされた埋込み絶縁層を有するウェ
ハ構造を提供する。さらに、埋込み絶縁層の熱膨張係数
は、能動半導体デバイスから熱をきわめて効率よく伝え
る基板の熱膨張係数と実質的に合致している。さらにま
た、バッファ層132及び薄い酸化物層126に加え
て、ダイヤモンド・フィルムからなる絶縁層130が存
在することによって、望ましくない容量効果が最小限の
ものとなる。
故、基板124に半導体デバイスを形成するのに適した
ものである。基板124がシリコン原基板であり、格子
不整合欠陥及びその他の欠陥がほとんどないことが好ま
しい。したがって、ウェハ構造100は格子不整合が最
小限の基板と組み合わされた埋込み絶縁層を有するウェ
ハ構造を提供する。さらに、埋込み絶縁層の熱膨張係数
は、能動半導体デバイスから熱をきわめて効率よく伝え
る基板の熱膨張係数と実質的に合致している。さらにま
た、バッファ層132及び薄い酸化物層126に加え
て、ダイヤモンド・フィルムからなる絶縁層130が存
在することによって、望ましくない容量効果が最小限の
ものとなる。
【0024】本発明のさらに他の実施例において、ウェ
ハ構造10は絶縁トレンチの形成に適したものである
(図7及び図8)。詳細にいえば、ウェハ構造10は酸
化物層26からなる反応性イオン・エッチング(RI
E)ストップ層を備えている。酸化物層26はさらに下
地絶縁層30に対する保護ももたらす。熱酸化トレンチ
側壁を有する絶縁トレンチを形成には、ダイヤモンド絶
縁層に直接形成する場合、問題が生じる。本発明のさら
に他の実施例による手順は、700℃を超える温度で発
生するダイヤモンド・フィルム絶縁層の酸化を回避す
る。RIEは当分野で周知のものであり、本明細書では
簡単に説明するだけにとどめる。
ハ構造10は絶縁トレンチの形成に適したものである
(図7及び図8)。詳細にいえば、ウェハ構造10は酸
化物層26からなる反応性イオン・エッチング(RI
E)ストップ層を備えている。酸化物層26はさらに下
地絶縁層30に対する保護ももたらす。熱酸化トレンチ
側壁を有する絶縁トレンチを形成には、ダイヤモンド絶
縁層に直接形成する場合、問題が生じる。本発明のさら
に他の実施例による手順は、700℃を超える温度で発
生するダイヤモンド・フィルム絶縁層の酸化を回避す
る。RIEは当分野で周知のものであり、本明細書では
簡単に説明するだけにとどめる。
【0025】図7には、図1ないし図3に関連して説明
した方法を使用して形成し、絶縁トレンチ形成の最初の
ステップのRIEエッチングが完了しているウェハ構造
10が示されている。基板24の頂面は、上述のように
希望する厚さまで薄くされた後、標準的な技法を使用し
て酸化され、次いで窒化物の層が付着されて、複合フィ
ルム34を形成する。この複合フィルム34はトレンチ
のマスキング層として使われる。次いで、周知のリソグ
ラフィ・プロセスを使用してトレンチのパターン化を行
い、パターン化されたフォトレジスト・フィルム(図示
せず)によってトレンチ位置36及び38を画定する。
四フッ化炭素(CF4)プラズマ・エッチングによっ
て、フィルム層34を開く。エッチング後、フォトレジ
スト・フィルムを剥離する。HBr/Cl2プラズマを
次いで使用して、基板24をエッチングし、埋込み絶縁
層26のところで停止する。40a及び40bからなる
側壁40を次いで形成する。トレンチ側壁40aの形成
は熱酸化によって行われる。熱酸化ならびにCVD S
iO2の付着及びエッチングの組合せを使用して、側壁
スペーサ40bを形成する。それ故、図7に示すような
最初のステップの予備トレンチ36及び38が形成され
る。
した方法を使用して形成し、絶縁トレンチ形成の最初の
ステップのRIEエッチングが完了しているウェハ構造
10が示されている。基板24の頂面は、上述のように
希望する厚さまで薄くされた後、標準的な技法を使用し
て酸化され、次いで窒化物の層が付着されて、複合フィ
ルム34を形成する。この複合フィルム34はトレンチ
のマスキング層として使われる。次いで、周知のリソグ
ラフィ・プロセスを使用してトレンチのパターン化を行
い、パターン化されたフォトレジスト・フィルム(図示
せず)によってトレンチ位置36及び38を画定する。
四フッ化炭素(CF4)プラズマ・エッチングによっ
て、フィルム層34を開く。エッチング後、フォトレジ
スト・フィルムを剥離する。HBr/Cl2プラズマを
次いで使用して、基板24をエッチングし、埋込み絶縁
層26のところで停止する。40a及び40bからなる
側壁40を次いで形成する。トレンチ側壁40aの形成
は熱酸化によって行われる。熱酸化ならびにCVD S
iO2の付着及びエッチングの組合せを使用して、側壁
スペーサ40bを形成する。それ故、図7に示すような
最初のステップの予備トレンチ36及び38が形成され
る。
【0026】絶縁トレンチ形成の第2ステップのトレン
チRIEエッチングを次いで行って、図8に示すよう
に、酸化物層26、絶縁層30を、絶縁層30の下方へ
5000−10000Åまで切り開く。すなわち、第2
ステップのエッチングはマスクを頂部窒化物マスクを層
34をマスクとして使用して酸化物層26をエッチング
することを含んでいる。窒化物に対する酸化物の選択的
エッチングを使用する必要がある。このエッチングは当
分野で周知のものであり、本明細書では説明しない。次
いで、絶縁層30をO2/Arプラズマを使用して開
く。このプロセスは酸化物、窒化物及びシリコンに対す
る無制限のエッチング選択性を有しており、これも当分
野では周知のものである。最後に、HBr/Cl2プラ
ズマを再度使用して、トレンチの総深さの約10%まで
ハンドル・ウェハ22のシリコン基板28をオーバーエ
ッチングする。
チRIEエッチングを次いで行って、図8に示すよう
に、酸化物層26、絶縁層30を、絶縁層30の下方へ
5000−10000Åまで切り開く。すなわち、第2
ステップのエッチングはマスクを頂部窒化物マスクを層
34をマスクとして使用して酸化物層26をエッチング
することを含んでいる。窒化物に対する酸化物の選択的
エッチングを使用する必要がある。このエッチングは当
分野で周知のものであり、本明細書では説明しない。次
いで、絶縁層30をO2/Arプラズマを使用して開
く。このプロセスは酸化物、窒化物及びシリコンに対す
る無制限のエッチング選択性を有しており、これも当分
野では周知のものである。最後に、HBr/Cl2プラ
ズマを再度使用して、トレンチの総深さの約10%まで
ハンドル・ウェハ22のシリコン基板28をオーバーエ
ッチングする。
【0027】第2ステップのRIEエッチングの完了時
に、トレンチ36及び38が薄いCVD SiO2コー
ティング42によってコーティングされ、その後、トレ
ンチ充填材44としてホウリンケイ酸ドープ・ガラス
(BPSG)、ホウケイ酸ドープ・ガラス(BSG)ま
たはポリシリコンを使用して充填するのが好ましい。充
填プロセス中には、非酸化雰囲気だけが使用されるが、
これは酸化雰囲気がダイヤモンド絶縁層を損なうからで
ある。トレンチ充填材44のCVD付着を次いで行っ
て、充填材が完成時に各トレンチの頂部に閉じ込められ
るようにする。トレンチの充填中に生じるボイドないし
間隙は、後で窒素中で約30分間900ないし1000
℃でトレンチ充填材をリフローすることによって除去で
きる。これは図9に示すような充填されたトレンチ36
及び38をもたらす。次いで、以降のデバイスの製造に
備えて、構造10を希望する厚さまで平面化する(図1
0)。
に、トレンチ36及び38が薄いCVD SiO2コー
ティング42によってコーティングされ、その後、トレ
ンチ充填材44としてホウリンケイ酸ドープ・ガラス
(BPSG)、ホウケイ酸ドープ・ガラス(BSG)ま
たはポリシリコンを使用して充填するのが好ましい。充
填プロセス中には、非酸化雰囲気だけが使用されるが、
これは酸化雰囲気がダイヤモンド絶縁層を損なうからで
ある。トレンチ充填材44のCVD付着を次いで行っ
て、充填材が完成時に各トレンチの頂部に閉じ込められ
るようにする。トレンチの充填中に生じるボイドないし
間隙は、後で窒素中で約30分間900ないし1000
℃でトレンチ充填材をリフローすることによって除去で
きる。これは図9に示すような充填されたトレンチ36
及び38をもたらす。次いで、以降のデバイスの製造に
備えて、構造10を希望する厚さまで平面化する(図1
0)。
【0028】絶縁トレンチ36及び38を作成する他の
方法を、2次的なトレンチ・エッチングに引き続いて、
使用することができる。たとえば、参照することによっ
て本明細書の一部をなす米国特許第4526631号明
細書及び同第4689656号明細書に記載されている
ような、ボイドのない絶縁層を形成する方法を用いるこ
とができる。
方法を、2次的なトレンチ・エッチングに引き続いて、
使用することができる。たとえば、参照することによっ
て本明細書の一部をなす米国特許第4526631号明
細書及び同第4689656号明細書に記載されている
ような、ボイドのない絶縁層を形成する方法を用いるこ
とができる。
【0029】本発明のウェハ構造10に関連した上述の
2段階RIEプロセスの利点は、層24の表面、すなわ
ちシリコン24と酸化物26の界面におけるデバイスの
両接合部の近傍に「良好な」酸化物が形成されることで
ある。2段階RIEプロセスはさらに、埋込み絶縁層3
0、すなわち埋込みCVDダイヤモンド・フィルムにC
VD酸化物を形成する非酸化プロセスを提供する。
2段階RIEプロセスの利点は、層24の表面、すなわ
ちシリコン24と酸化物26の界面におけるデバイスの
両接合部の近傍に「良好な」酸化物が形成されることで
ある。2段階RIEプロセスはさらに、埋込み絶縁層3
0、すなわち埋込みCVDダイヤモンド・フィルムにC
VD酸化物を形成する非酸化プロセスを提供する。
【0030】上記の2段階RIEプロセスは、ウェハ構
造10に関して上述したように、ウェハ構造100にも
同様に適用できるが、以下の点が異なっている。ウェハ
構造100は図4ないし図6に関して説明した方法によ
って形成した場合に、バッファ層132にも切り込む第
2ステップのRIEエッチングによって処理される。詳
細にいえば、構造100に対する第2ステップのエッチ
ングは、構造10に関して説明したものと同様な頂部窒
化物マスク層をマスクとして使用した酸化物層126の
エッチングを含んでいる。窒化物に対する酸化物の選択
的エッチングを使用する必要がある。次いで、ポリシリ
コン・バッファ層132をHBr/Cl2プラズマでエ
ッチングする。次いで、ダイヤモンド絶縁層130をO
2/Arプラズマを使用して開く。最後に、HBr/C
l2プラズマを使用して、トレンチの総深さの約10%
までハンドル・ウェハ122のシリコン基板128をオ
ーバーエッチングする。ポリシリコン・バッファ層13
2が半導体フィルムであるから、トレンチをエッチング
して、この層に切り込みを入れ、充分に絶縁された構造
を形成する必要がある。
造10に関して上述したように、ウェハ構造100にも
同様に適用できるが、以下の点が異なっている。ウェハ
構造100は図4ないし図6に関して説明した方法によ
って形成した場合に、バッファ層132にも切り込む第
2ステップのRIEエッチングによって処理される。詳
細にいえば、構造100に対する第2ステップのエッチ
ングは、構造10に関して説明したものと同様な頂部窒
化物マスク層をマスクとして使用した酸化物層126の
エッチングを含んでいる。窒化物に対する酸化物の選択
的エッチングを使用する必要がある。次いで、ポリシリ
コン・バッファ層132をHBr/Cl2プラズマでエ
ッチングする。次いで、ダイヤモンド絶縁層130をO
2/Arプラズマを使用して開く。最後に、HBr/C
l2プラズマを使用して、トレンチの総深さの約10%
までハンドル・ウェハ122のシリコン基板128をオ
ーバーエッチングする。ポリシリコン・バッファ層13
2が半導体フィルムであるから、トレンチをエッチング
して、この層に切り込みを入れ、充分に絶縁された構造
を形成する必要がある。
【0031】SOI構造上のECL回路の熱蓄積を低下
させるために、従来技術のウェハ構造の2枚のシリコン
・ウェハの間に配置された厚い熱SiO2酸化物層(5
000Å)を、(5000Åの)CVDダイヤモンド層
と置き換えることを示した。このようなCVDダイヤモ
ンド層は熱成長SiO2よりも3倍高い熱伝導度(18
−20W/cm K)を有している。CVDダイヤモン
ド層はさらに、3ないし6の誘電率(プロセスによって
異なる)、及び1x1010ないし1x1016Ω−cmの
低い誘電抵抗率(プロセスによって異なる)を有してい
る。さらにまた、ダイヤモンド・フィルムはSiO
2(5x10-7C-1)よりもシリコン(32x10-7C
-1)の方に合っている熱膨張係数(18x10-7C-1)
を有している。最後に、本発明のウェハ構造は絶縁トレ
ンチ構造の形成に適した構造を提供する。
させるために、従来技術のウェハ構造の2枚のシリコン
・ウェハの間に配置された厚い熱SiO2酸化物層(5
000Å)を、(5000Åの)CVDダイヤモンド層
と置き換えることを示した。このようなCVDダイヤモ
ンド層は熱成長SiO2よりも3倍高い熱伝導度(18
−20W/cm K)を有している。CVDダイヤモン
ド層はさらに、3ないし6の誘電率(プロセスによって
異なる)、及び1x1010ないし1x1016Ω−cmの
低い誘電抵抗率(プロセスによって異なる)を有してい
る。さらにまた、ダイヤモンド・フィルムはSiO
2(5x10-7C-1)よりもシリコン(32x10-7C
-1)の方に合っている熱膨張係数(18x10-7C-1)
を有している。最後に、本発明のウェハ構造は絶縁トレ
ンチ構造の形成に適した構造を提供する。
【0032】本発明をその好ましい実施例及び他の実施
例に関して詳細に図示説明したが、当分野の技術者には
形態及び細部において各種の変更を、本発明の精神なら
びに範囲から逸脱することなく行えることが理解されよ
う。
例に関して詳細に図示説明したが、当分野の技術者には
形態及び細部において各種の変更を、本発明の精神なら
びに範囲から逸脱することなく行えることが理解されよ
う。
【図1】本発明の好ましい実施例による処理ステップに
おける第1ウェハ(a)及び第2ウェハ(b)の断面図
である。
おける第1ウェハ(a)及び第2ウェハ(b)の断面図
である。
【図2】図1に示したステップに後続する処理ステップ
における本発明によるウェハ構造の断面図である。
における本発明によるウェハ構造の断面図である。
【図3】本発明の好ましい実施例によるウェハ構造の断
面図である。
面図である。
【図4】本発明の他の実施例による処理ステップにおけ
る第1ウェハ(a)及び第2ウェハ(b)の断面図であ
る。
る第1ウェハ(a)及び第2ウェハ(b)の断面図であ
る。
【図5】図4に示したステップに後続する処理ステップ
における本発明によるウェハ構造の断面図である。
における本発明によるウェハ構造の断面図である。
【図6】本発明の好ましい実施例によるウェハ構造の断
面図である。
面図である。
【図7】絶縁トレンチ形成のための処理ステップにおけ
る本発明のウェハ構造の断面図である。
る本発明のウェハ構造の断面図である。
【図8】図7に示したステップに後続する処理ステップ
における本発明によるウェハ構造の断面図である。
における本発明によるウェハ構造の断面図である。
【図9】図8に示したステップに後続する処理ステップ
における本発明によるウェハ構造の断面図である。
における本発明によるウェハ構造の断面図である。
【図10】図9に示したステップに後続する処理ステッ
プにおける本発明によるウェハ構造の断面図である。
プにおける本発明によるウェハ構造の断面図である。
10 ウェハ構造 20 第1主ウェハ 22 2次ハンドル・ウェハ 24 基板 26 酸化物層 26a 酸化物層 26b 酸化物層 28 基板 30 絶縁層 34 複合フィルム 36 トレンチ位置 38 トレンチ位置 40 側壁 40a 側壁 40b 側壁スペーサ 42 SiO2コーティング 44 トレンチ充填材 100 ウェハ構造 120 第1主ウェハ 122 2次ハンドル・ウェハ 124 基板 126 酸化物層 126a 酸化物層 126b 酸化物層 128 基板 130 絶縁層 132 バッファ層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャン・ミン・シェ アメリカ合衆国12524、ニューヨーク州フ ィッシュキル、スターミル・ロード 78 (72)発明者 ルイ・ル・チェン・シュ アメリカ合衆国12524、ニューヨーク州フ ィッシュキル、クロスビー・コート 7 (72)発明者 デビッド・エドワード・コテキ アメリカ合衆国12533、ニューヨーク州ホ ープウェル・ジャンクション、シルバン・ レーク・ロード 37 (72)発明者 ツォーン・ディー・イエン アメリカ合衆国12533、ニューヨーク州ホ ープウェル・ジャンクション、セグレテ ィ・コート 12
Claims (15)
- 【請求項1】底面に第1の酸化物層を有する、第1の基
板からなる第1ウェハと、 頂面に絶縁層及び第2の酸化物層を有し、高い熱伝導度
を有している第2の基板からなる第2ウェハであって、
前記絶縁層が前記第1ウェハの第1基板の熱膨張係数と
合致する膨張係数を有しており、前記第2の酸化物層が
前記絶縁層上に形成され、所定の厚さまで平坦化されて
いる、第2ウェハとを有し、 前記第1ウェハの第1の酸化物層が前記第2ウェハの第
2の酸化物層に接着されることにより、前記第1ウェハ
と前記第2ウェハが接合された構造を有する、 半導体デバイスを形成することのできるウェハ構造。 - 【請求項2】前記第1ウェハの第1の基板が所定の厚さ
まで薄くされた基板からなっている請求項1記載のウェ
ハ構造。 - 【請求項3】前記第1ウェハの第1の基板がシリコン基
板である請求項1記載のウェハ構造。 - 【請求項4】前記第2ウェハの絶縁層がダイヤモンド層
からなっている請求項1記載のウェハ構造。 - 【請求項5】ダイヤモンド層がCVDによって形成され
たダイヤモンド層からなっている請求項4記載のウェハ
構造。 - 【請求項6】前記第1ウェハの第1の酸化物層と前記第
2ウェハの第2の酸化物層がシリコン酸化物層からなっ
ている請求項1記載のウェハ構造。 - 【請求項7】前記第1ウェハの第1の酸化物層が0.0
5μm未満の厚さであり、 前記第2ウェハの絶縁層が1.0μm未満の厚さであ
り、 前記第2ウェハの第2の酸化物層が0.05μm未満の
厚さである請求項1記載のウェハ構造。 - 【請求項8】前記第2ウェハの絶縁層と第2の酸化物の
間にバッファ層を有する請求項1記載のウェハ構造。 - 【請求項9】前記第2ウェハのバッファ層が多結晶層か
らなっている請求項8記載のウェハ構造。 - 【請求項10】前記多結晶層がポリシリコンからなって
いる請求項9記載のウェハ構造。 - 【請求項11】前記第2ウェハのバッファ層がアモルフ
ァス・シリコンからなっている請求項8記載のウェハ構
造。 - 【請求項12】a)第1の基板の底面に第1の酸化物層
を形成し、 b)第2の基板の頂面に、第1ウェハの第1基板の熱膨
張係数と合致する膨張係数を有しており、さらに高い熱
伝導度を有している絶縁層を付着し、 c)絶縁層の頂面に第2の酸化物層を形成し、第2の酸
化物層を所定の厚さまで平坦化し、 d)第1の酸化物層を第2の酸化物層に接着するステッ
プからなる、 半導体デバイスを形成することのできるウェハ構造を作
成する方法。 - 【請求項13】e)前記第1ウェハの第1の基板を所定
の厚さまで薄くするステップをさらに含んでいる、 請求項12記載のウェハ構造を作成する方法。 - 【請求項14】f)第1の基板の頂面に、トレンチ・マ
スキング層として働く酸化物/窒化物フィルムからなる
誘電体層を形成し、 g)誘電体層の頂面に絶縁トレンチ位置をマスキング
し、 h)絶縁トレンチ位置において第1の基板を接着された
酸化物層までエッチングすることによって暫定トレンチ
を形成し、 i)暫定トレンチの内面にトレンチ側壁を形成し、 j)接着された酸化物層を通して、絶縁層を基板層まで
エッチングし、暫定トレンチ側壁をそのまま残すことに
よって2次トレンチを形成し、 k)エッチングされた2次トレンチをCVDによりSi
O2でコーティングし、 l)2次トレンチをトレンチ充填材によって充填するス
テップをさらに含んでいる請求項13記載のウェハ構造
を作成する方法。 - 【請求項15】m)ウェハ構造を頂面を所定の厚さまで
平坦化するステップをさらに含んでいる請求項14記載
のウェハ構造を作成する方法。
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Application Number | Priority Date | Filing Date | Title |
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US883082 | 1992-05-15 |
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JPH0799729B2 JPH0799729B2 (ja) | 1995-10-25 |
Family
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Country Status (3)
Country | Link |
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US (2) | US5276338A (ja) |
EP (1) | EP0570321A3 (ja) |
JP (1) | JPH0799729B2 (ja) |
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JPH0799729B2 (ja) | 1995-10-25 |
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EP0570321A3 (en) | 1997-03-12 |
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