JPH05183163A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05183163A JPH05183163A JP53792A JP53792A JPH05183163A JP H05183163 A JPH05183163 A JP H05183163A JP 53792 A JP53792 A JP 53792A JP 53792 A JP53792 A JP 53792A JP H05183163 A JPH05183163 A JP H05183163A
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- crystal semiconductor
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Abstract
(57)【要約】
【目的】 本発明はダブルゲートSOI MOS FET に関し，
ソースドレイン領域の低抵抗化を目的とする。 【構成】 １）絶縁基板上に形成された薄膜単結晶半導
体層1Bの上下にゲートを有するSOI 構造のダブルゲート
MOS FET であって，該絶縁基板側のゲートが該薄膜単結
晶半導体層1B内に埋め込まれている，２）単結晶半導体
基板１の表面にバックゲート用溝２を形成し，基板表面
にバックゲート絶縁膜３を形成し，バックゲート用溝内
を埋め込んで導電膜からなるバックゲート４を形成し，
単結晶半導体基板上に平坦化絶縁膜６を形成し，単結晶
半導体基板の平坦化絶縁膜６の表面を支持基板７に貼り
合わせ，単結晶半導体基板１を平坦化絶縁膜６の上面に
一致するまで研磨し，薄膜単結晶半導体層1Bを形成する
ように構成する。
ソースドレイン領域の低抵抗化を目的とする。 【構成】 １）絶縁基板上に形成された薄膜単結晶半導
体層1Bの上下にゲートを有するSOI 構造のダブルゲート
MOS FET であって，該絶縁基板側のゲートが該薄膜単結
晶半導体層1B内に埋め込まれている，２）単結晶半導体
基板１の表面にバックゲート用溝２を形成し，基板表面
にバックゲート絶縁膜３を形成し，バックゲート用溝内
を埋め込んで導電膜からなるバックゲート４を形成し，
単結晶半導体基板上に平坦化絶縁膜６を形成し，単結晶
半導体基板の平坦化絶縁膜６の表面を支持基板７に貼り
合わせ，単結晶半導体基板１を平坦化絶縁膜６の上面に
一致するまで研磨し，薄膜単結晶半導体層1Bを形成する
ように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置とその製造方
法に係り, 特にSOI(Silicon on Insulator)基板に形成
するダブルゲートMOS FET に関する。
法に係り, 特にSOI(Silicon on Insulator)基板に形成
するダブルゲートMOS FET に関する。
【０００２】SOI 基板は素子特性や素子間分離の点でバ
ルク基板より優れているが，その中でも特にバルクの結
晶性が良好なことを活かせる貼り合わせ技術によるSOI
基板が注目されている。
ルク基板より優れているが，その中でも特にバルクの結
晶性が良好なことを活かせる貼り合わせ技術によるSOI
基板が注目されている。
【０００３】この貼り合わせ技術は, 表面に熱酸化膜を
形成した単結晶シリコン(Si)ウエハと, 支持基板を貼り
合わせた後に単結晶Siウエハを薄膜化し，Si活性層を得
るものである。近年, 半導体装置の微細化に伴いこのSi
活性層の厚さが 0.2μｍ以下の超薄膜SOI 素子が求めら
れ，さらに, Si活性層の裏面にもゲート（バックゲー
ト）があるダブルゲートSOI MOS FET が開発されてお
り，このFET をより高性能化する技術が求められてい
る。
形成した単結晶シリコン(Si)ウエハと, 支持基板を貼り
合わせた後に単結晶Siウエハを薄膜化し，Si活性層を得
るものである。近年, 半導体装置の微細化に伴いこのSi
活性層の厚さが 0.2μｍ以下の超薄膜SOI 素子が求めら
れ，さらに, Si活性層の裏面にもゲート（バックゲー
ト）があるダブルゲートSOI MOS FET が開発されてお
り，このFET をより高性能化する技術が求められてい
る。
【０００４】
【従来の技術】図２(A) 〜(F) は従来例によるダブルゲ
ートSOI MOS FET の製造方法を説明する断面図である。
ートSOI MOS FET の製造方法を説明する断面図である。
【０００５】図２(A) において，単結晶半導体基板１の
表面に素子分離溝５を形成し，バックゲート絶縁膜とな
る熱酸化による二酸化シリコン(SiO2)膜３を形成する。
図２(B) において，SiO2膜３の上に導電体膜からなるゲ
ート４を形成する。
表面に素子分離溝５を形成し，バックゲート絶縁膜とな
る熱酸化による二酸化シリコン(SiO2)膜３を形成する。
図２(B) において，SiO2膜３の上に導電体膜からなるゲ
ート４を形成する。
【０００６】図２(C) において，基板上に平坦化用絶縁
膜として気相成長(CVD) によるSiO2膜６を堆積し，基板
表面を平坦化する。図２(D) において，単結晶半導体基
板１の平坦化用絶縁膜６の表面を支持基板７に貼り合わ
せる。
膜として気相成長(CVD) によるSiO2膜６を堆積し，基板
表面を平坦化する。図２(D) において，単結晶半導体基
板１の平坦化用絶縁膜６の表面を支持基板７に貼り合わ
せる。
【０００７】図２(E) において，研削および通常の研磨
により単結晶半導体基板１の大部分を除去して，表面が
鏡面の単結晶半導体層1Aを形成する。図２(F) におい
て，半導体層1Aは研磨できるが，平坦化用絶縁膜３は研
磨できない研磨方法を用いて，単結晶半導体層1Aを研磨
して平坦化用絶縁膜３の上面まで研磨した薄膜半導体層
1Bを形成する。
により単結晶半導体基板１の大部分を除去して，表面が
鏡面の単結晶半導体層1Aを形成する。図２(F) におい
て，半導体層1Aは研磨できるが，平坦化用絶縁膜３は研
磨できない研磨方法を用いて，単結晶半導体層1Aを研磨
して平坦化用絶縁膜３の上面まで研磨した薄膜半導体層
1Bを形成する。
【０００８】この後図示しないが通常の工程により, 薄
膜半導体層1Bを素子形成用の活性層とし，この上にフロ
ントゲートを形成し，その両側の薄膜半導体層1Bに該層
とは反対の導電型不純物を導入してソースドレイン領域
を形成する。
膜半導体層1Bを素子形成用の活性層とし，この上にフロ
ントゲートを形成し，その両側の薄膜半導体層1Bに該層
とは反対の導電型不純物を導入してソースドレイン領域
を形成する。
【０００９】
【発明が解決しようとする課題】ダブルゲートSOI MOS
FET ではチャネルとなる薄膜半導体層1Bを100 nm以下に
薄くした方がデバイス特性が向上する。従来のダブルゲ
ートSOI MOS FET ではチャネルとなる薄膜半導体層1Bを
薄く形成すると, FET のソースドレイン領域も薄くなっ
てしまう。ソースドレイン領域が薄いとソースドレイン
の抵抗値が高くなり，FET の信号遅延が大きくなる。
FET ではチャネルとなる薄膜半導体層1Bを100 nm以下に
薄くした方がデバイス特性が向上する。従来のダブルゲ
ートSOI MOS FET ではチャネルとなる薄膜半導体層1Bを
薄く形成すると, FET のソースドレイン領域も薄くなっ
てしまう。ソースドレイン領域が薄いとソースドレイン
の抵抗値が高くなり，FET の信号遅延が大きくなる。
【００１０】本発明はダブルゲートSOI MOS FET のソー
スドレイン領域の低抵抗化を目的とする。
スドレイン領域の低抵抗化を目的とする。
【００１１】
【課題を解決するための手段】上記課題の解決は，１）
絶縁基板上に形成された薄膜単結晶半導体層1Bの上下に
ゲートを有するSOI構造のダブルゲートMOS FET であっ
て，該絶縁基板側のゲートが該薄膜単結晶半導体層1B内
に埋め込まれている半導体装置，あるいは２）単結晶半
導体基板１の表面にバックゲート用溝２を形成し，該基
板表面にバックゲート絶縁膜３を形成する工程と，次い
で，該バックゲート用溝内を埋め込んで導電膜からなる
バックゲート４を形成する工程と，次いで，該単結晶半
導体基板上に平坦化絶縁膜６を形成する工程と，次い
で，該単結晶半導体基板の平坦化絶縁膜６の表面を支持
基板７に貼り合わせる工程と，次いで，絶縁膜は研磨さ
れないで且つ半導体層を研磨する研磨剤を用いて該単結
晶半導体基板１を平坦化絶縁膜６の上面に一致するまで
研磨し，薄膜単結晶半導体層1Bを形成する工程とを有す
る半導体装置の製造方法により達成される。
絶縁基板上に形成された薄膜単結晶半導体層1Bの上下に
ゲートを有するSOI構造のダブルゲートMOS FET であっ
て，該絶縁基板側のゲートが該薄膜単結晶半導体層1B内
に埋め込まれている半導体装置，あるいは２）単結晶半
導体基板１の表面にバックゲート用溝２を形成し，該基
板表面にバックゲート絶縁膜３を形成する工程と，次い
で，該バックゲート用溝内を埋め込んで導電膜からなる
バックゲート４を形成する工程と，次いで，該単結晶半
導体基板上に平坦化絶縁膜６を形成する工程と，次い
で，該単結晶半導体基板の平坦化絶縁膜６の表面を支持
基板７に貼り合わせる工程と，次いで，絶縁膜は研磨さ
れないで且つ半導体層を研磨する研磨剤を用いて該単結
晶半導体基板１を平坦化絶縁膜６の上面に一致するまで
研磨し，薄膜単結晶半導体層1Bを形成する工程とを有す
る半導体装置の製造方法により達成される。
【００１２】
【作用】本発明では, 表面にバックゲート形成用の溝を
堀り，ゲート絶縁膜を介してゲートを埋め込んで形成し
た単結晶半導体基板に，平坦化膜を介して支持基板を貼
りつけている。この結果，バックゲートの両側の半導体
層が厚く形成されることになり，ソースドレイン領域の
低抵抗化が実現された。
堀り，ゲート絶縁膜を介してゲートを埋め込んで形成し
た単結晶半導体基板に，平坦化膜を介して支持基板を貼
りつけている。この結果，バックゲートの両側の半導体
層が厚く形成されることになり，ソースドレイン領域の
低抵抗化が実現された。
【００１３】
【実施例】図１(A) 〜(G) は本発明の実施例を説明する
断面図である。図１(A) において，厚さ約 620μｍの単
結晶Si基板１の表面に深さ200 nmのバックゲート用溝２
を形成し，基板を熱酸化してバックゲート絶縁膜として
厚さ20nm のSiO2膜３を形成する。
断面図である。図１(A) において，厚さ約 620μｍの単
結晶Si基板１の表面に深さ200 nmのバックゲート用溝２
を形成し，基板を熱酸化してバックゲート絶縁膜として
厚さ20nm のSiO2膜３を形成する。
【００１４】図１(B) において，SiO2膜３の上に厚さ約
300 nmのポリシリコン膜を堆積した後, アミンの水溶液
にコロイダルシリカを混入した研磨剤を用いてポリシリ
コン膜を研磨してポリシリコンからなるバックゲート４
を形成する。
300 nmのポリシリコン膜を堆積した後, アミンの水溶液
にコロイダルシリカを混入した研磨剤を用いてポリシリ
コン膜を研磨してポリシリコンからなるバックゲート４
を形成する。
【００１５】図１(C) において，通常のリソグラフィ法
により，基板表面に深さ約320 nmの素子分離溝５を形成
する。図１(D) において，平坦化用のCVD SiO2膜を約80
0 nm堆積し，約400 nm研磨して基板表面を平坦化し，平
坦化絶縁膜６を形成する。
により，基板表面に深さ約320 nmの素子分離溝５を形成
する。図１(D) において，平坦化用のCVD SiO2膜を約80
0 nm堆積し，約400 nm研磨して基板表面を平坦化し，平
坦化絶縁膜６を形成する。
【００１６】図１(E) において，単結晶Si基板１の平坦
化絶縁膜６の表面をSiからなる支持基板７に貼り合わせ
る。貼り合わせは，減圧状態で密着の後に1100℃, 30分
のアニールにより行った。
化絶縁膜６の表面をSiからなる支持基板７に貼り合わせ
る。貼り合わせは，減圧状態で密着の後に1100℃, 30分
のアニールにより行った。
【００１７】図１(F) において，単結晶Si基板１を約60
0 μｍ研削し，次いで通常の研磨により約20μｍ研磨し
て表面を鏡面に仕上げた厚さ約２μｍの単結晶半導体層
1Aを得る。
0 μｍ研削し，次いで通常の研磨により約20μｍ研磨し
て表面を鏡面に仕上げた厚さ約２μｍの単結晶半導体層
1Aを得る。
【００１８】図１(G) において，アミンの水溶液にコロ
イダルシリカを混入した研磨剤を用いて単結晶半導体層
1Aを平坦化絶縁膜６の上面に一致するまで研磨し，薄膜
単結晶半導体層1Bを形成する。
イダルシリカを混入した研磨剤を用いて単結晶半導体層
1Aを平坦化絶縁膜６の上面に一致するまで研磨し，薄膜
単結晶半導体層1Bを形成する。
【００１９】この後通常の工程により, 薄膜半導体層1B
を素子形成用の活性層とし，この上にフロントゲート絶
縁膜８を介してフロントゲート９を形成し，その両側の
薄膜半導体層1Bに該層とは反対の導電型不純物を導入し
てソースドレイン領域10を形成する。
を素子形成用の活性層とし，この上にフロントゲート絶
縁膜８を介してフロントゲート９を形成し，その両側の
薄膜半導体層1Bに該層とは反対の導電型不純物を導入し
てソースドレイン領域10を形成する。
【００２０】このように, ソースドレイン領域を厚く形
成することにより, 抵抗値を実施例に比べて約1/2 にす
ることができた。実施例では，素子分離に溝を用いた
が，選択酸化による分離を行っても本発明は適用可能で
ある。
成することにより, 抵抗値を実施例に比べて約1/2 にす
ることができた。実施例では，素子分離に溝を用いた
が，選択酸化による分離を行っても本発明は適用可能で
ある。
【００２１】
【発明の効果】本発明によれぱ, ダブルゲートSOI MOS
FET のソースドレイン領域の低抵抗化が達成できた。
FET のソースドレイン領域の低抵抗化が達成できた。
【図１】 本発明の実施例の断面図
【図２】 従来例の断面図
１ 半導体基板で単結晶Si基板 1A 単結晶半導体層 1B 薄膜単結晶半導体層 ２ バックゲート用溝 ３ バックゲート絶縁膜でSiO2膜 ４ 支持基板でSi基板 ５ 素子分離溝 ６ 平坦化絶縁膜でCVD SiO2膜 ７ 支持基板 ８ フロントゲート絶縁膜 ９ フロントゲート 10 ソースドレイン領域
Claims (2)
- 【請求項１】 絶縁基板上に形成された薄膜単結晶半導
体層1Bの上下にゲートを有するSOI 構造のダブルゲート
MOS FET であって， 該絶縁基板側のゲートが該薄膜単結晶半導体層1B内に埋
め込まれていることを特徴とする半導体装置。 - 【請求項２】 単結晶半導体基板１の表面にバックゲー
ト用溝２を形成し，該基板表面にバックゲート絶縁膜３
を形成する工程と， 次いで，該バックゲート用溝内を埋め込んで導電膜から
なるバックゲート４を形成する工程と， 次いで，該単結晶半導体基板上に平坦化絶縁膜６を形成
する工程と， 次いで，該単結晶半導体基板の平坦化絶縁膜６の表面を
支持基板７に貼り合わせる工程と， 次いで，該単結晶半導体基板１を平坦化絶縁膜６の上面
に一致するまで研磨し，薄膜単結晶半導体層1Bを形成す
る工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53792A JPH05183163A (ja) | 1992-01-07 | 1992-01-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53792A JPH05183163A (ja) | 1992-01-07 | 1992-01-07 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183163A true JPH05183163A (ja) | 1993-07-23 |
Family
ID=11476505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53792A Withdrawn JPH05183163A (ja) | 1992-01-07 | 1992-01-07 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183163A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100511898B1 (ko) * | 1999-06-28 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100555454B1 (ko) * | 1998-10-29 | 2006-04-21 | 삼성전자주식회사 | Soi 트랜지스터의 제조방법 |
-
1992
- 1992-01-07 JP JP53792A patent/JPH05183163A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555454B1 (ko) * | 1998-10-29 | 2006-04-21 | 삼성전자주식회사 | Soi 트랜지스터의 제조방법 |
| KR100511898B1 (ko) * | 1999-06-28 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |