JP2943950B2 - 半導体装置と、その製造方法 - Google Patents
半導体装置と、その製造方法Info
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- JP2943950B2 JP2943950B2 JP21095691A JP21095691A JP2943950B2 JP 2943950 B2 JP2943950 B2 JP 2943950B2 JP 21095691 A JP21095691 A JP 21095691A JP 21095691 A JP21095691 A JP 21095691A JP 2943950 B2 JP2943950 B2 JP 2943950B2
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置と、その製造
方法に係り、特に詳細には、三次元ＩＣ構造デバイスに
関する。
方法に係り、特に詳細には、三次元ＩＣ構造デバイスに
関する。
【０００２】
【従来の技術】従来の三次元ＩＣ構造のデバイスに関す
る技術としては、例えば特開昭５９−２１９９５３号あ
るいは同５９−２１９９５４号のものが知られている。
ここでは、Ｓ．Ｏ．Ｉ（シリコン・オン・インシュレー
タ）技術等を用いて、同一基板にＦＥＴなどが形成され
たデバイス層を積み上げ、三次元ＩＣ構造とすることが
示されている。
る技術としては、例えば特開昭５９−２１９９５３号あ
るいは同５９−２１９９５４号のものが知られている。
ここでは、Ｓ．Ｏ．Ｉ（シリコン・オン・インシュレー
タ）技術等を用いて、同一基板にＦＥＴなどが形成され
たデバイス層を積み上げ、三次元ＩＣ構造とすることが
示されている。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな積み上げは技術的に困難であり、プロセスも複雑に
なる。また、工程数も多いので、歩留りが低下してコス
ト高になる欠点がある。三次元ＩＣ構造デバイスの将来
像としては、高速性や高機能性を有する化合物半導体デ
バイスと、高集積性を有するシリコンデバイスとの結合
による新機能素子が提案されているが、未だ概念のみの
提案であり、実用性のある技術については、モノリシッ
ク型と積層型のいずれについても完成されていない。
うな積み上げは技術的に困難であり、プロセスも複雑に
なる。また、工程数も多いので、歩留りが低下してコス
ト高になる欠点がある。三次元ＩＣ構造デバイスの将来
像としては、高速性や高機能性を有する化合物半導体デ
バイスと、高集積性を有するシリコンデバイスとの結合
による新機能素子が提案されているが、未だ概念のみの
提案であり、実用性のある技術については、モノリシッ
ク型と積層型のいずれについても完成されていない。
【０００４】そこで本発明は、従来技術の有していたか
かる問題点を解決し、とりわけＧａＡｓとＳｉのよう
に、異なる種類の半導体デバイスの高集積化に適した半
導体装置と、その製造方法を提供することを目的として
いる。
かる問題点を解決し、とりわけＧａＡｓとＳｉのよう
に、異なる種類の半導体デバイスの高集積化に適した半
導体装置と、その製造方法を提供することを目的として
いる。
【０００５】
【課題を解決するための手段】本発明に関る半導体装置
は、上面側に半導体集積回路が形成されたベース用基板
と、基板上にエッチングストップ層とデバイス動作層が
形成され、当該デバイス動作層およびその上面に半導体
集積回路が形成されると共に、基板がその周辺部の連続
する少なくとも２辺で残存されるように裏面から選択的
に除去されて前記ベース用基板より大きな凹部が形成さ
れた載置用基板とを備えている。そして、凹部にベース
用基板が没入されて一体構造をなし、ベース用基板の所
定の電極位置と対応して載置用基板のエッチングストッ
プ層とデバイス動作層にはスルーホールが形成され、コ
ンタクトメタルが埋め込まれている。
は、上面側に半導体集積回路が形成されたベース用基板
と、基板上にエッチングストップ層とデバイス動作層が
形成され、当該デバイス動作層およびその上面に半導体
集積回路が形成されると共に、基板がその周辺部の連続
する少なくとも２辺で残存されるように裏面から選択的
に除去されて前記ベース用基板より大きな凹部が形成さ
れた載置用基板とを備えている。そして、凹部にベース
用基板が没入されて一体構造をなし、ベース用基板の所
定の電極位置と対応して載置用基板のエッチングストッ
プ層とデバイス動作層にはスルーホールが形成され、コ
ンタクトメタルが埋め込まれている。
【０００６】また、本発明に関る半導体装置の製造方法
は、複数枚の基板を用意し、そのうち１枚の基板は上面
に集積回路を形成してベース用基板となし、他の基板に
ついては上面にエッチングストップ層およびデバイス動
作層を形成し上面に集積回路を形成して載置用基板とす
る第１の工程と、載置用基板の電極形成位置のエッチン
グストップ層およびデバイス動作層にスルーホールを形
成してコンタクトメタルを埋め込む第２の工程と、載置
用基板を裏面から周辺部を残してエッチングし、エッチ
ングストップ層を露出させる第３の工程と、第３の工程
で形成された載置用基板の凹部にベース用基板を没入さ
せ、コンタクトメタルとベース用基板のコンタクトメタ
ルを接合させる第４の工程とを備える。
は、複数枚の基板を用意し、そのうち１枚の基板は上面
に集積回路を形成してベース用基板となし、他の基板に
ついては上面にエッチングストップ層およびデバイス動
作層を形成し上面に集積回路を形成して載置用基板とす
る第１の工程と、載置用基板の電極形成位置のエッチン
グストップ層およびデバイス動作層にスルーホールを形
成してコンタクトメタルを埋め込む第２の工程と、載置
用基板を裏面から周辺部を残してエッチングし、エッチ
ングストップ層を露出させる第３の工程と、第３の工程
で形成された載置用基板の凹部にベース用基板を没入さ
せ、コンタクトメタルとベース用基板のコンタクトメタ
ルを接合させる第４の工程とを備える。
【０００７】
【作用】本発明によれば、ベース用基板と載置用基板が
別々に用意され、載置用基板については、周辺部を残し
て裏面エッチングされることによりエッチングストップ
層が露出される。このため、周辺部に残った基板を枠体
としながら、ベース用基板の上面に載置用基板を搭載で
きる。このとき、スルーホールを形成しておいてコンタ
クトメタルを埋め込むことで、ワイヤボンディングにも
耐え得る電極が形成される。
別々に用意され、載置用基板については、周辺部を残し
て裏面エッチングされることによりエッチングストップ
層が露出される。このため、周辺部に残った基板を枠体
としながら、ベース用基板の上面に載置用基板を搭載で
きる。このとき、スルーホールを形成しておいてコンタ
クトメタルを埋め込むことで、ワイヤボンディングにも
耐え得る電極が形成される。
【０００８】
【実施例】以下、添付図面により本発明の実施例を説明
する。
する。
【０００９】実施例の三次元ＩＣ構造デバイスについて
は、その製造プロセスを理解することで容易に把握でき
る。そこで、図１ないし図４を参照して、製造工程を順
次に説明する。なお、各図において、同一要素には同一
符号を付けることにより、重複した説明は省略する。
は、その製造プロセスを理解することで容易に把握でき
る。そこで、図１ないし図４を参照して、製造工程を順
次に説明する。なお、各図において、同一要素には同一
符号を付けることにより、重複した説明は省略する。
【００１０】図１〜図３（ａ）は載置用基板１０の製造
プロセスを示し、図３（ｂ）〜図４はベース用基板２０
との一体化の工程を示す。ここで、載置用基板１０はＧ
ａＡｓによる高速かつ高機能デバイスであるとし、ベー
ス用基板２０はシリコンによる高集積デバイスであると
して説明するが、本発明はこの逆に構成されていてもよ
い。
プロセスを示し、図３（ｂ）〜図４はベース用基板２０
との一体化の工程を示す。ここで、載置用基板１０はＧ
ａＡｓによる高速かつ高機能デバイスであるとし、ベー
ス用基板２０はシリコンによる高集積デバイスであると
して説明するが、本発明はこの逆に構成されていてもよ
い。
【００１１】まず、載置用基板１０用として半絶縁性Ｇ
ａＡｓ基板１１を用意し、表面にＡｌ0.3 Ｇａ0.7
Ａｓからなるエッチングストップ層１２を、ＭＢＥ法な
どを用いて２μｍ程度の厚さでエピタキシャル成長す
る。次に、ＦＥＴの活性層等となるデバイス動作層１３
をエピタキシャル成長する（図１（ａ）図示）。ここ
で、デバイス動作層１３は半絶縁性ＧａＡｓからなる２
μｍ程度のバッファ層と、ＦＥＴ活性層となるｎ型Ｇａ
Ａｓ層（厚さ２０００オングストローム、不純物密度３
×１０17ｃｍ-3程度）などから構成され、同じくＭＢＥ
法などで形成される。
ａＡｓ基板１１を用意し、表面にＡｌ0.3 Ｇａ0.7
Ａｓからなるエッチングストップ層１２を、ＭＢＥ法な
どを用いて２μｍ程度の厚さでエピタキシャル成長す
る。次に、ＦＥＴの活性層等となるデバイス動作層１３
をエピタキシャル成長する（図１（ａ）図示）。ここ
で、デバイス動作層１３は半絶縁性ＧａＡｓからなる２
μｍ程度のバッファ層と、ＦＥＴ活性層となるｎ型Ｇａ
Ａｓ層（厚さ２０００オングストローム、不純物密度３
×１０17ｃｍ-3程度）などから構成され、同じくＭＢＥ
法などで形成される。
【００１２】次に、素子分離（アイソレーション）、ゲ
ートメタルの形成、ソースおよびドレインのようなオー
ミックメタルの形成等がされ、ＦＥＴやダイオード、抵
抗などが作り込まれる。そして、デバイス動作層１３の
表面およびＦＥＴなどのデバイス電極１４上には、層間
絶縁膜１５が形成され、配線１６と表面保護膜１７が形
成されている（図１（ｂ）参照）。
ートメタルの形成、ソースおよびドレインのようなオー
ミックメタルの形成等がされ、ＦＥＴやダイオード、抵
抗などが作り込まれる。そして、デバイス動作層１３の
表面およびＦＥＴなどのデバイス電極１４上には、層間
絶縁膜１５が形成され、配線１６と表面保護膜１７が形
成されている（図１（ｂ）参照）。
【００１３】次に、載置用基板１０とベース用基板２０
の電気的結合のために、エッチングストップ層１２とデ
バイス動作層１３にコンタクトホール１８を形成する
（図１（ｃ）参照）。このコンタクトホール１８は、フ
ォトレジスト（図示せず）をマスクとして、Ｈ2 ＳＯ4
＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ系のウエットエッチングをすればよ
い。その後、コンタクトホール１８およびその近傍に、
Ｔｉ／Ａｕ蒸着膜を形成し、更にＡｕめっきを施すこと
でコンタクトホール１８にコンタクトメタル１９を埋め
込むと共に、デバイスの配線１６との電気的結合をとる
（図２（ａ）参照）。
の電気的結合のために、エッチングストップ層１２とデ
バイス動作層１３にコンタクトホール１８を形成する
（図１（ｃ）参照）。このコンタクトホール１８は、フ
ォトレジスト（図示せず）をマスクとして、Ｈ2 ＳＯ4
＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ系のウエットエッチングをすればよ
い。その後、コンタクトホール１８およびその近傍に、
Ｔｉ／Ａｕ蒸着膜を形成し、更にＡｕめっきを施すこと
でコンタクトホール１８にコンタクトメタル１９を埋め
込むと共に、デバイスの配線１６との電気的結合をとる
（図２（ａ）参照）。
【００１４】次に、ＧａＡｓ基板１１の裏面に両面マス
クアライナを用いてダイシングラインパターンを形成
し、Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ系エッチング液でウ
ェットエッチングし、ダイシングライン（図示せず）を
形成する。そして、ＧａＡｓ基板１１の裏面にエッチン
グマスクとして、例えばプラズマＣＶＤ法でＳｉＯ2 膜
を付着する。そして、両面マスクアライナによりＧａＡ
ｓ基板１１の裏面の所定位置にレジストマスクを形成
し、例えばバッファードＨＦによりＳｉＯ2 をエッチン
グし、エッチング用マスクパターン３１を形成する（図
２（ｂ）参照）。その後、ワックス３２などを用いるこ
とにより、載置用基板１０の表面側でＳｉなど支持基板
３３に接着する（図２（ｃ）参照）。
クアライナを用いてダイシングラインパターンを形成
し、Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ系エッチング液でウ
ェットエッチングし、ダイシングライン（図示せず）を
形成する。そして、ＧａＡｓ基板１１の裏面にエッチン
グマスクとして、例えばプラズマＣＶＤ法でＳｉＯ2 膜
を付着する。そして、両面マスクアライナによりＧａＡ
ｓ基板１１の裏面の所定位置にレジストマスクを形成
し、例えばバッファードＨＦによりＳｉＯ2 をエッチン
グし、エッチング用マスクパターン３１を形成する（図
２（ｂ）参照）。その後、ワックス３２などを用いるこ
とにより、載置用基板１０の表面側でＳｉなど支持基板
３３に接着する（図２（ｃ）参照）。
【００１５】しかる後、ＧａＡｓ／ＡｌＧａＡｓの選択
エッチング液として、例えばＮＨ4 ＯＨ：Ｈ2 Ｏ2 ＝
１：５０を用いて、エッチング用マスクパターン３１を
介してＧａＡｓ基板１１をエッチングし、エッチングス
トップ層１２の裏面を露出させる（図３（ａ）参照）。
このエッチングでは、ＧａＡｓのエッチングレートがＡ
ｌＧａＡｓよりも十分に大きいため（１００倍程度）、
エッチングストップ層１２が露出するとエッチングはほ
とんど進まなくなり、ＧａＡｓ基板１１のエッチングで
生じた不均一を吸収して正確にエッチングストップ層１
２でエッチングを停止できる。すなわち、通常のＧａＡ
ｓ基板１１の厚さは４５０μｍであり、エッチングのば
らつきを５％程度としても、エッチングストップ層１２
のオーバーエッチングは最大で０．４μｍであり、ほと
んど問題にならない。その後、バッファードＨＦにより
コンタクトメタル１９のＴｉ膜を除去する。
エッチング液として、例えばＮＨ4 ＯＨ：Ｈ2 Ｏ2 ＝
１：５０を用いて、エッチング用マスクパターン３１を
介してＧａＡｓ基板１１をエッチングし、エッチングス
トップ層１２の裏面を露出させる（図３（ａ）参照）。
このエッチングでは、ＧａＡｓのエッチングレートがＡ
ｌＧａＡｓよりも十分に大きいため（１００倍程度）、
エッチングストップ層１２が露出するとエッチングはほ
とんど進まなくなり、ＧａＡｓ基板１１のエッチングで
生じた不均一を吸収して正確にエッチングストップ層１
２でエッチングを停止できる。すなわち、通常のＧａＡ
ｓ基板１１の厚さは４５０μｍであり、エッチングのば
らつきを５％程度としても、エッチングストップ層１２
のオーバーエッチングは最大で０．４μｍであり、ほと
んど問題にならない。その後、バッファードＨＦにより
コンタクトメタル１９のＴｉ膜を除去する。
【００１６】次に、タイシングソーによりチップの切断
を行ない（図示せず）、トリクロルエタンなどでワック
ス３２を溶かすことにより、支持基板３３から載置用基
板１０を剥離する（図３（ｂ）図示）。このとき、載置
用基板１０の周辺部にはＧａＡｓ基板１１が枠体として
残っており、デバイス部分が歪んだり、たわんだりする
ことがない。
を行ない（図示せず）、トリクロルエタンなどでワック
ス３２を溶かすことにより、支持基板３３から載置用基
板１０を剥離する（図３（ｂ）図示）。このとき、載置
用基板１０の周辺部にはＧａＡｓ基板１１が枠体として
残っており、デバイス部分が歪んだり、たわんだりする
ことがない。
【００１７】本実施例では、上記載置用基板１０とは別
に、シリコンからなるベース用基板２０が用意される。
これは、図３（ｂ）に示すように、基板２１の上面に集
積回路２２を含んで構成され、載置用基板１０のコンタ
クトメタル１９と対応する位置にコンタクトパッド２３
が形成されている。このコンタクトパッド２３は、例え
ばＡｕＳｎ合金からなり、コンタクトメタル１９を構成
するＡｕと良好に合金化する。そして、載置用基板１０
のＧａＡｓ基板１１に形成された裏面エッチングによる
凹部は、ベース用基板２０を収容し得るサイズとなって
いる。
に、シリコンからなるベース用基板２０が用意される。
これは、図３（ｂ）に示すように、基板２１の上面に集
積回路２２を含んで構成され、載置用基板１０のコンタ
クトメタル１９と対応する位置にコンタクトパッド２３
が形成されている。このコンタクトパッド２３は、例え
ばＡｕＳｎ合金からなり、コンタクトメタル１９を構成
するＡｕと良好に合金化する。そして、載置用基板１０
のＧａＡｓ基板１１に形成された裏面エッチングによる
凹部は、ベース用基板２０を収容し得るサイズとなって
いる。
【００１８】上記の載置用基板１０とベース用基板２０
の一体化は、熱処理（例えば３００℃）によってなされ
る。すなわち、ＡｕＳｎ合金であるコンタクトパッド２
３を溶融し、コンタクトメタル１９と結合することで、
図４（ａ）の三次元ＩＣ構造が得られる。この後、図４
（ｂ）に示すように、コンタクトメタル１９には金ワイ
ヤ３５によるワイヤボンディングが施されるが、この衝
撃はベース用基板２０の基板２１に吸収され、チップが
破壊されたりすることはない。また、図４（ｃ）のよう
に、載置用基板１０の周辺部を取り除くようにしてもよ
い。
の一体化は、熱処理（例えば３００℃）によってなされ
る。すなわち、ＡｕＳｎ合金であるコンタクトパッド２
３を溶融し、コンタクトメタル１９と結合することで、
図４（ａ）の三次元ＩＣ構造が得られる。この後、図４
（ｂ）に示すように、コンタクトメタル１９には金ワイ
ヤ３５によるワイヤボンディングが施されるが、この衝
撃はベース用基板２０の基板２１に吸収され、チップが
破壊されたりすることはない。また、図４（ｃ）のよう
に、載置用基板１０の周辺部を取り除くようにしてもよ
い。
【００１９】本発明は上記実施例に限定されず、種々の
変形が可能である。
変形が可能である。
【００２０】例えば、載置用基板１０については２個以
上としてもよい。図５は載置用基板１０を２個以上とし
た例を示す。ベース用基板２０の上面には載置用基板１
０Ａが設けられ、載置用基板１０Ａの上には載置用基板
１０Ｂが設けられ、これら載置用基板１０Ａと載置用基
板１０Ｂの電気的結合はコンタクトメタル１９により実
現されている。そして、このコンタクトメタル１９はベ
ース用基板２０の有するコンタクトパッド２３と合金化
されている。
上としてもよい。図５は載置用基板１０を２個以上とし
た例を示す。ベース用基板２０の上面には載置用基板１
０Ａが設けられ、載置用基板１０Ａの上には載置用基板
１０Ｂが設けられ、これら載置用基板１０Ａと載置用基
板１０Ｂの電気的結合はコンタクトメタル１９により実
現されている。そして、このコンタクトメタル１９はベ
ース用基板２０の有するコンタクトパッド２３と合金化
されている。
【００２１】また、枠体として載置用基板１０の周辺部
に残すＧａＡｓ基板１１は、周囲の全て（図６（ａ）の
斜線部分参照）としてもよく、同図（ｂ）のように３辺
としてもよい。さらに、連続しておれば、同図（ｃ）の
ようにチップ（載置用基板１０）の２辺としてもよい。
に残すＧａＡｓ基板１１は、周囲の全て（図６（ａ）の
斜線部分参照）としてもよく、同図（ｂ）のように３辺
としてもよい。さらに、連続しておれば、同図（ｃ）の
ようにチップ（載置用基板１０）の２辺としてもよい。
【００２２】本発明に係る三次元ＩＣ構造は、下記のよ
うに多くの利点を有している。
うに多くの利点を有している。
【００２３】第１に、載置用基板１０の形成に際して
は、支持基板１１上にエッチングストップ層１２とデバ
イス動作層１３を形成しているので、デバイス動作層１
３の厚さを任意に設定することができる。第２に、載置
用基板１０におけるデバイスの厚さは、基板１１上への
エピタキシャル成長膜厚で規定されるため、高精度にで
き、また数ミクロンと非常に薄くできる。第３に、支持
基板１１を枠体として残すことにより、薄膜化したとき
に生じる配線、絶縁膜等により生じるチップの反り、歪
み、たわみを防止できる。このため、従来技術のような
支持基板への接着が不要となる。第４に、載置用基板１
０が枠体を有しているので、取扱いが容易であり、また
ベース用基板２０との位置合せも容易になる。
は、支持基板１１上にエッチングストップ層１２とデバ
イス動作層１３を形成しているので、デバイス動作層１
３の厚さを任意に設定することができる。第２に、載置
用基板１０におけるデバイスの厚さは、基板１１上への
エピタキシャル成長膜厚で規定されるため、高精度にで
き、また数ミクロンと非常に薄くできる。第３に、支持
基板１１を枠体として残すことにより、薄膜化したとき
に生じる配線、絶縁膜等により生じるチップの反り、歪
み、たわみを防止できる。このため、従来技術のような
支持基板への接着が不要となる。第４に、載置用基板１
０が枠体を有しているので、取扱いが容易であり、また
ベース用基板２０との位置合せも容易になる。
【００２４】
【発明の効果】以上の通り、本発明によれば、ベース用
基板と載置用基板が別々に用意され、載置用基板につい
ては、周辺部を残して裏面エッチングされることにより
エッチングストップ層が露出される。このため、周辺部
に残った基板を枠体としながら、ベース用基板の上面に
載置用基板を搭載できる。このとき、スルーホールを形
成しておいてコンタクトメタルを埋め込むことで、ワイ
ヤボンディングにも耐え得る電極が形成される。このた
め、高速かつ高機能のデバイスと、高集積のデバイスを
一体化した、新しい三次元ＩＣ構造のデバイスが提供で
きる。
基板と載置用基板が別々に用意され、載置用基板につい
ては、周辺部を残して裏面エッチングされることにより
エッチングストップ層が露出される。このため、周辺部
に残った基板を枠体としながら、ベース用基板の上面に
載置用基板を搭載できる。このとき、スルーホールを形
成しておいてコンタクトメタルを埋め込むことで、ワイ
ヤボンディングにも耐え得る電極が形成される。このた
め、高速かつ高機能のデバイスと、高集積のデバイスを
一体化した、新しい三次元ＩＣ構造のデバイスが提供で
きる。
【図１】実施例に係る三次元ＩＣ構造デバイスの製造プ
ロセスを示す断面図である。
ロセスを示す断面図である。
【図２】実施例に係る三次元ＩＣ構造デバイスの製造プ
ロセスを示す断面図である。
ロセスを示す断面図である。
【図３】実施例に係る三次元ＩＣ構造デバイスの製造プ
ロセスを示す断面図である。
ロセスを示す断面図である。
【図４】実施例に係る三次元ＩＣ構造デバイスの製造プ
ロセスを示す断面図である。
ロセスを示す断面図である。
【図５】別の実施例に係る三次元ＩＣ構造デバイスの断
面図である。
面図である。
【図６】載置用基板１０における枠体としてのＧａＡｓ
基板１１の例を示す図である。
基板１１の例を示す図である。
１０…載置用基板 １１…ＧａＡｓ基板 １２…エッチングストップ層 １３…デバイス動作層 １４…デバイス電極 １５…層間絶縁膜 １６…配線 １７…表面保護膜 １８…コンタクトホール １９…コンタクトメタル ２０…ベース用基板 ２１…基板 ２２…集積回路 ２３…コンタクトパッド ３２…ワックス ３３…支持基板 ３５…金ワイヤ
Claims (6)
- 【請求項１】 上面側に半導体集積回路が形成されたベ
ース用基板と、 基板上にエッチングストップ層とデバイス動作層が形成
され、当該デバイス動作層およびその上面に半導体集積
回路が形成されると共に、前記基板がその周辺部の連続
する少なくとも２辺で残存されるように裏面から選択的
に除去されて前記ベース用基板より大きな凹部が形成さ
れた載置用基板とを備え、 前記凹部に前記ベース用基板が没入されて一体構造をな
し、前記ベース用基板の所定の電極位置と対応して前記
載置用基板の前記エッチングストップ層と前記デバイス
動作層にはスルーホールが形成され、このスルーホール
にはコンタクトメタルが埋め込まれていることを特徴と
する半導体装置。 - 【請求項２】 前記スルーホールに埋め込まれたコンタ
クトメタルはボンディングパッドを構成し、ここにワイ
ヤボンディングが施されている請求項１記載の半導体装
置。 - 【請求項３】 前記ベース用基板と前記載置用基板が異
なる半導体で形成されている請求項１記載の半導体装
置。 - 【請求項４】 前記載置用基板の周辺部が、前記ベース
用基板と一体構造にされた後に除去されている請求項１
記載の半導体装置。 - 【請求項５】 請求項１記載の半導体装置の有する前記
載置用基板上に、前記エッチングストップ層と前記デバ
イス動作層を有する別の載置用基板が結合されている半
導体装置。 - 【請求項６】 複数枚の基板を用意し、そのうち１枚の
基板は上面に半導体集積回路を形成してベース用基板と
なし、他の基板については上面にエッチングストップ層
およびデバイス動作層を形成し上面に半導体集積回路を
形成して載置用基板とする第１の工程と、 前記載置用基板の電極形成位置の前記エッチングストッ
プ層およびデバイス動作層にスルーホールを形成してコ
ンタクトメタルを埋め込む第２の工程と、 前記載置用基板を裏面から周辺部を残してエッチング
し、前記エッチングストップ層を露出させる第３の工程
と、 前記第３の工程で形成された前記載置用基板の凹部に前
記ベース用基板を没入させ、前記コンタクトメタルと前
記ベース用基板のコンタクトメタルを接合させる第４の
工程とを備えることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21095691A JP2943950B2 (ja) | 1991-08-22 | 1991-08-22 | 半導体装置と、その製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21095691A JP2943950B2 (ja) | 1991-08-22 | 1991-08-22 | 半導体装置と、その製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555454A JPH0555454A (ja) | 1993-03-05 |
| JP2943950B2 true JP2943950B2 (ja) | 1999-08-30 |
Family
ID=16597897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21095691A Expired - Lifetime JP2943950B2 (ja) | 1991-08-22 | 1991-08-22 | 半導体装置と、その製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2943950B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7098070B2 (en) * | 2004-11-16 | 2006-08-29 | International Business Machines Corporation | Device and method for fabricating double-sided SOI wafer scale package with through via connections |
| JP2007250599A (ja) * | 2006-03-14 | 2007-09-27 | Disco Abrasive Syst Ltd | デバイスパッケージの製造方法 |
| JP4593613B2 (ja) * | 2007-12-17 | 2010-12-08 | 三菱電機株式会社 | 半導体装置 |
-
1991
- 1991-08-22 JP JP21095691A patent/JP2943950B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0555454A (ja) | 1993-03-05 |
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