JP2012156551A - コンポーネントをパッケージングするプロセス、およびパッケージングされたコンポーネント - Google Patents

コンポーネントをパッケージングするプロセス、およびパッケージングされたコンポーネント Download PDF

Info

Publication number
JP2012156551A
JP2012156551A JP2012098089A JP2012098089A JP2012156551A JP 2012156551 A JP2012156551 A JP 2012156551A JP 2012098089 A JP2012098089 A JP 2012098089A JP 2012098089 A JP2012098089 A JP 2012098089A JP 2012156551 A JP2012156551 A JP 2012156551A
Authority
JP
Japan
Prior art keywords
contact
connection
wafer
functional
base substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012098089A
Other languages
English (en)
Inventor
Juergen Leib
ライプ,ユルゲン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Schott AG
Original Assignee
Schott AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Schott AG filed Critical Schott AG
Publication of JP2012156551A publication Critical patent/JP2012156551A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/2919Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485Material
    • H01L2224/48505Material at the bonding interface
    • H01L2224/48599Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485Material
    • H01L2224/48505Material at the bonding interface
    • H01L2224/48699Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/8385Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01049Indium [In]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01061Promethium [Pm]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/0665Epoxy resin
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/07802Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/1026Compound semiconductors
    • H01L2924/1032III-V
    • H01L2924/10329Gallium arsenide [GaAs]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/146Mixed devices
    • H01L2924/1461MEMS
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788Glasses, e.g. amorphous oxides, nitrides or fluorides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Micromachines (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Dicing (AREA)
  • Packaging Frangible Articles (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Laminated Bodies (AREA)
  • Lubricants (AREA)
  • Fats And Perfumes (AREA)
  • Acyclic And Carbocyclic Compounds In Medicinal Compositions (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

【課題】
本発明は、ウェハ・レベル・パッケージング・プロセスに関係し、またこの方法でパッケージングされたコンポーネントに関係する。
【解決手段】
本発明の目的は、高い歩留まりを保証し、光学および/または微小機械コンポーネントにも好適であり、機能領域からの接続部の改善された熱機械的減結合を達成するこのタイプのプロセスを実現することである。
本発明のプロセスによれば、ベース基板は、複数の本体領域と複数の接続領域に分割され、本体領域はそれぞれの場合に機能領域上に広がり、接続領域は接触接続陥凹部に関してオフセットされる。次いで、コンポーネントは、本体領域および接続領域内で異なる厚さを持つようになるまで本体領域または接続領域内で薄くされ、その後、ウェハ・アセンブリは複数のチップにダイスカットされる。
【選択図】図1

Description

本発明は、コンポーネントをパッケージングするプロセス、および一般にこのようにしてパッケージングされたコンポーネントに関するものであり、またウェハ・レベルのパッケージング・プロセス、および特にこのようにしてパッケージングされたコンポーネントに関するものである。
多くの技術的応用事例では、チップを気密パッケージングすることにより例えば半導体基板上の損傷し易い集積回路を保護することが可能であるため、気密パッケージングされたチップが必要である。しかし、パッケージングは、光学コンポーネントまたは微小機械コンポーネントにとっても少なくとも等しく重要である。
チップがまずウェハ・アセンブリから分割され、その後個別にパッケージングされる知られているプロセスがある。これは、デリケートなコンポーネントの大量生産にほとんど適することのない極めて複雑なプロセスである。特に、集積回路またはその他のコンポーネントは、ウェハから分割されるときには(まだ)保護されておらず、その結果、のこぎりによる切断処理の際に汚れる、および/または破壊される可能性がある。
またコンポーネントがまずウェハ・レベルでパッケージングされ、その後分割される知られたプロセスもある。これらのプロセスは、ウェハ・レベル・パッケージング(WLP)と呼ばれる。
従来技術では、多数のこのようなプロセスを開示している。しかし、ウェハ・レベル・パッケージングでは、接続接触部は通常被覆基材により覆われるため、集積回路を接触接続することは困難である。これは、後述のプロセスを基に例示される。
知られているプロセスは、一般に、チップ上または集積回路の接触領域への接続を直接的に形成することができるとの仮定に基づいて動作するが、例えばメモリ・チップの場合には、問題なく実現可能である。
しかし、これは、例えば、集積化されたセンサまたは光学コンポーネントを備えたチップの場合に、例えばプリント基板の実装状態の光学活性表面は、露出されていなければならないという事実を無視している。
この点に関して、WO99/40624では、能動側からウェハまたはチップの向かいの下側へ配線が引かれる能動コンポーネントに存在する接続接触により上で概要を述べた問題を解消することが試みられているプロセスを開示している。そこで、下方へ配線が引き回されている接続接触部の他の接触接続は、知られている方法で実施できる。
さらに、類似のプロセスが、「Wafer Level Chip Scale Packaging:Benefits for Integrated Passive Devices」、Clearfield、H.M.;Young、J.L.;Wijeyesekera、S.D.;Logan、E.A.;IEEE Transactions on Advanced Packaging、Vol.23、No.2、247〜251頁に説明されている。
上述のプロセスは、ウェハの光学活性前面がガラスで覆われた後、ウェハを個々のチップ領域に分けるトレンチは、ウェハの下側にそって施されるという事実により区別される。トレンチの形成時に、ウェハの能動側に配置された接続接触位置は、それぞれの場合に2つのチップ間の遷移領域上で、分割され、それにより、トレンチ内で露出される。ウェハまたはチップを完全にパッケージングするために、トレンチが形成された後、ガラス片はトレンチ上に接着接合され、それから、ウェハ内のトレンチおよび接続接触位置にもう一度自由にアクセスできるような適当な方法で切断される。この後、形成されたトレンチ内に接触トラックが蒸着されるが、この蒸着は、接続接触位置の接触接続を生じさせ、パッケージングされたチップの背面に接触位置を置くことを意図したものである。
提案されているプロセスではチップまたはウェハの能動前面から受動背面への接続接触部の貫通接触と呼ばれる方法が使用されるが、これには多数の著しい欠点があり、説明されているプロセスを使用して製造されたチップが不釣り合いに高価なものとなる。
この理由の1つは、知られているプロセスで形成されるトレンチは、ウェハの通常ダイスカットに対し標準的と考えられるものと比べて著しく広いという事実である。この結果、チップまたは集積回路間の距離は、比較的広くなければならず、その結果、ウェハ上には少ないチップに対し余地がある。
このような理由であるとしても、知られているプロセスでは、すでに、半導体ウェハからのチップの歩留まりは比較的低い。さらに、提案されている製造プロセスは比較的低速でもある。これは、特に、トレンチは順次研磨されなければならないという事実、さらにダイシング・ソーと呼ばれるものは、トレンチの形成時に比較的遅い前進速度でしか動作できないという事実に関係する。このことすべてとは別に、鋸歯の磨耗度も大きい。このような理由から、また説明されている機械プロセスの寸法精度に課せられる高い要求条件およびかなりの機械コストの面から、使用されなければならないダイシング・ソーは非常に高価である。
WO99/40624で説明されているプロセスの著しい問題点の1つは、さらに、トレンチ研磨時に接続接触部の露出が、ダイスカット作業で生じることである。このタイプの接続接触部のダイスカットは、上でも述べたように、他の方法では接触部の少なくとも一部は破壊されうるため、極めて高い寸法精度を要する。しかし、接続接触部の正確な切断が行われたとしても、このようにして露出されてしまった接続接触部を使用して接触接続を形成することは容易でない。この理由は特に、従来技術による接触接続がウェハ内のトレンチの斜めの壁に接触トラックを蒸着することによりもたらされるが、一様なしたがってターゲットとなる蒸着は、蒸着方向に垂直な角度の急勾配でのみ可能であるからである。
接触部にそってのこぎりで切断するときに、多数の界面が少なくとも一時的に露出され、その結果腐食および拡散が生じ、したがってコンポーネントの耐用年数に著しい悪影響を及ぼす可能性があるという特有の欠点がさらにある。
チップの貫通接触の他のプロセスは、さらに、「Future Systems−on−Silicon LSI Chips」、Koyanagi、M;Kurino、H;Lee、K.W.;Sakuma、K.、IEEE Micro、July−August 1998、17〜22頁、WO98/52225およびDE197 46 641でも説明されている。しかし、これらのプロセスは、例えば、光チップのパッケージングには適していない。
さらに改善されたウェハ・レベル・パッケージング・プロセスは、WO 03/019653 A2から知られており、その全体が、本発明の開示の主題に参照により組み込まれている。
その文書で説明されているプロセスでは、パッケージング後の接触部は、再び、通路を介してアクセス可能になり、接触部は、その通路を介して、例えば、ボール・グリッド・アレイと呼ばれるものを使って接触接続される。上述の欠点は、このプロセスでは実質的に回避することができる。
しかしながら、状況によっては、ボール・グリッド・アレイは、一般に、鉛スズはんだを含み、その融点は約230℃であり、その結果、この方法で製造されるチップの熱的安定性は、いくつかの応用事例には不十分であるか、またはデリケートなコンポーネントは、実装時に過剰な熱負荷に曝されるという事実により問題が現れる場合がある。さらに、ボール・グリッド・アレイを含む接続部と半導体コンポーネントとの間の熱機械結合により、デリケートなコンポーネントに問題が生じる。
いずれにせよ、状況によっては、鉛含有はんだなしで済ませることが望ましい。さらに、説明されているプロセスの効率および歩留まりがさらに改善され、製造されるチップの応用範囲が広げられることが望ましい。
WO99/40624 WO98/52225 DE197 46 641 WO03/019653
「Wafer Level Chip Scale Packaging:Benefits for Integrated Passive Devices」、Clearfield、H.M.;Young、J.L.;Wijeyesekera、S.D.;Logan、E.A.;IEEE Transactions on Advanced Packaging、Vol.23、No.2、247〜251頁 「Future Systems−on−Silicon LSI Chips」、Koyanagi、M;Kurino、H;Lee、K.W.;Sakuma、K.、IEEE Micro、July−August 1998、17〜22頁
したがって、本発明は、効率的に、低コストで稼働する汎用型のプロセスを実現するという目的に基づく。
本発明の他の目的は、高い歩留まりを保証し、特に、光学および/または微小機械コンポーネントにも適しているプロセスを実現することである。
本発明のさらに他の目的は、機能領域に対する接続部の改善された熱機械的減結合を達成するプロセスおよびコンポーネントを実現することである。
本発明のさらに他の目的は、高品質および高安定性の安価で温度耐久性のあるコンポーネントを実現することである。
本発明のさらに他の目的は、従来技術の欠点を回避するか、または少なくとも軽減するプロセスおよびコンポーネントを実現することである。
目的は、独立の請求項の主題により驚くほど単純な方法で達成される。本発明の有利な精緻化は、いくつかの従属請求項で定義される。
本発明によれば、コンポーネントに対し、以下のようにしてウェハ・レベル・パッケージングおよび接触接続が施される。
機能側および機能側と反対の側にある背面を有するベース基板は、機能側を使って、ウェハ・レベルで被覆基材に永久的に結合される。機能側は、互いに間隔をあけて並べられている複数の機能領域がその上に配列されることを特徴とする。より具体的には、製造されるチップまたはダイ毎に1つの機能領域がある。機能領域は、機能要素、例えば、集積回路またはその他の電子コンポーネント、光学コンポーネント、電気光学コンポーネント、微小機械コンポーネント、微小光学機械コンポーネント、または類似のコンポーネントを備える領域を意味するものと理解されるであろう。
したがって、例えば、機能領域は光学センサを備えることができる。さらに、例えば、ベース基板は、集積回路付きのシリコン半導体ウェハである。しかし、例えば、ガリウム・ヒ素、またはインジウム・リンなどの他の材料も、ベース基板に使用することが可能である。
そこで、機能領域は、2つの基板の結合により気密封止または準気密封止方式でカプセル化される。可能な1つの結合手法は、例えば、エポキシを使用する接着接合であるが、陽極接合も可能である。陽極接合では、接合層(ボンド層)が、結合に先立って、例えば、蒸着コーティング・ガラスの層の形で、2つの基板のうちの少なくとも一方に施されると好都合であろう。この方法で形成された接合層は、ダイレクト・ボンディングにも使用できる。
エポキシを使用する結合に関して、限定された気密封止状態にしかならないことにも留意されたい。したがって、本発明の説明の文脈において、この性質の結合は、準気密結合と呼ばれる。
さらに、ベース基板は、機能側に接触面(接触パッドという)を持ち、それらの接触面は、基板が結合された後、ベース基板の背面から露出されるが、この背面は、機能側から反対の側にある。この目的のために、特にエッチングにより、ベース基板内の接触面の上に接触接続陥凹部が作られる。これらの接触接続陥凹部は、ベース基板を通る貫通接触を形成するバイアとして当業者には知られている。
さらに後続の段では、少なくともベース基板および被覆基材から形成されるウェハ・アセンブリは、機能領域間の所定の切断線にそって、特にのこぎりで切断することにより、複数のチップまたはダイスにダイスカットされる。例えば、厚さが好ましくは0.01μmから100μm、典型的には8μmのパターン形成可能な蒸着コーティング・ガラス層などの適当な不動態化が使用される場合、それぞれの場合に気密封止または準気密封止方式でパッケージングされた個々のチップが形成される。ウェハ・レベルで稼働するこのカプセル化プロセスは、個別のカプセル化よりもかなり効率がよい。
さらに後の段では、コンポーネントは、本体領域と接続領域を有し、接続領域は、接触接続陥凹部に隣接し、コンポーネント、特にベース基板は、接続領域および本体領域内で異なる厚さに到達するまで本体領域または接続領域のいずれかのうちで薄くされる。
つまり、ベース基板は、本体領域と接続領域に分割され、本体領域はそれぞれの場合に機能領域上で横方向に広がり、その後のチップのそれぞれのパッケージの一部を形成する。接続領域は、接触接続陥凹部またはバイアホールに横方向に隣接する。そこで、特有の特徴として、ベース基板は、本体領域よりも接続領域内で薄くされるか、またはその逆に接続領域よりも本体領域内で薄くされる。
このため、接触接続の空き領域が増え都合がよい。さらに、本発明によるプロセスでは、接続部と機能領域との間に優れた熱機械的減結合をもたらす。
適切であれば、ベース基板は、厚さ0まで薄くされる、つまり、完全に取り除かれる。
さらに後続の段では、チップは、回路キャリア内に挿入されるのが好ましく、接触面に導電接続されている、接触面または接触再分配要素は、ベース基板の背面上のワイヤ・ボンディングを使って回路キャリアの対応する接触要素に接続される。したがって、エッチングされた障害物のない接触面または接触再分配要素は、特に、個々のコンポーネントがダイスカットされている状態でのみ接触接続されている。
ワイヤ・ボンディングの場合、例えばアルミニウムまたは金製の導電性の薄い実質的に丸いワイヤは、はんだを使わずに接触面に溶接される。この目的のために、ワイヤはラム内に導入され、力の作用の下で接触面上に押し込まれるのが好ましい。
実際の溶接は、低温で、および/または超音波を使用して実行するのが好ましい。このプロセスは、特に、その信頼性および形成される接続の品質においてより際だっている。しかし、接触面または接触再分配要素の接触接続の接触要素としてボール・グリッド・アレイを施すことも、本発明の範囲内にある。
ワイヤ・ボンディングの他の利点は、これが非常に単純で安価なプロセスを代表しており、さらに、はんだボールまたははんだから形成されるボール・グリッド・アレイと呼ばれるものを使って形成される接続部よりも熱的に安定しているという点である。また、ワイヤ・ボンディング時にコンポーネントに熱負荷がかかることもめったにない。
本発明のさらに特定の利点は、接触接続、特にワイヤ・ボンディングは、背面に実施され、このプロセスは、例えば、特にガラスで作られた透明被覆基材を有する光学コンポーネントに使用することもできることである。もちろん、このプロセスは、これに制約されることはなく、むしろ、被覆基材も、特定の施す領域に応じて、金属または半導体などの他の材料で構成することもできる。とにかく、本発明のプロセスを使用する背面接触接続は、単純で効率的な方法で実施することができることが判明している。
他の利点は、このプロセスは特にほとんど粉塵を発生しないという点である。特に、いくつかの状況では、非常にデリケートな機能領域は、被覆基材を施した結果として早ければ第1の処理工程により保護される。
接触パッド・エクステンションと呼ばれる拡大要素を機能側のベース基板上の接触面に施し、その後ベース基板を被覆基材に結合することも適宜可能である。これにより、接触面の面積が広がり、ボンディング・ラムを使用して簡単にアクセスできる。この場合、接触接続陥凹部は、適切であれば、拡大要素上に延長できる。
コンポーネントの厚さを減らすために、例えば、機械研磨および/またはエッチングにより、被覆基材に結合された後にベース基板を一様に薄くすることが好ましい。
接触面の露出は、特に、ベース基板のパターン形成エッチング、例えば、リソグラフィ・プロセスを使って行われる。さらに、エッチングは、湿式化学的手段またはプラズマ技術を使って行える。このタイプのプロセスは、基本的に当業者に知られている。
さらに、ベース基板の背面に不動態化層を施すと都合がよい。不動態化層は、特にパターン形成され、接触面は実質的に露出される。これは、すぐにパターン形成できる形で施される不動態化層により、例えばマスクを使用して、またはベース基板の背面に一様に施され、その後パターン形成される不動態化層により実現できる。
これは、ベース基板、および特に、被覆基材、およびシリコン半導体基板の場合に機能側に存在する酸化ケイ素層との界面は、例えば酸化などの環境的影響から保護されるという利点を有する。さらに、酸化ケイ素層は、接触接続陥凹部または接触接続通路をエッチングするときにエッチング停止マスクとして使用できるが、その後、接触面上の背面で開かれる。
好適な不動態化層は、特に、蒸着コーティングまたは写真パターン形成可能プラスチック層、例えばBCBにより形成されるガラスの層である。不動態化層は、接触面の縁領域のところまで延びるのが好ましい。さらに、必要ならば、他の不動態化層を用意することができる。
特定の一実施形態によれば、接触面および/または接触再分配要素は、露出された後、背面上で電気メッキまたは無電解手段により金属層、例えば金の層で覆われる。これにより、接触面の表面品質が改善され、したがって、ワイヤ・ボンディングの信頼性をさらに改善できる。
さらに、ベース基板は背面上で所定の切断線にそってエッチングされ、それにより切断線の両側にそって延びるそのトレンチまたはソーイング・ストリートと呼ばれるものが定義され、それにそって、ウェハがのこぎりで切断されチップにされる。
さらに、接続領域内のベース基板を薄くすることは、特に、ワイヤ・ボンディングを使って回路キャリアの接触要素に接触面が結合される前に行われる。
この結果、ボンディング・ラムを使用してワイヤ・ボンディングを背面から行えるようにスペースができるという利点が得られる。これは、知られているプロセスに存在する開口部は、通常、小さいので、ワイヤ・ボンディングはまったく不可能でないとしても少なくとも困難なものとなるからである。
特に単純な一実施形態によれば、接触接続陥凹部またはバイアホール、接続領域および/またはソーイング・ストリートは、単一の工程で形成される。これにより、プロセスをなおいっそう単純化することができる。
まず最初に第1工程で、例えば研磨してベース基板を一様に薄くし、その後、第1の工程に続く第2の工程で、例えばフォトリソグラフィ・パターン形成エッチングを使って、接続領域または本体領域内でさらに薄くし、それらの領域内のほうがそれぞれの他の領域内よりも薄くなるようにし、接触接続陥凹部に加えて、一様に薄くすることにより形成される厚さと異なる厚さを持つ、特に厚さが薄い他の領域が形成されるようにすることが好ましい。
このような背景状況において、ベース基板を薄くするという言い方は、基本的に、厚さを0になるまで薄くすること、つまり対応する領域内で完全に取り除くことを含むものとも理解されるであろう。しかし、本体領域、接続領域、接触接続陥凹部内の少なくとも3つの異なる厚さの領域を形成することも可能である。
ベース基板が接続領域内で厚さ0にまで薄くされる場合、接続部の接触接続を機能領域から特にうまく機械的減結合できると都合がよい。したがって、接続部または接続線を、例えばワイヤ・ボンディングを使って接続するときに、機能領域に応力がまったく、またはごくわずかしか伝わらない。このため、とりわけ、デリケートなイメージ・センサ内に暗電流が増大するのを回避することが可能になる。
しかし、はんだボールが接触要素として使用される場合であっても、はんだボールとコンポーネントとの間の接触位置は機能領域から熱機械的減結合されるため、使用時に発生する熱サイクルにおける機械的応力は伝わらないか、または機能領域にめったに伝わらない。
さらに、細長い形で、所定の切断線まで平行に延びる接続ストリップを形成することは特に好ましい。ベース基板は、もう一度、本体領域よりも接続ストリップ内で広範に薄くされる。このような背景状況の利点は、それぞれの接触接続陥凹部に対して専用接続領域を形成する必要はなく、むしろ、複数の接触接続陥凹部が同じ接続ストリップに隣接するという点である。特に、接続ストリップは、実質的に、特にウェハ全体にわたって一方の切断線から次の切断線に延び、そのためストリップのパターンがウェハ上に形成される。
接続領域は、少なくとも接触接続陥凹部からソーイング・ストリートまたは所定の切断線まで広がるような形で形成されることが好ましい。つまり、ソーイング・ストリートおよび接続領域は、単一の領域を形成することができ、それにより、特に、ベース基板は、隣接するチップの接触面の間で完全に取り除かれる。このため、さらに作業工程を減らすことが可能である。
本発明によるプロセスは、さらに、キャビティ内に封入された機能領域を備えるコンポーネント、例えば、MEMSまたはMOEMSコンポーネントに特に好適である。特に、この目的のために、ベース基板が被覆基材に結合される前に、被覆基材は機能領域の上に陥凹部を備えられ、ベース基板が被覆基材に結合された後、機能領域がその後封じ込められるキャビティがその2つの基板の間に形成される。
このプロセスに加えて、本発明の他の主題は、ダイスカット作業の後にチップとしてこのプロセスにより製造可能なコンポーネント、ダイスカットに先立つウェハ・レベルでの中間製品、および回路キャリアおよびそこに装着され、ワイヤ・ボンディングを使って電気的に接続されるダイスカットされたコンポーネントを含む回路配列でもある。
特に電子コンポーネント、光学コンポーネント、電気光学コンポーネント、微小電気機械コンポーネント、または微小光学電気機械コンポーネントである、ダイスカットされ、パッケージングされたコンポーネントは、それに応じて、本発明により、
コンポーネントの機能領域が配列された、機能側およびその機能側の向かい側の背面を備えるベース基板と、
後者の機能側でベース基板に永久的に結合され、機能領域を覆う形で広がり、ベース基板と被覆基材との間の結合、つまり結合層が、気密または準気密ハウジングが機能領域の周りに形成されるように機能領域を囲む、被覆基材と、
特にハウジングを通じて機能領域に電気的に接続される、ベース基板上の接触面とを備える。
さらに、ベース基板は、接触面の領域内に、接触面が通る、またはハウジングの外側から、およびベース基板の背面から、またはベース基板を通して接触接続できる接触接続陥凹部を備え、
ベース基板は本体領域と接続領域とに分割され、本体領域は機能領域上に横方向に広がって、ハウジングの一部を形成し、接続領域は特に後者に隣接する接触接続陥凹部に関して横方向にオフセットされ、
コンポーネント、特にベース基板は、本体領域内で異なる厚さを有し、接続領域、つまりベース基板は特に適切であれば完全に取り除かれる本体領域または接続領域内で非常に薄くされる。
さらに、ダイスカットの後、コンポーネントは、ウェハ・アセンブリからそれが分離される狭い側を有し、この点に関して、接続領域は、少なくとも狭い側で接触接続陥凹部から広がる。
そうでない場合、プロセスの特徴も参照される。
以下の本文では、本発明は、例示的ないくつかの実施形態に基づき、同一および類似の要素は場合によっては同一の参照記号が付けられ、さまざまな例示的な実施形態の特徴は互いに組み合わせることができる図面を参照しつつ詳細に説明されている。
ウェハ・レベルにおける本発明によるコンポーネントの一実施形態からの抜粋を通る断面図である。 ダイスカットおよびワイヤ・ボンディングの後の図1からのコンポーネントを通る断面図である。 はんだボールを使用する本発明によるコンポーネントの一実施形態からの抜粋を通る断面図である。 ウェハ・レベルにおける本発明によるコンポーネントの他の実施形態からの抜粋を通る断面図である。 金属層を備える接触要素とともに本発明によるコンポーネントの他の実施形態からの抜粋を通る断面図である。 ウェハ・レベルにおける本発明によるコンポーネントの一実施形態の平面図である。
図1は、処理後の、つまり機能領域110、この実施例では集積回路110を備える、ベース基板100を示している。この実施例では、ベース基板は、シリコン半導体ウェハ100により表される。
さらに、CMOSアプリケーションまたはSOI回路の場合、半導体ウェハ100は、例えば、酸化ケイ素層の形の誘電体中間層120を備える。中間層120は、回路110をシリコン・ウェハ100から絶縁する。
さらに、その機能側101では、半導体ウェハ100は、接触面または接触パッド130を備え、機能側101は、回路110がその上に配列されるという事実により定義される。接触パッド130は、回路110に電気的に接続される(図に示されていない)。機能側と反対の側である半導体ウェハ100の側は、背面102と呼ばれる。
次に、被覆基材または被覆ウェハ200、この実施例では、Borofloat−33ガラス製ウェハ200は、半導体ウェハ100上に接着接合される。熱膨張率が半導体ウェハ100の熱膨張率に一致するため、Borofloat−33ガラスを使用するのは特に都合がよい。
2つのウェハ100および200は、接着剤210、例えばエポキシまたはアクリル樹脂接着剤の層を使って結合される。このため、回路110の準気密パッケージングができる。
接着剤210の層の代わりに、ベース基板が陽極またはダイレクト・ボンディングと呼ばれるものに適するように、特に蒸着コーティングによりガラスの層を施すことも可能である。したがって、この場合、2つのウェハは、陽極接合または直接接合される。
結合処理の後、第1の工程で、半導体ウェハ100は、例えば、厚さdまで機械研磨することによりウェハ全体の上で一様に薄くされる。これは、被覆ウェハ200は必要な安定性をアセンブリに与えるため可能である。
半導体ウェハ100を一様に薄くする、または研磨した後の第2の工程では、接触接続陥凹部または接触接続通路301が接触パッド130の上に形成される一方で、接触接続通路301に横方向に隣接する接続領域300が形成されるように、半導体ウェハ100にパターン形成が行われる。これは、1回の工程または2回の独立した工程で実行することができる。リソグラフィ湿式エッチング・プロセスまたはプラズマ・エッチング・プロセスを使って、このパターン形成を行うことが好ましい。
接触接続通路301は、背面102から横断する形で半導体ウェハ100を通り接触パッド130に直接当たるまで延びる。
したがって、ウェハは、複数の本体領域104および接続領域300に分割され、接続領域300は、本体領域104に比べて大幅に薄くされる。つまり、ウェハ材料100は、接続領域300内で、dよりも小さい厚さdまで薄くされる。この実施例では、dは0に等しくない。
つまり、半導体ウェハ100を一様に薄くした後、ウェハ材料はさらに接触接続通路301の領域内で取り除かれ、厚さがdになるようにする。
さらに、半導体ウェハ100は、図面の平面内に横方向に延びるソーイング・ストリートまたはソーイング・トレンチ302も有し、ウェハ・アセンブリ100、200はその後これにそってダイスカットされる。
接触接続通路301が形成されるかまたはエッチングされ、接続領域300が薄くされた後、半導体ウェハ100の背面は、とりわけ例えば半導体ウェハ100と誘電体中間層120の間のデリケートな層を保護するために、不動態化層400でコーティングされる。例えば、不動態化層400は、蒸着コーティング・ガラスの層である。不動態化層400は、さらに、多層構造とすることもできる(図1には示されていない)。さらに、不動態化層400は、特に蒸着コーティング・ガラスが使用される場合、さらに、アセンブリの気密封止も高める。
接触接続通路301およびソーイング・ストリートまたはソーイング・トラック302は、不動態化層400を連続させるために傾斜した側壁303および304を備える。
それと同時に、または別の工程で、この実施例に存在する誘電体中間層120および不動態化層400を接触パッド130の上のパターン形成された形態内で取り除き、背面102から接触接続のため後者を露出する。
その後、接触再分配要素、より具体的には、金属化、例えば、Ti/W/Cuメッキに基づいて電気メッキされたCuの形の接触再分配層410が背面に施され、少なくとも接続領域300内の接触面130から二次接触面132まで広がる。したがって、接触再分配層410は、接続領域300内に入るまで延びて、そこで、二次接触面132を形成する。つまり、接触再分配層410は、接続領域300内で二次接触面132を備え、この二次接触面132は、半導体ウェハ100の背面上の接触パッド130に関して横方向にオフセットされて配列される。この方法で、二次接触面132は、機能領域110から熱機械的に減結合されると都合がよい。
二次接触面132は、さらに、背面上で接合層410、耐酸化層、および/または拡散障壁によりコーティングされる。
その後、ウェハ・アセンブリ100、200が、ソーイング・ストリート302にそって、または中心線600にそって、のこぎりで切断される、つまり複数のチップ10にダイスカットされる。
図2は、気密封止方式でパッケージングされている機能領域110を持つダイスカットされたチップ10を例示している。ダイスカット後、チップ10は、さらに、ワイヤ・ボンディングを使って、例えば回路キャリア(図に示されていない)に加工される。
次に図3を参照すると、チップ10は、回路キャリアへの代替え接触接続手段を具現化する、はんだボール501を備える。はんだボール501は、ダイスカット前または後に施すことができる。
図4は、ウェハ・レベルのコンポーネントを示しており、この実施形態では、接続領域300における半導体ウェハ100は、酸化ケイ素層120まで続けて、つまり、実質的に0の厚さになるまで薄くされている。したがって、ウェハ100の半導体材料は、接続領域300内で完全に取り除かれている。したがって、接続領域300内の不動態化層400は、酸化ケイ素層120に直接施される。
したがって、この実施例では、接触接続通路301、接続領域300、およびソーイング・ストリート302は、ある程度融合してまとまり、半導体ウェハ100の背面内に共通陥凹部を形成する。
ダイスカットの後施されるワイヤ・ボンディング500は、点線で示されている。
さらに、特に第1の不動態化層400と同じ材料からできている第2の不動態化層402が、第1の不動態化層400に施されている。第2の不動態化層402は、少なくとも、接触再分配層410の、接触面130に接続されている部分412に広がり、この実施例では、後者を不動態化するためにソーイング・ストリート302に広がる。つまり、連続する第2の不動態化層402が施されるが、クリアなままであるか、または二次接触面の上で露出される。被覆基材200の陥凹部は、キャビティ201を定める。
図5は、ベース基板100の厚さdは本体領域104よりも接続領域のほうが大きいウェハ・アセンブリを示している。この目的のために、半導体ウェハ100は、まず厚さdになるまで一様に研磨し、その後、本体領域104内でさらに薄くしてパターン形成形態にし、半導体ウェハ100の厚さが本体領域104よりも接続領域300において大きくなるようにする。
他の処理工程に関して、図1を参照する。接合層または金層420は、ウェハ・アセンブリの最も厚い部分を代表する、接続領域300に施され、その後、はんだ接触部502が接合層または金層420に施される。はんだ接触部502は、適切であれば、同様に、電気メッキによりコーティングされる。
図6は、接触接続通路301と併せてウェハ・アセンブリ100、200を示している。さまざまな形態の接続セクション300a、300b、300cも例示されている。
接続領域300aは、チップ10全体にわたりソーイング・トレンチ302aにそって縦方向に広がる共通接続ストリップ304aを形成する。さらに、接続ストリップ304aは、ソーイング・トレンチの中心線600から一部のみ覆われている接触接続通路301上に縦軸に関して横方向に延びる。
接続領域300bは、同様に組み合わされ、接続ストリップ304bを形成するが、これは、縦軸に関して横方向に延び、接触接続通路301をすっかり覆う。
それとは別に、接続領域300cの第3の変更形態も実現され、それぞれの場合のこれらの接続領域は接触接続通路301を中心として互いから別々に延び、それぞれの接触接続通路301は、専用の接続領域300cを割り当てられる。いずれにせよ、薄くされた領域が、接触接続通路301の周りに用意される。
当業者には、上で説明されているいくつかの実施形態は、実施例として理解され、本発明は、特定の実施例に制約されることはなく、むしろ、本発明の範囲から逸脱することなく多数の方法により変更することできることは明白であろう。

Claims (5)

  1. a) 機能側上に一又はそれ以上の機能領域を形成するために、ウエハを処理する工程、前記各機能領域は、少なくとも1つの電気的コンタクトを有し、ウエハの前記側は、ウエハの背部側を含む機能側に対向し、
    b) 被覆基材を前記ウエハの前記側へ結合する工程、
    c) 前記ウエハの前記背部側を均一に薄くする工程、
    d) 各対応する領域において、基体領域と接続領域の間に異なる厚さを提供するように、前記一又はそれ以上の機能領域に対応する領域において、前記ウエハの前記均一に薄くされた背部側を選択的に薄くする工程、
    e) 更に、前記背部側を薄くして、各機能領域の前記ウエハの機能側上の前記少なくとも一つのコンタクトを露出する工程、
    f) 機能領域の前記露出したコンタクトとその対応する接続領域の間に電気的接続を形成する工程、及び、
    g) 前記ウエハをダイスカットして、1つ又はそれ以上のコンポネントへ前記各機能領域を分離する工程を含む、方法。
  2. 前記工程b)における結合工程が、ウエハをその機能側へ被覆基材を糊付け、結合、及び接着的貼付けする工程を含む、請求項1記載の方法。
  3. 工程d)における選択的に薄くする工程が、リソグラフィ工程を含む、請求項1記載の方法。
  4. 工程e)の更に薄くする工程が、リソグラフィ工程を含む、請求項1記載の方法。
  5. 工程c)の均一に薄くする工程が、研磨又はエッチングを含む、請求項1記載の方法。
JP2012098089A 2003-12-03 2012-04-23 コンポーネントをパッケージングするプロセス、およびパッケージングされたコンポーネント Pending JP2012156551A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10356885.9 2003-12-03
DE10356885A DE10356885B4 (de) 2003-12-03 2003-12-03 Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2006541821A Division JP5329758B2 (ja) 2003-12-03 2004-11-15 コンポーネントをパッケージングするプロセス、およびパッケージングされたコンポーネント

Publications (1)

Publication Number Publication Date
JP2012156551A true JP2012156551A (ja) 2012-08-16

Family

ID=34638391

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2006541821A Expired - Fee Related JP5329758B2 (ja) 2003-12-03 2004-11-15 コンポーネントをパッケージングするプロセス、およびパッケージングされたコンポーネント
JP2012098089A Pending JP2012156551A (ja) 2003-12-03 2012-04-23 コンポーネントをパッケージングするプロセス、およびパッケージングされたコンポーネント

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2006541821A Expired - Fee Related JP5329758B2 (ja) 2003-12-03 2004-11-15 コンポーネントをパッケージングするプロセス、およびパッケージングされたコンポーネント

Country Status (10)

Country Link
US (2) US7700397B2 (ja)
EP (1) EP1700337B1 (ja)
JP (2) JP5329758B2 (ja)
KR (1) KR20060126636A (ja)
CN (1) CN1890789A (ja)
AT (1) ATE461525T1 (ja)
DE (2) DE10356885B4 (ja)
IL (1) IL175341A (ja)
TW (1) TW200524066A (ja)
WO (1) WO2005055310A2 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10356885B4 (de) 2003-12-03 2005-11-03 Schott Ag Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement
US7371676B2 (en) * 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
US7393770B2 (en) * 2005-05-19 2008-07-01 Micron Technology, Inc. Backside method for fabricating semiconductor components with conductive interconnects
US7307348B2 (en) * 2005-12-07 2007-12-11 Micron Technology, Inc. Semiconductor components having through wire interconnects (TWI)
US7659612B2 (en) * 2006-04-24 2010-02-09 Micron Technology, Inc. Semiconductor components having encapsulated through wire interconnects (TWI)
US7531443B2 (en) * 2006-12-08 2009-05-12 Micron Technology, Inc. Method and system for fabricating semiconductor components with through interconnects and back side redistribution conductors
US8178965B2 (en) 2007-03-14 2012-05-15 Infineon Technologies Ag Semiconductor module having deflecting conductive layer over a spacer structure
DE102007030284B4 (de) * 2007-06-29 2009-12-31 Schott Ag Verfahren zum Verpacken von Halbleiter-Bauelementen und verfahrensgemäß hergestelltes Zwischenprodukt
US8580596B2 (en) * 2009-04-10 2013-11-12 Nxp, B.V. Front end micro cavity
US20100320595A1 (en) * 2009-06-22 2010-12-23 Honeywell International Inc. Hybrid hermetic interface chip
DE102011018295B4 (de) 2011-04-20 2021-06-24 Austriamicrosystems Ag Verfahren zum Schneiden eines Trägers für elektrische Bauelemente
KR101131782B1 (ko) 2011-07-19 2012-03-30 디지털옵틱스 코포레이션 이스트 집적 모듈용 기판
US9768223B2 (en) * 2011-12-21 2017-09-19 Xintec Inc. Electronics device package and fabrication method thereof
TWI607534B (zh) * 2013-04-19 2017-12-01 精材科技股份有限公司 晶片封裝體及其製造方法
US9070747B2 (en) * 2013-06-27 2015-06-30 Flipchip International Llc Electroplating using dielectric bridges
MA36343B1 (fr) * 2013-10-14 2016-04-29 Nemotek Technologies Procédé de métallisation en cuivre destiné à la fabrication d'un circuit intégré en utilisant la technologie wafer level packaging 3d
KR20160090972A (ko) * 2015-01-22 2016-08-02 에스케이하이닉스 주식회사 이미지 센서 패키지 및 제조 방법
DE102015203393A1 (de) 2015-02-25 2016-08-25 Infineon Technologies Ag Halbleiterelement und Verfahren zu Herstellen von diesem
US10818625B1 (en) 2019-06-19 2020-10-27 Nanya Technology Corporation Electronic device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11191642A (ja) * 1997-12-26 1999-07-13 Rohm Co Ltd 半導体発光素子、半導体発光モジュール、およびこれらの製造方法
JPH11297972A (ja) * 1998-04-10 1999-10-29 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01217993A (ja) * 1988-02-26 1989-08-31 Hitachi Ltd 半導体装置
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
US5946553A (en) * 1991-06-04 1999-08-31 Micron Technology, Inc. Process for manufacturing a semiconductor package with bi-substrate die
EP0547807A3 (en) * 1991-12-16 1993-09-22 General Electric Company Packaged electronic system
JP2948018B2 (ja) * 1992-03-17 1999-09-13 三菱電機株式会社 半導体装置およびその製造方法
JPH06295962A (ja) * 1992-10-20 1994-10-21 Ibiden Co Ltd 電子部品搭載用基板およびその製造方法並びに電子部品搭載装置
JPH06244437A (ja) * 1993-02-17 1994-09-02 Oki Electric Ind Co Ltd 半導体ウエハ
US5635762A (en) * 1993-05-18 1997-06-03 U.S. Philips Corporation Flip chip semiconductor device with dual purpose metallized ground conductor
WO1996016443A1 (en) 1994-11-22 1996-05-30 Philips Electronics N.V. Semiconductor device with a carrier body on which a substrate with a semiconductor element is fastened by means of a glue layer and on which a pattern of conductor tracks is fastened
JP3487524B2 (ja) * 1994-12-20 2004-01-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
DE19620940A1 (de) * 1995-11-17 1997-05-22 Werner Prof Dr Buff Elektronisches Bauelement und Verfahren zu seiner Herstellung
US6171888B1 (en) * 1996-03-08 2001-01-09 Lsi Logic Corp. Multi-layer tab tape having distinct signal, power and ground planes, semiconductor device assembly employing same, apparatus for and method of assembling same
JP3170199B2 (ja) * 1996-03-15 2001-05-28 株式会社東芝 半導体装置及びその製造方法及び基板フレーム
JP2891665B2 (ja) * 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
US5904496A (en) 1997-01-24 1999-05-18 Chipscale, Inc. Wafer fabrication of inside-wrapped contacts for electronic devices
US6051489A (en) * 1997-05-13 2000-04-18 Chipscale, Inc. Electronic component package with posts on the active side of the substrate
IL123207A0 (en) * 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
US6114221A (en) * 1998-03-16 2000-09-05 International Business Machines Corporation Method and apparatus for interconnecting multiple circuit chips
JP3129288B2 (ja) * 1998-05-28 2001-01-29 日本電気株式会社 マイクロ波集積回路マルチチップモジュール、マイクロ波集積回路マルチチップモジュールの実装構造
US6075712A (en) * 1999-01-08 2000-06-13 Intel Corporation Flip-chip having electrical contact pads on the backside of the chip
EP1148546A1 (de) * 2000-04-19 2001-10-24 Infineon Technologies AG Verfahren zur Justierung von Strukturen auf einem Halbleiter-substrat
DE10104868A1 (de) * 2001-02-03 2002-08-22 Bosch Gmbh Robert Mikromechanisches Bauelement sowie ein Verfahren zur Herstellung eines mikromechanischen Bauelements
US6717254B2 (en) * 2001-02-22 2004-04-06 Tru-Si Technologies, Inc. Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture
CN1545484A (zh) * 2001-08-24 2004-11-10 Ф�ء�����˹��˾ 制造微机电构件的方法
DE10141571B8 (de) * 2001-08-24 2005-05-25 Schott Ag Verfahren zum Zusammenbau eines Halbleiterbauelements und damit hergestellte integrierte Schaltungsanordnung, die für dreidimensionale, mehrschichtige Schaltungen geeignet ist
CN101714516A (zh) 2001-08-24 2010-05-26 肖特股份公司 用于形成触点的方法及封装的集成电路组件
US6559530B2 (en) * 2001-09-19 2003-05-06 Raytheon Company Method of integrating MEMS device with low-resistivity silicon substrates
TW560018B (en) * 2001-10-30 2003-11-01 Asia Pacific Microsystems Inc A wafer level packaged structure and method for manufacturing the same
US7098072B2 (en) * 2002-03-01 2006-08-29 Agng, Llc Fluxless assembly of chip size semiconductor packages
US6806557B2 (en) * 2002-09-30 2004-10-19 Motorola, Inc. Hermetically sealed microdevices having a single crystalline silicon getter for maintaining vacuum
TWI227050B (en) 2002-10-11 2005-01-21 Sanyo Electric Co Semiconductor device and method for manufacturing the same
TWI241700B (en) * 2003-01-22 2005-10-11 Siliconware Precision Industries Co Ltd Packaging assembly with integrated circuits redistribution routing semiconductor die and method for fabrication
JP2004349593A (ja) 2003-05-26 2004-12-09 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US6777263B1 (en) * 2003-08-21 2004-08-17 Agilent Technologies, Inc. Film deposition to enhance sealing yield of microcap wafer-level package with vias
DE10356885B4 (de) 2003-12-03 2005-11-03 Schott Ag Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11191642A (ja) * 1997-12-26 1999-07-13 Rohm Co Ltd 半導体発光素子、半導体発光モジュール、およびこれらの製造方法
JPH11297972A (ja) * 1998-04-10 1999-10-29 Fujitsu Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
KR20060126636A (ko) 2006-12-08
DE10356885A1 (de) 2005-07-07
DE10356885B4 (de) 2005-11-03
WO2005055310A3 (en) 2005-11-03
TW200524066A (en) 2005-07-16
JP2007513507A (ja) 2007-05-24
ATE461525T1 (de) 2010-04-15
US20100187669A1 (en) 2010-07-29
EP1700337B1 (en) 2010-03-17
CN1890789A (zh) 2007-01-03
WO2005055310A2 (en) 2005-06-16
US8309384B2 (en) 2012-11-13
IL175341A0 (en) 2006-09-05
US20080038868A1 (en) 2008-02-14
DE602004026112D1 (de) 2010-04-29
JP5329758B2 (ja) 2013-10-30
IL175341A (en) 2010-06-30
EP1700337A2 (en) 2006-09-13
US7700397B2 (en) 2010-04-20

Similar Documents

Publication Publication Date Title
JP2012156551A (ja) コンポーネントをパッケージングするプロセス、およびパッケージングされたコンポーネント
US7265440B2 (en) Methods and apparatus for packaging integrated circuit devices
US7847416B2 (en) Wafer level package and method of fabricating the same
US6284573B1 (en) Wafer level fabrication and assembly of chip scale packages
US6607941B2 (en) Process and structure improvements to shellcase style packaging technology
KR100851931B1 (ko) 반도체 패키지용의 개선된 상호접속 구조
US7189962B2 (en) Semiconductor relay apparatus and wiring board fabrication method
KR20060088518A (ko) 반도체 장치 및 그 제조 방법
JP2007157844A (ja) 半導体装置、および半導体装置の製造方法
KR20070015018A (ko) 반도체 장치 및 그 제조 방법
JP2002025948A (ja) ウエハーの分割方法、半導体デバイス、および半導体デバイスの製造方法
US8237256B2 (en) Integrated package
WO2006061792A2 (en) Hermetically sealed integrated circuit package
JP3402086B2 (ja) 半導体装置およびその製造方法
US20240083742A1 (en) Micro-electro mechanical system and manufacturing method thereof
US6107179A (en) Integrated flexible interconnection
US20230187381A1 (en) Method of manufacturing semiconductor devices by filling grooves formed in a front side surface of a wafer with a side face protection material
JP3796202B2 (ja) 半導体集積装置の製造方法
US11877518B2 (en) Package for electric device and method of manufacturing the package
JPH08222685A (ja) マイクロパッケージ構造及びその製造方法
KR100587031B1 (ko) 웨이퍼 레벨 패키지
EP0961319A2 (en) Integrated flexible interconnection

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120523

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20120926

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130903

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20131203

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20131206

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20131227

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140108

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140424