TW200524066A - Process for packaging components, and packaged components - Google Patents

Process for packaging components, and packaged components Download PDF

Info

Publication number
TW200524066A
TW200524066A TW093135653A TW93135653A TW200524066A TW 200524066 A TW200524066 A TW 200524066A TW 093135653 A TW093135653 A TW 093135653A TW 93135653 A TW93135653 A TW 93135653A TW 200524066 A TW200524066 A TW 200524066A
Authority
TW
Taiwan
Prior art keywords
contact
connection
base substrate
functional
substrate
Prior art date
Application number
TW093135653A
Other languages
English (en)
Inventor
Jurgen Leib
Original Assignee
Schott Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Schott Ag filed Critical Schott Ag
Publication of TW200524066A publication Critical patent/TW200524066A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01061—Promethium [Pm]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Micromachines (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Dicing (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Packaging Frangible Articles (AREA)
  • Laminated Bodies (AREA)
  • Fats And Perfumes (AREA)
  • Acyclic And Carbocyclic Compounds In Medicinal Compositions (AREA)
  • Lubricants (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

200524066 九、發明說明： 【發明所屬之技術領域】 發明領域 本糾-般係有關-用於封裝組件之方法且有關一利 5 ;二方式封裳之組件，並特別有關-晶圓級封裝方法及一 利用此方式封裝之組件。 ϋ先前技術；j 發明背景 10 對於許多技術應用而言，需要隱藏式封裝的晶片，因 為利用此方式料如可能健—半導縣材上之敏感的積 體電路°然而’此封裝對於光學或微機械組件來說至少同 等重要。 具有使晶片f先從晶圓總成分割然後個別土 也封裝之已 知方法。這是-種很少適合用來量產敏感性組件之極複雜 的/方法特疋3之，積體電路或其他組件在從晶圓分割時 (尚）未受到保護，因此其會在鋸切操作期間變成被弄髒及/ 或破壞。 亦具有使組件首先受到晶圓級封裝然後分割之已知方 法。這些方法公知係為晶圓級封裝（WLP)。 先前技術揭露了數種此等方法。 然而，因為任何連接接觸部通常皆被一覆蓋基材所覆 蓋，藉由晶圓級封裝將難以接觸連接積體電路。這以下述 方法為基礎加以顯示。 已知的方法一般係基於可對於積體電路上或晶片上的 200524066 接觸區直接地產生連接之假設而運作，如同譬如記憶體晶 片的案例中所達成而無問題之狀況。 、θθ 然而，這並未將下列事實列入考慮：譬如在具有一整 合式感應器或光學組件之晶片的案例中，譬如在—印刷= 路板上處於經絲狀態的光學主動表面係必軸持未受: 蓋。 因此，WO 99/40624號已經揭露一種企圖消除上文中藉 由出現在從主動側佈排至晶圓或晶片的相對底側之主動^ 件上的連接接觸部所描繪的問題之方法。隨後可以一已知 10方式來進行往下佈排之連接接觸部的進一步接觸連接。 尚且，一種類似的方法係描述於“晶圓級晶片尺度封 裝·整合式被動裝置之利益”，Clearfield，Η.Μ.; Young，j丄 Wijeyesekera, S.D.; Logan, E.A.; IEEE Transactions on
Advanced Packaging，Vol. 23, No.2, 247-251 頁。 15 上述方法的特點在於下列事實：一玻璃覆蓋件已經施 加至一晶圓的光學主動前表面之後，用於將晶圓分成個別 晶片區之溝道係沿著晶圓底側產生。在製造溝道期間，位 於晶圓主動側上之連接接觸部位(在各例中，位於兩晶片之 間的轉折區上)係在溝道中被分割且因而未受覆蓋。為了完 2〇全封裝晶圓或晶片，溝道已經產生之後，一件玻璃係黏性 結合至溝道上方且隨後以適當方式切割使得晶圓中的溝道 及連接接觸部位可再一次加以自由地近接。然後係將接觸 執道沉積在已經產生的溝道中，其預定用來實行連接接觸 部位之接觸連接及將接觸部位放置在經封裝晶片之背表面 200524066 上0 二雖然所提出的方法導致了公知為從晶片或晶圓的主動 則表面至被動背表面之連接接觸部的貫穿接觸，這亦造成 數員,，、、員著缺，使得已經利用此處討論方法所產生之晶片 5變成不成比例地昂貴。 一項原因在於下列事實··已知方法巾所產生的溝道 係比用於曰曰圓正常切分之視為標準者顯著地更寬。其結果 係為：晶圓或積體電路之間的距離必須相對較大，因/匕一 曰曰圓上具有可提供較少個晶片之空間。 10接供基於此原因’已知的方法已經自-半導體晶圓 ^目lx低的晶片良率。尚且，所提出的製造方法亦相 對較t交。這特別與下列事實相關：溝道必須順序性研磨， 斤月的切刀鑛在製造溝道期間亦只可以相 進速率運作。除此之外，鑛刃亦具有高的磨耗。基於2 15 =^由於對於上述機械程序的尺寸精確度之高度需求而且 亦基於可觀的機器成本，所須使用的切分鑛係非常昂貴。 本0 99/40624中所描述之方法的_種顯著問題亦在 解磨溝道時係藉由一切分操作來實行連接接觸部之 =广述，此型連接接觸部的切分係 尺寸精確度，否則至少會破壞部分接L即便^ 2觸部達成精確的切割，仍不易❹已經仙此方式解除 二=連接接觸部來產生—接觸連接。其原因特別在於: 根據先前技術的接觸連接係藉由將接觸、· 之溝道的歪一實行，但只可中 200524066 陡山肖到垂直的角度來達成均勻且因此經减之沉積。 / 口著接觸部鋸切時之另一項特定缺陷在於：至少有數 個介面暫時地解除覆蓋，而會導致侵似擴散且因此對於 組件的使用期限具有顯著不良的影響。 5 用於晶片的貫穿接觸之其他方法亦描述於“未來的矽 系統 LSI 晶片，，中，K〇yanagi，M;匕論〇, h; k w ;
Sakmna，K，IEEE Micr〇, 1998 七八月，i722 頁，w〇 98/52225及DE 197 46⑷中。然而，這些方法並不適合用 來封裝譬如光學晶片。 1〇 另、、二改良的晶圓級封裝方法係自WO 03/019653 A2 號中得知，忒案整體以引用方式併入本文揭示的主體物中。 在该文件所描述的方法中，譬如藉由所謂的球柵陣 列接觸邛在封裝後係可經由隨後可供接觸部進行接觸連 接之通道再度加以近接。在此方法中可實質地避免上述缺 15 陷。 然而，在特定環境下，可由於下列事實產生問題：球 栅陣列一般含有—融點約為230°C之鉛錫銲料，因此利用此 方式產生的晶片對於特定應用係具有不足的熱穩定度，或 者敏感性組件在安裝期間易承受過度的熱負荷。尚且’半 20導體組件與球栅陣列的連接之間的熱機械性耦合會導致敏 感性組件中之問題。 在任何案例中，特定環境下，最好能夠不需使用含鉛 锝料。 尚且，最好可進一步改良所描述的方法之效率及良率 200524066 並放寬所製造晶片之應用範圍。 【發明内容】 發明概要 因此，本發明之目的係在於提供一屬於可有效率且便 5 宜地運作的一般類型之方法。 本發明之另一目的係提供一可確保高良率且特別亦適 合光學及/或微機械組件之方法。 本發明之另一目的係提供可達成經改良之對於功能區 之連接的熱機械性退搞之一方法及組件。 10 本發明之另一目的係提供具有高品質及穩定度之便宜 且而ί溫度的組件。 本t明之另目的係提供一可避免或至少減輕先前技 術缺陷之方法及組件。 藉由申請專利範圍獨立項的主體物以令人驚詩的簡單 15方式達成了目的。本發明的有利精修例係在申請專利範圍 次項中加以界定。 根據本發明，組件係以下列方式經歷晶圓級封裝及接 觸連接。 一具有-功能側及-位於魏綱相軸上之 之基底基㈣W階藉由魏财久性接合至―^ 鶴在於其上排列有多數個彼此： '路或其他電子、光學、光電、微機械、 20 200524066 微光機械組件或類似組件。 ^因此’舰區可包含―光學錢ϋ。亦藉由範 例顯示，基底基材譬如為—具有積體電路切半導體晶 基麵材亦可能具有其他㈣，諸如珅化錄或 5 麟化銦。 藏式此時藉由接合兩基材而以-隱藏式或準隱 黏人^包封住功能區。一種可能的接合技術係為 '、、°D，言如利用環氧樹脂，但亦 對於陽極性紝人__ u 吏用陽極性結合。 10 玻璃料i'r 在接合之前使一譬如一層蒸塗 利用二、層（bGnd ―)施加到兩基材的至少一者。 式生成的一結合層亦可作為直接結合之用。 對於氧樹脂之接合，麵m 有限的隱藏式密封。因此 成了 15 種本質的接合係稱為準隱藏ί ㈣中’具有此 觸墊V /域材在其魏側上具有接觸表面（公知為接 的一)而這些接觸表面在基材已經接合之後係從基底基材 卜。^面解除覆蓋，此背表面係位於與功能側相對之側 基材$2原因’特別以韻刻方式在接觸表面上方於基底 20觸、車垃了接觸連接凹部。對於熟習該技術者而言，接 =接凹部亦公知係制賴由基底基材產生貫穿接觸之 之s η她麦滅丰又’至少由基底基材及覆蓋基材所形成 =固總成係特別藉由鑛切方式沿著功能區之間預定的切 丄線切/刀成晶片或晶粒。如果使用一適當純化，諸如較佳 200524066 具有〇·〇1到UK)微米厚度且通常為8微米厚度之可圖案化蒸 塗玻璃層’則形成在各例中以隱藏式或準隱藏式密封方式 封裝之個別晶片。在晶圓位階運作之此種包封方法遠比個 別包封更有效率。 口在另稍後階段，組件具有一體部區及一連接區，連 接區係㈣觸連接凹部相鄰，而組件且特別是基底基材係 在體邛區中或在連接區被薄化直到連接區及體部區中已經 達到不同厚度為止。 易S之，基底基材係分成體部區及連接區，其中在各 10例中體部區係側向延伸於功能區上方且形成用於後續晶片 之各別封裝體的部分。連接區係側向鄰接接觸連接凹部或 導孔。特定的特徵此時係使得基底基材在連接區中比體部 區中薄化至更大程度，或反之亦然。 這有利地增加了用於接觸連接之空間。尚且，根據本 ^月之方法係在連接與功能區之間生成優良的熱機械性退 轉。 視需要，基底基材薄化成零厚度，亦即全部移除。 在另一後續階段，晶片較佳插入一電路載體内，而接 觸表面或導電性連接至接觸表面之接觸再分佈元件係藉由 20基底基材背表面上的打線接合加以連接至電路載體之對廣 的接觸元件。因此，經蝕刻清除的接觸表面或接觸再分佈 元件係特別只以已經切分個別組件之狀態產生接觸連接。 在打線接合之案例中，譬如紹或金之可導電性、薄且 大致圓形的圓導線係熔接至接觸表面而不用銲料。基於此 200524066 =^線較佳係導人並在力量作用下壓抵於接觸 佳以冷狀態及/或藉由超音波來進行實際溶接。 ΐ方Γ仏分則㈣在於其所生錢連接之可靠度及品 貝”、、'而，本發明的範圍内亦包含施用球栅陣列來作為供 接觸表面輪㈣分佈S件的接觸連制狀接觸元件。 、打線接*的另—優點在於這代表—種很簡單且便宜的 方法’尚且比藉由銲球或由銲料形成的所謂球栅陣列產生
之連接更具熱歡性。並且，在打線接合期間於組件上少 有任何熱負荷。 本I月的另一特定利盈在於：接觸連接且特別是打線 一係在《表面上進行，所以範例中此方法亦可使用在具 有特別由玻璃製成的透明覆蓋基材之光學組件。當然， 此方法不在此限，而是覆蓋基材亦可依據特定應用領域而 由諸如金屬或一半導體等另一材料組成。不論如何，已經 15毛現可以簡單且有效率的方式來進行使用根據本發明的方 法之背表面接觸連接。
另一優點在於：此方法產生特別少的灰塵。特定言之， 在特定環境下，由於施加覆蓋基材的結果，很敏感的功能 區早在第一處理步驟即已受到保護。 在基材基材接合至覆蓋基材之前，可選擇性使得公知 為接觸墊延伸部之放大元件施加至功能側上之基底基材上 的接觸表面。這增加了接觸表面積且便利於使用結合鎚之 近接。在此例中，接觸連接凹部可依需要延伸於放大元件 的上方。 12 200524066 基底基材較佳譬如利用機械研磨及/或蝕刻在接合至 覆盍基材之後均勻地薄化，藉以達成降低的組件厚度。 特別是藉由基材的圖案化蝕刻且譬如藉由一微影程序 來進行接觸表面之解除覆蓋。尚且，可藉由濕化學性手段 或藉由一電漿技術來進行蝕刻。此型製程係為熟習該技術 者基本上所瞭解。 10 15 20 尚且，可有利地使一鈍化層施加至基底基材的背表 面。鈍化層制是在接觸表面大致解除覆蓋之情形下受到 圖案化。可藉由鈍化層g譬如利用一罩幕層等即可圖案化 形式施加、或藉由純化層均勻地施加至基底基材的背表面 然後圖案化之方式，來達成此作用。 其優點在於：可保護基底基材且特別是與覆蓋基材及 石夕半導體基材的案财出現在功能側上之氧切層之介面 ^ =諸如氧化等環境影響。尚且，氧切㈣可在姓刻 接觸連接凹部或接觸連接通道時料料—㈣阻止罩 幕，但隨後在接觸表面上方之f表面上打開。 鈍化層特別是藉«塗所施加之-層玻璃或 -可照相圖案化的塑料層，譬如BCB 遠 達接觸表面的邊緣區。&日 权彳土 I伸退 化層。丨且，可視需要提供更進-步的鈍 直已：:例’接觸表面及/或接觸再分佈元件當 其已經解除覆蓋之㈣藉由電鍍或 牛: 口質，葬以Γ 這改良了接觸表面的表面 错4—步改善打轉合的可靠度。 13 200524066 尚且基底基材可有利地沿著預定的切割線在背表面 d藉乂界疋沿著切割線兩側延伸之溝道或所謂錯切 街道以供晶圓沿其鋸切成晶片。 尚且，特別是在接觸表面已經藉由打線接合方式接合 5至電路載體的接觸元件之前，進行基底基材在連接區中的 薄化。 A致生成更多空間而能夠利用結合鍵從背表面進行 打線接合之優點。這是因為在已知方法所出現之開口通常 很小而根本不可能或至少更難以打線接合所致。 10 祕—特別簡單的實施例，接觸連接凹部或導孔、連 接區及/或鑛切街道係在單一步驟產生。這可以更進一步簡 化製程。 較佳譬如藉由研磨在第一步驟中使基底基材首先均勻 地薄化，然後在第-步驟之後的第二步驟中譬如藉由光微 衫圖案化蚀刻在連接區中更進一步薄化，使其在這些區中 比各別其他區變成更薄，所以除了接觸連接凹部外，形成 了具有與均自、4化產生者不同的基底基材厚度且特別是更 低厚度之其他區。 在本文中，基底基材的薄化基本上瞭解係包含薄化至 2〇零厚度，亦即在對應區中完全地移除。然而，在體部區、 連接區中及接觸連接凹部上亦可能產生至少三個不同厚度 區.0 如果基底基材在連接區中薄化至零厚度，連接的接觸 連接可有利而特別成功地自功能區產生機械性退耦。因 200524066 此，畜言如藉由打線接合來連接連接部或連接料日 無應力或只有很少應力傳遞至功: 寸並 免敏感性影像感應器中之暗電流増:。""主要使其可以避 然而，即便使用銲球作為接觸元件，鮮球盘 的接觸部位係與功能區呈埶機 //、、牛之間 ”、、機触抑，所以使用中所遭 遇的熱循環顧之機械應力並未傳遞至植少傳遞至功能 區。 "如
特佳係產生以伸長形式平行延伸至預定切割線 之連接條。基底基材在連接條中再—次薄化至比體部區中 10更大之程度。此處其優點在於不需要對於各接觸連接凹部 生成一專用連接區，而是使複數個接觸連接凹部鄰接相同 的連接條。特定言之’連接條大致從—切割線延伸至下個 切割線，特別是整體晶圓上方，藉以在晶圓上方產生一條 帶圖案。 15 連接區的生產方式較佳使其至少從接觸連接凹部延伸
至鋸切街道或預定的切割線。易言之，鋸切街道及連接區 可形成單一的區，所以特定言之，基底基材在相鄰晶片的 接觸表面之間完全被移除。這可以節省進一步的工作步驟。 根據本發明之方法亦特別適合具有一包圍在一腔穴中 20 的功能區之組件，譬如一 MEMS或MOEMS組件。特別是 基於此原因，在基底基材接合至覆蓋基材之前，覆蓋基材 在功能區上方設有凹部，所以基底基材已經接合至覆蓋基 材之後，隨後包圍有功能區之腔六係形成於這兩基材之間。 除了此方法外，本發明之另一主體物亦為可在切分操 15 200524066 作之後糟由此方法產生成為—晶片之組件，於 晶0位階之中間產物’及—電路配置，此電路配置具有一 電路载體及藉由打線接合電性連接且安裝在其中之經切分 組件。 5 10 •為此:特別疋-電子、光學、光電、微機電或微光機 电、，且件之、，二切77封裝的組件根據本發明係包含： —一基底基材，复且士 , yi_ 〃具有一功能側，功能側上排列有組件
的一功能區j及—位於與功能側相反的側上之背表面， -一覆盍基材，其永久性接合至基底基材的功能側上之 基底基材’覆蓋基材延料魏區上方，且接合於基底基 材與覆蓋基材之間’或切隱藏式或準隱藏式密封殼體方 式圍繞功能區之接合層係形成於功能區周圍，及 --基底基材上之接觸表面，其制是經由殼體電性連接 至功能區。
尚且，基底基材在接觸表面的區中包含接觸連接凹 部，接觸表面經由接觸連接凹部係從或可從殼體外部及從 基底基材背表面或經由基底基材產生接觸連接， -基底基材，其分成一體部區及連接區，體部區側向延 伸於功能區上方且形成殼體的部分，而連接區相對於接觸 連接凹°卩主側向偏移，且特別鄰接接觸連接凹部，及 組件’且特別是基底基材，其在體部區及連接區中具 有不同的厚度，或者基底基材在體部區或連接區中薄化至 更大程度，特別是依需要完全被移除。 尚且’切分之後，組件具有可供分離至晶圓總成外之 16 200524066 狹窄側，因此，連接區至少從接觸連接凹部延伸至狹窄側。 或者，亦參照方法特徵。 在下文中，以示範性實施例為基礎且參照圖式來更詳 細地說明本發明，其中部分案例中相同或相似的元件係具 5 有相同的代號，而各種不同的示範性實施例之特徵可彼此 合併。 圖式簡單說明 第1圖顯示處於晶圓位階之根據本發明的組件之一實 施例概要的示意橫剖視圖； 10 第2圖顯示第1圖的組件在切分及打線接合之後的示意 橫剖視圖； 第3圖顯不具有一鮮球之根據本發明的組件之一實施 例概要的示意橫剖視圖； 第4圖顯示處於晶圓位階之根據本發明的組件之另一 15 實施例概要的示意橫剖視圖； 第5圖顯示具有一包含一金屬層的接觸元件之根據本 發明的組件之另一實施例概要的示意橫剖視圖；及 第6圖顯示處於晶圓位階之根據本發明的組件之一實 施例示意平面圖。 20 【實施方式】 較佳實施例之詳細說明 第1圖顯示經過處理亦即設有功能區110(在此範例中 為積體電路110)之後的一基底基材100。此範例中，基底基 材以一矽半導體晶圓1〇〇代表。 200524066 尚且，在CMOS應用或SOI電路之案例中，半導體晶圓 100具有一介電間層120，其譬如為一氧化矽層的形式。間 層120使電路110與矽晶圓1〇〇絕緣。 尚且，半導體晶圓100在其功能側1〇1上具有接觸表面 5或接觸墊130，功能側101係由電路110排列在其上之事實加 以界定。接觸墊130電性連接（未圖示）至電路no。與功能側 相對之半導體晶圓100的該側係稱為背表面1〇2。 然後，一覆蓋基材或一覆蓋晶圓2〇〇且在此範例中為一 Borofloat-33玻璃晶圓200係黏性結合至半導體晶圓1〇〇上。 10可特別有利地使用B〇rofl〇at-33，因為其熱膨脹係數可與半 導體晶圓100的熱膨脹係數匹配。 兩晶圓100及200係藉由一層黏劑21〇接合，譬如一環氧 樹脂或丙烯酸酯黏劑。這導致電路11〇的準隱藏式封裝。 作為黏劑210層的一種替代方式中，亦可能特別是藉由 15蒸塗施加一層玻璃，使得基底基材適合陽極性結合或公知 為直接結合。在此例中，因此，兩晶圓係陽極性或直接結 合。 接合操作之後，在第一步驟中，半導體晶圓100在整體 晶圓上方譬如藉由機械研磨至厚度山而均勻地薄化。因為 2〇覆蓋晶圓200對於總成賦予所需要的穩定度，故可能具有此 作用。 第二步驟中，半導體晶圓100均勻地薄化或研磨之後， 半導體晶圓100圖案化的方式一方面可使得接觸連接凹部 或接觸連接通道301產生於接觸塾13〇上方，而另一方面， 18 200524066 產生側向鄰接接觸連接通道3〇1之連接區goo。可以單一步 驟或兩分離步驟來進行此作用。較佳藉由一微影濕蝕刻製 程或一電漿蝕刻製程來進行此圖案化。 接觸連接通道301將從背表面1〇2橫向延伸經過半導體 5 晶圓1〇〇遠達直接前往接觸墊130。 因此，晶圓分成多數個體部區1〇4及連接區3〇〇，連接 區300薄化至比體部區1〇4更大的程度。易言之，晶圓材料 1〇〇在連接區300中薄化至厚度屯，d2小於山。此範例中，d2 不等於零。 10 易言之，半導體晶圓100均勻地薄化之後，晶圓材料在 接觸連接通道301的區中進一步被移除，直到已經抵達厚度 d2為止。 尚且，半導體晶圓100亦具有一側向延伸至鋸切平面内 之鋸切街道或一鋸切溝道302且可供晶圓總成丨〇〇,2〇〇後續 15 沿其切分。 接觸連接通道301已經產生或餘刻且連接區3〇〇已經薄 化之後’半導體晶圓100的背表面塗覆有一鈍化層，主要藉 以保護譬如半導體晶圓100與介電間層12〇之間的敏感性介 面。鈍化層400譬如為一層蒸塗坡璃。鈍化層4〇〇亦可具有 20多層形式（第1圖未顯示）。尚且，鈍化層400(特別是如果使 用一蒸塗玻璃）亦可增加總成的隱藏式密封。接觸連接通道 301及鋸切街道或鋸切執道302具有傾斜狀側壁3〇3及3〇4藉 以確保一連續的鈍化層400。 在此同時或一分離步驟中，此範例中出現之介電間層 19 200524066 120及鈍化層400係在接觸墊130上方以圖案狀形式移除，藉 以將接觸墊130解除覆蓋以供來自背表面1〇2的接觸連接。 然後，一接觸再分佈元件（更詳言之，一金屬化形式的 接觸再分佈層410，譬如以Ti/W/Cu為基礎之經電鍍的cu) 5係施加在背表面上，而至少從接觸表面130延伸至連接區 300中的一次級接觸表面132。為此，接觸再分佈層41〇延伸 遂達到連接區300内，在其中形成次級接觸表面132。易言 ··
之，接觸再分佈層410係在連接區300中提供次級接觸表面 132’而此次級接觸表面132相對於半導體晶圓1〇〇背表面上 H 10之接觸墊130排列成為側向偏移。利用此方式，次級接觸表 面132可從功能區110有利地熱機械性退耦。 次級接觸表面132亦在背表面上塗覆有一結合層41〇、 一抗氧化層及/或一擴散障壁。 然後，晶圓總成100,200沿著鋸切街道3〇2或沿著—中 15心線600受到鋸切亦即切分成晶片10。 第2圖顯示一經切分的晶片10，其具有一已經以隱藏式 密封方式封裝之功能區丨…。切分之後，晶片1〇藉由譬如打 魯 線接合至一電路載體（未圖示）加以進一步處理。 現在參照第3圖，一晶片1〇設有一銲球5〇1，其實施一 - 20種替代性接觸連接至電路載體之方式。銲球501可在切分矿 / 或切分後施加。 第4圖顯示晶圓位階之組件；在此實施例中，半導體曰 圓100在連接區300中已經一路薄化至氧化石夕層120,亦即Z 至幾近為零的厚度。因此，晶圓1〇〇的半導體材料已經在連 20 200524066 接區300中完全地移除。因此，鈍化層400在連接區300中係 直接施加至氧化矽層120。 因此，此範例中，接觸連接通道301、連接區3〇〇及鋸 切街道302係特定程度地熔合在一起以在半導體晶圓1〇〇背 5 表面中形成一共同凹部。 切分過後所施加之打線接合部500係以虛線代表。 尚且，一特別是由與第一鈍化層400相同材料所製成之 第二鈍化層402已經施加至第一鈍化層400。第二鈍化層402 係至少延伸於與接觸表面130連接之接觸再分佈層410的部 10 分412上方，在此範例中延伸於鋸切街道3〇2上方藉以亦使 鋸切街道鈍化。易言之，一連續的第二鈍化層402係被施 加，但在次級接觸表面上方保持脫離或解除覆蓋。 第5圖顯示一晶圓總成，其中基底基材1 〇〇的厚度屯在 連接區中比體部區104中更大。基於此原因，半導體晶圓1〇〇 15首先均勻地研磨至厚度屯而隨後在體部區1〇4中以圖案化 形式進一步薄化，使得半導體晶圓100厚度在連接區300中 比體部區104中更大。 關於進一步的處理步驟，請參照第1圖。 一結合層或金層420係施加至連接區3〇〇，且其代表晶 20圓總成的最厚部分，然後一銲料接觸部502施加至結合層或 金層420。銲料接觸部502依需要同樣由電鍍加以塗覆。 第ό圖顯示晶圓總成1〇〇,2〇〇且連帶具有接觸連接通道 301。亦顯示各種不同形式的連接段3〇〇a，3〇〇|3,3〇〇c。 連接區300a形成一在整體晶圓1〇上方沿著鋸切溝道 21 200524066 302a呈縱向延伸之共同連接條3〇4a。尚且，連接條3〇如相 對於其縱軸線從錯切溝道的中心線6〇〇呈橫向延伸至只受 到部分地覆蓋之接觸連接通道3〇1上方。 連接區300b同樣合併以形成一連接條304b，然而，連 5接條304b完全在接觸連接通道301上方相對於其縱軸線呈 橫向延伸。 或者，亦提供連接區3〇〇c的第三變異方式，這些連接 區在各例中於接觸連接通道3〇1周圍彼此分開延伸，其中各 接觸連接通道301係指派有一專用連接區川㈦。任何案例 1〇中，一經薄化區係設置於接觸連接通道301周圍。 熟習該技術者瞭解上述實施例只是範例，且本發明不 偈限於這些特义範例，而是可以多種方式改變而不脫離本 發明的範圍。 【圖式簡單說明】 15 第1圖顯示處於晶圓位階之根據本發明的組件之一實 施例概要的示意橫剖視圖； 第2圖，貝示第i圖的組件在切分及打線接合之後的示意 橫剖視圖； 第3圖顯示具有一銲球之根據本發明的組件之一實施 20例概要的示意橫剖視圖； 第4圖顯示處於晶圓位階之根據本發明的組件之另一 實施例概要的示意橫剖視圖； 第5圖顯示具有一包含一金屬層的接觸元件之根據本 發明的組件之另一實施例概要的示意橫剖視圖；及 22 200524066 第6圖顯示處於晶圓位階之根據本發明的組件之一實 施例示意平面圖。 【主要元件符號說明】 10…晶片 100…基底基材，矽半導體晶圓 101.. .功能側 102.. .背表面 104.. .體部區 110.. .功能區，積體電路 120…介電間層，氧化矽層 130.. .接觸表面，接觸墊 132.. .次級接觸表面 200…覆蓋基材，覆蓋晶圓，玻璃晶圓 210.. .黏劑 300…連接區 300a，300b，300c...連接段 301.. .接觸連接凹部，接觸連接通道 302…鋸切街道，鋸切執道，鋸切溝道 302a...鋸切溝道 303，304…傾斜狀側壁 304a…共同連接條 304b...連接條 400…第一鈍化層 402…第二鈍化層 410.. .接觸再分佈層，結合層 420.. .結合層或金層 500…打線接合部 501.. .銲球 502…銲料接觸部 600.. .中心線 山，d2...厚度

Claims (1)

  1. 200524066 十、申請專利範圍： 1· 一種用於封裝組件之方法， 其中，一基底基材在其功能側上，具有多數個 分隔開來的魏區，域基絲㈣藉㈣功能側而永 久性連接至一處於晶圓位階之覆蓋基材，且以在各例中 封裝该等功能區的方式， 其中，藉由在該基底基底中，接觸連接凹部的產 生，該基底基材上的接觸表面係從該基底基材的一背表 面解除覆蓋，該背表面位於與該功能側相對之側上， 其中，該基底基材係分成體部區及連接區，該等體 部區在各例中延伸於該等功能區上方且形成用於該等 功能區之縣體的部分，而該料接區係相對於該等接 觸連接凹部呈現偏移， 該組件係在該等體部區或該等連接區中薄化，直到 在该等體部區與該等連接區中具有不同的厚度為止，及 /、中，至少從基底基材及覆蓋基材形成之該晶圓總 成係沿著該等功能區之間的預定切割線切分成晶片。 2·如申請專利範圍第丨項之方法，其中，該等晶片係排列 在電路載體上，且或專接觸表面或接觸再分佈元件係 藉由該基底基材的該背表面上之打線接合而連接至該 電路載體的接觸元件。 3.如申請專利範圍第2項之方法，其特徵為該打線接合係 包含將連接導線熔接至該等接觸表面或該等接觸再分 佈元件。 24 200524066 4.如申請專利範圍第1至3項中任一項之方法，其特徵為接 觸再分佈元件係施加至該等接觸表面的該背表面，該等 接觸再分佈元件係至少自該等接觸表面延伸至該等連 接區，且可接觸連接在該等連接區中的該背表面上。 5 5.如申請專利範圍第1至4項中任一項之方法，其特徵為在 該基底基材已經接合至該覆蓋基材之後，薄化該覆蓋基 材。 6. 如申請專利範圍第1至5項中任一項之方法，其特徵為該 等接觸表面係藉由該基底基材的圖案化蝕刻，而自該背 10 表面解除覆蓋。 7. 如申請專利範圍第1至6項中任一項之方法，其特徵為一 鈍化層係以圖案化形式施加至該基底基材的該背表 面，其中該等接觸表面保持大致解除覆蓋，或者一鈍化 層係施加至該基底基材的該背表面，且隨後以解除覆蓋 15 該等接觸表面之方式來圖案化。 8. 如申請專利範圍第1至7項中任一項之方法，其特徵為在 該等接觸表面已經解除覆蓋之後，該等接觸表面係在該 背表面上藉由電鍵或無電鑛方式來覆蓋一金屬層。 9. 如申請專利範圍第1至8項中任一項之方法，其特徵為所 20 使用的該基底基材係為一具有包含積體電路的功能區 之半導體基材。 10. 如申請專利範圍第1至9項中任一項之方法，其特徵為所 使用的該基底基材係為一具有光學、微機械或電子功能 元件或其一組合之半導體基材。 200524066 ιι·如申請專利範圍第丨至⑺項中任一項之方法，其特徵為 孩基底基材係沿著該等預定切割線在該背表面上被蝕 刻，藉以界定鋸切街道。 I2·如申請專利範圍第1至η項中任一項之方法，其特徵為 5 該等連接區係在該側向方向中直接地鄰接該等接觸連 接凹部。 13·如申請專利範圍第丨至12項中任一項之方法，其特徵為 該等接觸連接凹部、該等連接區及該等鋸切衔道係在單 一步驟中產生。 10 I4·如申請專利範圍第1至13項中任一項之方法，其特徵為 在該等接觸表面已經藉由打線接合方式接合至該電路 載體的接觸元件之前，在該等連接區中進行該基底基材 的薄化。 15·如申請專利範圍第丨至14項中任一項之方法，其特徵為 15 該基底基材係在一第一步驟中均勻地薄化，且在該第一 步驟之後的一第二步驟中，於該等連接區或該等體部區 中’该基底基材係進一步薄化。 16. 如申請專利範圍第〗至15項中任一項之方法，其特徵為 在該第二步驟中，該基底基材係以圖案化形式在該等連 0 接區或該等體部區中被名虫刻。 17. 如申請專利範圍第丨至16項中任一項之方法，其特徵為 產生與該等預定切割線平行行進之連接條，該基底基材 在該等連接條中薄化至比該等體部區令更大的程度，且 複數個接觸連接凹部係鄰接相同的連接條。 26 200524066 18·如申請專利範圍第1至π項中任-項之方法，其特徵為 產生至少從該等接觸連接凹部延伸至該等預定切割線 之連接區。 19·如申請專利範圍第1至18項中任-項之方法，其特徵為 在該基底基材接合至該覆蓋基材之前，一接合層係施加 至该基底基材或該覆蓋基材。 2〇·如申請專利範圍第1至19項中任-項之方法，其特徵為 在該基底基材係接合至該覆蓋基材之前，該覆蓋基材在 該等功能區上方設有凹部，使得該基底基材已經接合至 該覆蓋基材之後，包圍有該等功能區之腔穴係形成於該 等兩基材之間。 21·種用於封裝組件之方法，特別是如申請專利範圍第j 至20項中任一項之方法， 其中’一基底基材在其功能側上係具有多數個彼此 分隔開來的功能區，且該基底基材係藉由該功能側而永 久性連接至一處於晶圓位階之覆蓋基材，且以各自封裝 該等功能區的方式， 其中’藉由在該基底基底中產生接觸連接凹部，該 基底基材上的接觸表面係從該基底基材的一背表面解 除覆盍’該背表面位於與該功能側相對之側上， 其中，至少從基底基材及覆蓋基材形成之該晶圓總 成係沿著該等功能區之間的預定切割線切分成經封裝 晶片’及 其中，該等晶片排列在一電路載體上，且該等接觸 27 200524066 ♦係藉由該基底基材的該背表面上之打線接合而連 接至該電路載體的接觸元件。 22·種&封裝組件，特別可藉由如申請專利範圍第1至21 項中任—項之方法所產生，包含： 基底基材’其具有一功能側，該功能側上係排列 有”亥、、且件的—功能區，及_位於與該功能側相對的側上 之背表面， 一覆蓋基材’其永久性接合至該基底基材的功能側 上之孩基底基材，該覆蓋基材係延伸於該功能區上方， 且咸接合係以一殼體形成於該功能區周圍的方式，圍繞 該功能區，及 接觸表面，其軸至該功祕，該基絲材在該等 接觸表面的區巾係包含接觸連接凹部，經由該等接觸連 接凹部， ”亥等接觸表面係從或可從該殼體外部且從該基底 基材的該背表面而接觸連接，該基底基材係具有一體部 區及連接區， 4體^區係延伸於該魏區上方且形成該殼體的 部分，該等連接區及該等接觸連接凹部係呈現偏移，及 /、中忒組件在該體部區及該等連接區中具有不同 的厚度。 23.如申請專利範圍第22項之組件，其特徵為該基底基材係 為一半導體基材，且該功能區係包含積體電路。 %如申請專利範圍第22至23項中任_項之組件，其特徵為 28 200524066 該功能區係包含光學、微機械或電子組件或其一組合。 25. 如申請專利範圍第22至24項中任一項之組件，其特徵為 該組件係具有可供分離出該晶圓總成外之狹窄側，且該 等連接區係至少從該等接觸連接凹部延伸至該等狹窄 5 側。 26. 如申請專利範圍第22至25項中任一項之組件，其特徵為 複數個連接區係合併以形成一連接條，而複數個接觸連 接凹部係鄰接相同的連接條。 27. 如申請專利範圍第22至26項中任一項之組件，其特徵為 10 該等接觸表面係連接至接觸再分佈元件，該等接觸再分 佈元件係至少從該等接觸表面延伸到該等連接區，且該 等接觸再分佈元件係可在該等連接區中被接觸連接。 28. 如申請專利範圍第22至27項中任一項之組件，其特徵為 該基底基材及該覆蓋基材藉由一結合層接合，特別是一 15 層黏劑或一層蒸塗玻璃。 29. 如申請專利範圍第22至28項中任一項之組件，其特徵為 該覆蓋基材係具有一位於該功能區上方之凹部，藉以形 成一其内包圍有該功能區之腔穴。 30. 如申請專利範圍第22至29項中任一項之組件，其特徵為 20 至少一鈍化層係施加至該基底基材的該背表面。 31. 如申請專利範圍第22至30項中任一項之組件，其特徵為 該等接觸表面係設有藉由電鍍或無電鍍方式所施加之 一金屬覆蓋物。 32. 如申請專利範圍第22至31項中任一項之組件，其特徵為 200524066 連接導線係導電式連接至該等接觸表面或該等接觸再 分佈元件，該等連接導線藉由打線接合連接至該等接觸 表面。 33. 如申請專利範圍第22至32項中任一項之組件，其特徵為 5 該等連接導線係熔接至該等接觸表面或該等接觸再分 佈元件而不使用銲料。 34. —種複合元件，其包含處於晶圓位階之多數個如申請專 利範圍第22至33項中任一項之組件。 35. —種電路配置，其具有一電路載體及一包括於如申請專 10 利範圍第22至33項中任一項内之組件。 30
TW093135653A 2003-12-03 2004-11-19 Process for packaging components, and packaged components TW200524066A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10356885A DE10356885B4 (de) 2003-12-03 2003-12-03 Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement

Publications (1)

Publication Number Publication Date
TW200524066A true TW200524066A (en) 2005-07-16

Family

ID=34638391

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093135653A TW200524066A (en) 2003-12-03 2004-11-19 Process for packaging components, and packaged components

Country Status (10)

Country Link
US (2) US7700397B2 (zh)
EP (1) EP1700337B1 (zh)
JP (2) JP5329758B2 (zh)
KR (1) KR20060126636A (zh)
CN (1) CN1890789A (zh)
AT (1) ATE461525T1 (zh)
DE (2) DE10356885B4 (zh)
IL (1) IL175341A (zh)
TW (1) TW200524066A (zh)
WO (1) WO2005055310A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10818625B1 (en) 2019-06-19 2020-10-27 Nanya Technology Corporation Electronic device

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10356885B4 (de) 2003-12-03 2005-11-03 Schott Ag Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement
US7371676B2 (en) * 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
US7393770B2 (en) * 2005-05-19 2008-07-01 Micron Technology, Inc. Backside method for fabricating semiconductor components with conductive interconnects
US7307348B2 (en) 2005-12-07 2007-12-11 Micron Technology, Inc. Semiconductor components having through wire interconnects (TWI)
US7659612B2 (en) * 2006-04-24 2010-02-09 Micron Technology, Inc. Semiconductor components having encapsulated through wire interconnects (TWI)
US7531443B2 (en) * 2006-12-08 2009-05-12 Micron Technology, Inc. Method and system for fabricating semiconductor components with through interconnects and back side redistribution conductors
US8178965B2 (en) * 2007-03-14 2012-05-15 Infineon Technologies Ag Semiconductor module having deflecting conductive layer over a spacer structure
DE102007030284B4 (de) * 2007-06-29 2009-12-31 Schott Ag Verfahren zum Verpacken von Halbleiter-Bauelementen und verfahrensgemäß hergestelltes Zwischenprodukt
US8580596B2 (en) * 2009-04-10 2013-11-12 Nxp, B.V. Front end micro cavity
US20100320595A1 (en) * 2009-06-22 2010-12-23 Honeywell International Inc. Hybrid hermetic interface chip
DE102011018295B4 (de) 2011-04-20 2021-06-24 Austriamicrosystems Ag Verfahren zum Schneiden eines Trägers für elektrische Bauelemente
KR101131782B1 (ko) 2011-07-19 2012-03-30 디지털옵틱스 코포레이션 이스트 집적 모듈용 기판
US9768223B2 (en) * 2011-12-21 2017-09-19 Xintec Inc. Electronics device package and fabrication method thereof
TWI607534B (zh) * 2013-04-19 2017-12-01 精材科技股份有限公司 晶片封裝體及其製造方法
US9070747B2 (en) * 2013-06-27 2015-06-30 Flipchip International Llc Electroplating using dielectric bridges
MA36343B1 (fr) * 2013-10-14 2016-04-29 Nemotek Technologies Procédé de métallisation en cuivre destiné à la fabrication d'un circuit intégré en utilisant la technologie wafer level packaging 3d
KR20160090972A (ko) * 2015-01-22 2016-08-02 에스케이하이닉스 주식회사 이미지 센서 패키지 및 제조 방법
DE102015203393A1 (de) * 2015-02-25 2016-08-25 Infineon Technologies Ag Halbleiterelement und Verfahren zu Herstellen von diesem

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01217993A (ja) * 1988-02-26 1989-08-31 Hitachi Ltd 半導体装置
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
US5946553A (en) * 1991-06-04 1999-08-31 Micron Technology, Inc. Process for manufacturing a semiconductor package with bi-substrate die
EP0547807A3 (en) * 1991-12-16 1993-09-22 General Electric Company Packaged electronic system
JP2948018B2 (ja) * 1992-03-17 1999-09-13 三菱電機株式会社 半導体装置およびその製造方法
JPH06295962A (ja) * 1992-10-20 1994-10-21 Ibiden Co Ltd 電子部品搭載用基板およびその製造方法並びに電子部品搭載装置
JPH06244437A (ja) * 1993-02-17 1994-09-02 Oki Electric Ind Co Ltd 半導体ウエハ
US5635762A (en) 1993-05-18 1997-06-03 U.S. Philips Corporation Flip chip semiconductor device with dual purpose metallized ground conductor
JP4319251B2 (ja) 1994-11-22 2009-08-26 エヌエックスピー ビー ヴィ 半導体素子を有し導体トラックが形成されている基板が接着層により結合されている支持本体を有する半導体装置
JP3487524B2 (ja) * 1994-12-20 2004-01-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
DE19620940A1 (de) * 1995-11-17 1997-05-22 Werner Prof Dr Buff Elektronisches Bauelement und Verfahren zu seiner Herstellung
US6171888B1 (en) * 1996-03-08 2001-01-09 Lsi Logic Corp. Multi-layer tab tape having distinct signal, power and ground planes, semiconductor device assembly employing same, apparatus for and method of assembling same
JP3170199B2 (ja) * 1996-03-15 2001-05-28 株式会社東芝 半導体装置及びその製造方法及び基板フレーム
JP2891665B2 (ja) * 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
US5904496A (en) * 1997-01-24 1999-05-18 Chipscale, Inc. Wafer fabrication of inside-wrapped contacts for electronic devices
US6051489A (en) * 1997-05-13 2000-04-18 Chipscale, Inc. Electronic component package with posts on the active side of the substrate
JP3641122B2 (ja) * 1997-12-26 2005-04-20 ローム株式会社 半導体発光素子、半導体発光モジュール、およびこれらの製造方法
IL123207A0 (en) 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
US6114221A (en) * 1998-03-16 2000-09-05 International Business Machines Corporation Method and apparatus for interconnecting multiple circuit chips
JPH11297972A (ja) * 1998-04-10 1999-10-29 Fujitsu Ltd 半導体装置の製造方法
JP3129288B2 (ja) * 1998-05-28 2001-01-29 日本電気株式会社 マイクロ波集積回路マルチチップモジュール、マイクロ波集積回路マルチチップモジュールの実装構造
US6075712A (en) * 1999-01-08 2000-06-13 Intel Corporation Flip-chip having electrical contact pads on the backside of the chip
EP1148546A1 (de) * 2000-04-19 2001-10-24 Infineon Technologies AG Verfahren zur Justierung von Strukturen auf einem Halbleiter-substrat
DE10104868A1 (de) * 2001-02-03 2002-08-22 Bosch Gmbh Robert Mikromechanisches Bauelement sowie ein Verfahren zur Herstellung eines mikromechanischen Bauelements
US6717254B2 (en) * 2001-02-22 2004-04-06 Tru-Si Technologies, Inc. Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture
IL159728A0 (en) * 2001-08-24 2004-06-20 Zeiss Stiftung Method for producing micro-electromechanical components
DE10141571B8 (de) * 2001-08-24 2005-05-25 Schott Ag Verfahren zum Zusammenbau eines Halbleiterbauelements und damit hergestellte integrierte Schaltungsanordnung, die für dreidimensionale, mehrschichtige Schaltungen geeignet ist
WO2003019653A2 (de) 2001-08-24 2003-03-06 Schott Glas Verfahren zum kontaktieren und gehäusen von integrierten schaltungen
US6559530B2 (en) * 2001-09-19 2003-05-06 Raytheon Company Method of integrating MEMS device with low-resistivity silicon substrates
TW560018B (en) * 2001-10-30 2003-11-01 Asia Pacific Microsystems Inc A wafer level packaged structure and method for manufacturing the same
US7098072B2 (en) * 2002-03-01 2006-08-29 Agng, Llc Fluxless assembly of chip size semiconductor packages
US6806557B2 (en) * 2002-09-30 2004-10-19 Motorola, Inc. Hermetically sealed microdevices having a single crystalline silicon getter for maintaining vacuum
TWI227050B (en) 2002-10-11 2005-01-21 Sanyo Electric Co Semiconductor device and method for manufacturing the same
TWI241700B (en) * 2003-01-22 2005-10-11 Siliconware Precision Industries Co Ltd Packaging assembly with integrated circuits redistribution routing semiconductor die and method for fabrication
JP2004349593A (ja) 2003-05-26 2004-12-09 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US6777263B1 (en) * 2003-08-21 2004-08-17 Agilent Technologies, Inc. Film deposition to enhance sealing yield of microcap wafer-level package with vias
DE10356885B4 (de) 2003-12-03 2005-11-03 Schott Ag Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10818625B1 (en) 2019-06-19 2020-10-27 Nanya Technology Corporation Electronic device
TWI716054B (zh) * 2019-06-19 2021-01-11 南亞科技股份有限公司 電子裝置

Also Published As

Publication number Publication date
WO2005055310A2 (en) 2005-06-16
DE10356885B4 (de) 2005-11-03
US7700397B2 (en) 2010-04-20
WO2005055310A3 (en) 2005-11-03
JP2007513507A (ja) 2007-05-24
EP1700337B1 (en) 2010-03-17
US8309384B2 (en) 2012-11-13
IL175341A (en) 2010-06-30
EP1700337A2 (en) 2006-09-13
JP5329758B2 (ja) 2013-10-30
US20080038868A1 (en) 2008-02-14
DE10356885A1 (de) 2005-07-07
ATE461525T1 (de) 2010-04-15
DE602004026112D1 (de) 2010-04-29
KR20060126636A (ko) 2006-12-08
IL175341A0 (en) 2006-09-05
US20100187669A1 (en) 2010-07-29
CN1890789A (zh) 2007-01-03
JP2012156551A (ja) 2012-08-16

Similar Documents

Publication Publication Date Title
US8309384B2 (en) Process for packaging components, and packaged components
JP4926787B2 (ja) 半導体装置の製造方法
US20060081966A1 (en) Chip-scale packages
WO2001015223A1 (fr) Dispositif semi-conducteur et son procede de fabrication
JP4342832B2 (ja) 半導体装置およびその製造方法
US6368886B1 (en) Method of recovering encapsulated die
JP2005005380A (ja) 半導体装置の製造方法
JP2007036060A (ja) 半導体装置及びその製造方法
JP2003086762A (ja) 半導体装置及びその製造方法
JP2002025948A (ja) ウエハーの分割方法、半導体デバイス、および半導体デバイスの製造方法
US8237256B2 (en) Integrated package
US20080233714A1 (en) Method for fabricating semiconductor device
TWI573247B (zh) 元件嵌入式影像感測器及其晶圓級製造方法
CN101226889A (zh) 重配置线路结构及其制造方法
JP3833858B2 (ja) 半導体装置およびその製造方法
CN106024819B (zh) Cmos图像传感器的晶圆级封装方法
CN105655311A (zh) 晶圆级芯片封装背面互连结构及其制作方法
US20220028699A1 (en) Chip-substrate composite semiconductor device
JP2004158739A (ja) 樹脂封止型半導体装置およびその製造方法
JP4406329B2 (ja) 半導体装置及びその製造方法
CN115020216A (zh) 晶片封装体的制造方法
JP3917121B2 (ja) 半導体装置の製造方法
JP3796202B2 (ja) 半導体集積装置の製造方法
JPH09330992A (ja) 半導体装置実装体とその製造方法
TWI270152B (en) A wafer-level packaging method and a chip packaging structure