KR20060126636A - 구성요소들의 패키징 방법 및 패키징된 구성요소들 - Google Patents

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KR20060126636A
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주르겐 리브
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쇼오트 아게
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Abstract

본 발명의 웨이퍼 레벨 패키징 방법과 이러한 방식으로 패키징된 구성요소에 관한 것이다.
본 발명의 목적은 고수율을 보장하고 또한 광학 및/또는 초소형-기계적 구성요소들에 적합하고 그리고 상기 기능 영역들로부터 연결들의 개선된 열적-기계적 해제를 달성할 수 있는 상기 유형의 방법을 제공하는 것이다.
본 발명의 방법에 따르면, 베이스 기판이 보디 영역들과 연결 영역들로 나뉘고, 각 케이스의 상기 보디 영역들은 상기 기능 영역들에 걸쳐 연장하고 그리고 상기 연결 영역들은 접촉-연결 리세스들에 대해 오프셋된다. 상기 웨이퍼 어셈블리가 칩들로 다이싱되기 전에, 상기 구성요소는 상기 구성요소가 상기 보디 영역들과 상기 연결 영역들에서 서로 다른 두께를 가질 때까지 상기 보디 영역들 또는 상기 연결 영역들에서 얇아진다.

Description

구성요소들의 패키징 방법 및 패키징된 구성요소들{PROCESS FOR PACKAGING COMPONENTS, AND PACKAGED COMPONENTS}
본 발명은 구성요소들의 패키징 방법 및 일반적으로 이런 방식으로 패키징된 구성요소에 관한 것이며, 특히, 웨이퍼 레벨 패키징 방법 및 이런 방식으로 패키징된 구성요소에 관한 것이다.
많은 기술적 응용들에 대해, 밀봉으로(hermetically) 패키징된 칩들에 대한 필요가 있으며, 이는 이런 방식으로 예를 들어, 반도체 기판상의 센시티브(sensitive) 집적회로들을 보호하는 것이 가능하기 때문이다. 하지만, 패키징은 적어도 광학 또는 초소형-기계 구성요소들에 대해 동일하게 중요하다.
칩들이 우선 웨이퍼 어셈블리로부터 나뉘어진 다음에, 개별적으로 패키징되는 방법들이 공지되어 있다. 이는 센시티브 구성요소들의 대량생산에 거의 적합하지 않는 아주 복잡한 방법이다. 특히, 집적회로들 또는 다른 구성요소들은 웨이퍼로부터 나뉘어지는 때에 (아직) 보호받지 않게 되며, 결과적으로 이들은 소잉 동작(sawing) 동안에 더럽혀지거나(soiled) 파괴될 수 있다.
구성요소들이 우선 웨이퍼 레벨에서 패키징된 다음에 나뉘어지는 방법들이 공지되어 있다. 이 방법들은 웨이퍼 레벨 패키징(WLP)으로서 알려져 있다. 종래기 술은 다수의 이러한 방법들을 공지하고 있다.
하지만, 웨이퍼 레벨 패키징에서, 집적회로들을 접촉-연결하기가 어려운데, 이는 임의의 연결 접촉들이 전형적으로 커버링 기판에 의해 커버되기 때문이다. 이는 하기에서 설명될 방법에 기초하여 예시될 것이다.
공지된 방법들은 일반적으로 칩들상이나 집적회로들에서의 접촉 영역들에의 연결들이, 예를 들어 메모리 칩들의 경우에서 아무런 문제들 없이 달성될 수 있는 바와같이 직접적으로 생성될 수 있다는 가정을 한다.
하지만, 이는 예를 들어, 집적 센서 또는 광학 구성요소를 갖는 칩들의 경우에 대하여, 예를 들어 인쇄회로기판상에 실장된 상태에서 광학적 활성 표면이 언커버링(uncovering)되어 남겨져야 한다는 사실을 고려하지 않는다.
이에 관하여, WO 99/40624는 활성 측으로부터 웨이퍼 또는 칩의 대향 하부측 상으로 라우팅되는 활성 구성요소에서 존재하는 연결 접촉들에 의해 상기 약술된 문제들을 제거하고자 하는 방법을 개시하고 있다. 이후에, 하향으로 라우팅된 연결 접촉들의 추가의 접촉-연결이 공지된 방식으로 수행될 수 있다.
게다가, 유사한 방법이 개선된 패키징에 관한 IEEE 트랜잭션들, Vol. 23, No. 2, 페이지 247-251에서, Clearfield, H.M.; Young, J.L.; Wijeyesekera, S.D.; Logan, E.A.의 "웨이퍼 레벨 칩 스케일 패키징: 집적된 패시브 디바이스들에 대한 이점들"에서 설명된다.
상술된 방법은, 유리 커버링이 웨이퍼의 광학적 활성 프론트 표면에 인가된 이후에, 웨이퍼를 개별 칩영역들로 나뉘게 하는 트렌치들이 웨이퍼의 하부측을 따 라 생성된다는 사실에 의해 구별된다. 트렌치들의 생성 동안에, 웨이퍼의 활성측상에 위치된 연결 접촉 위치들- 상기 위치들은 각 케이스에서 2개의 칩들 사이의 전이 영역상에 있으며 -은 나뉘어지며, 이에 따라 트렌치들에서 언커버링된다. 트렌치들이 생성된 이후에, 웨이퍼 또는 칩들을 완전하게 패키징하기 위해, 유리 조각이 트렌치들 위에 접착가능하게 결합(bond)된 이후에, 적합한 방식, 즉 웨이퍼의 트렌치들 및 연결 접촉 위치들이 다시 한번 자유롭게 액세스가능한 방식으로 절단되어야 한다. 이후에, 생성된 트렌치들에 접촉 트랙들의 증착이 계속되는데, 이는 연결 접촉 위치들의 접촉-연결을 수행함과 아울러 접촉 위치를 패키징된 칩의 후방 표면상으로 위치시키고자 함이다.
제안된 방법이 칩 또는 웨이퍼의 활성 프론트 표면으로부터 패시브 후방 표면으로의 연결 접촉들의 관통-접촉(through-contact)으로서 알려진 것을 야기하지만은, 이는 다수의 중요한 결점들을 야기시켜서, 논의중인 방법을 사용하여 생성된 칩들을 불균형적으로 비싸게 만든다.
이에 대한 하나의 이유는, 공지된 방법으로 생성될 트렌치들이 웨이퍼의 정상적인 다이싱(dicing)에 대한 표준으로 고려되는 트렌치들보다 크게 폭이 넓다는 사실이다. 이러한 결과로서, 칩들 또는 집적회로들 사이의 거리들이 비교적으로 커야하며, 결과적으로 웨이퍼상에 칩들을 위한 공간이 보다 적게 된다. 만일 단지 이러한 이유로 인한 경우에, 공지된 방법은 반도체 웨이퍼로부터 비교적 낮은 칩 수율을 제공하게 된다. 더욱이, 제안된 생산 방법은 또한 비교적으로 느리다. 이는 특히 트렌치들이 순차적으로 그라인딩되어야 하며, 또한 다이싱 소(dicing saw)로 서 알려진 것이 트렌치들의 생성 동안에 단지 비교적 낮은 진행 속도로 동작할 수 있다는 사실과 관련된다. 이것들 모두 이외에, 소 블레이드(saw blade)들에 대한 마모는 아주 높다. 이러한 이유로, 그리고 설명된 기계적 방법의 치수 정확성에 부과된 높은 수요들 및 상당한 기계 비용들 때문에, 사용되어야 하는 다이싱 소들은 매우 값비싸다.
WO 99/40624에서 설명된 방법의 하나의 중요한 문제는 또한, 트렌치들을 그라인딩(grinding) 하는 때에 연결 접촉들의 언커버링이 다이싱 동작에 의해 수행된다는 것이다. 상술된, 이러한 타입의 연결 접촉들의 다이싱은 아주 높은 치수 정확성을 요구하는데, 이는, 그렇지 않은 경우에 접촉의 적어도 일부가 파괴될 수 있기 때문이다. 하지만, 심지어 연결 접촉의 정확한 절단이 달성되는 경우에도, 이런 방식으로 언커버링된 연결 접촉들을 사용하여 접촉 연결을 생성하는 것이 용이하지 않다. 특히, 이에 대한 이유로서, 종래기술에 따른 접촉-연결이 웨이퍼의 트렌치들의 기울어진 벽들상에 접촉 트랙들을 증착함으로써 수행되지만, 균일한, 이에 따른 타겟화된 증착이 단지 증착 방향에 대한 수직 각도의 가파른 경사에서 가능하다는 것이다.
접촉들을 따라 소잉(sawing)하는 때에, 추가의 특정적인 결점은, 다수의 계면들이 적어도 일시적으로 언커버링되며, 이는 부식 및 확산을 야기시키며, 이에 따라 구성요소들의 서비스 수명에 크게 불리한 영향을 미친다는 것이다.
칩들의 관통-접촉을 위한 추가의 방법들이 또한 페이지 17-22, 7월-8월 1998, IEEE Micro, WO 98/52225 및 DE 197 46 641에서 Koyanagi, M; Kurino, H; Lee, K.W.; Sakuma, K.의 "미래의 시스템들-온-실리콘 LSI 칩들"에서 설명된다. 하지만, 이 방법들은 예를 들어, 광학 칩들의 패키징에 적합하지는 않다.
추가의 개선된 웨이퍼 레벨 패키징 방법이 WO 03/019653 A2로부터 공지되는데, 이는 본원에서 그 전체가 참조용으로서 본원 개시의 내용에서 포함된다.
본 출원에서 설명된 방법에서, 패키징 이후의 접촉들은 통로들을 통해 다시 액세스가능하게 되는데, 여기서 접촉들은 이후에 이 통로들을 통해 예를 들어, 볼 그리드 어레이들로서 알려진 것들에 의해 접촉-연결된다. 상술된 결점들은 이 방법에서 실질적으로 회피될 수 있다.
이에 불구하고, 일정한 환경들하에서, 이러한 볼 그리드 어레이들은 일반적으로 납-주석 솔더를 포함하며, 여기서 상기 솔더의 용융점이 대략 230℃이며, 결과적으로 이러한 방식으로 생성된 칩의 열적 안정성이 일정 응용들에 대해 불충분하게 된다는 사실, 또는 센시티브 구성요소들이 실장되는 동안에 과잉의 열적 로딩을 받게 된다는 사실에 의해 문제점이 제공될 수 있다. 더욱이, 볼 그리드 어레이에 의한 연결들 사이의 열기계적 결합 및 반도체 구성요소들이 센시티브 구성요소들에서 문제점을 야기할 수 있다.
어느 경우에서나, 일정 환경들하에서, 납-함유 솔더 없이 임시변통할 수 있는 것이 바람직하다.
더욱이, 논의될 방법들의 효율성 및 수율이 더욱 개선됨과 아울러 칩들에 대한 응용들 범위가 확대되는 것이 바람직하다.
따라서, 본 발명은 효율적이면서도 값싸게 작용하는 일반적인 타입의 방법을 제공하는 것에 그 목적을 두고 있다.
본 발명의 추가적인 목적은 고수율을 보장하며, 특히 또한 광학 및/또는 초소형-기계적 구성요소들에 적합한 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 기능적인 영역들로부터 연결들의 개선된 열기계적 결합해제를 달성하는 방법 및 구성요소를 제공하는 것이다.
본 발명의 또 다른 목적은 고품질과 안정성을 갖는 값싼, 온도-저항성 구성요소들을 제공하는 것이다.
본 발명의 또 다른 목적은 종래기술의 결점들을 회피하거나 적어도 덜어주는 방법 및 구성요소를 제공하는 것이다.
상기 목적은 독립항들의 내용에 의해 매우 단순한 방식으로 달성된다. 본 발명의 유익한 개선들은 종속항들에서 정의된다.
본 발명에 따르면, 구성요소들은 하기의 방식으로 웨이퍼 레벨 패키징 및 접촉 연결을 겪게 된다.
기능측 및 기능측으로부터 대향측상의 후방 표면을 갖는 베이스 기판은 기능측에 의해 웨이퍼 레벨에서 커버링 기판에 불변하게 결합된다. 상기 기능측은, 서로로부터 공간적으로 이격된 다양한 기능 영역들이 그 위에 배열되도록 된다. 보다 구체적으로는, 칩 또는 다이 당 생성될 하나의 기능 영역이 있다. 기능 영역은 기능 요소들, 예를 들어 집적회로들 또는 다른 전자, 광학, 전자-광학, 초소형-기계, 초소형-광학-기계 또는 유사한 구성요소들을 갖는 영역을 의미하는 것으로서 이해된다.
따라서, 예를 들어 기능 영역은 광센서를 포함할 수 있다. 또한 예에 의하여, 베이스 기판은 예를 들어, 집적회로들을 갖는 실리콘 반도체 웨이퍼가 된다. 하지만, 예를 들어 갈륨 비화물 또는 인듐 인화물과 같은 다른 물질들이 또한 베이스 기판에 대해 가능하다.
기능 영역들은 2개의 기판들에 밀봉하거나 유사-밀봉으로 봉인하는 방식으로 결합시킴으로써 각 케이스 캡슐화된다. 하나의 가능한 결합 기법은 예를 들어 에폭시를 사용한 접착식 본딩이지만, 양극성 본딩이 또한 가능하다. 양극성 본딩에 대하여, 예를 들어, 증기-코팅 유리 층 형태의 본딩층(본드층)이 결합 이전에 2개의 기판들 중 적어도 하나에 인가되는 것이 유익하다. 이런 방식으로 생성된 본딩 계층이 또한 다이렉트 본딩에 사용될 수 있다.
에폭시를 사용한 결합에 관하여, 이것이 제한적으로 밀봉된 봉인을 달성함을 또한 주목해야 한다. 따라서, 본 상세한 설명의 환경에서, 이러한 특징의 결합은 유사-밀봉으로서 불린다.
더욱이, 베이스 기판은 자신의 기능측상에서 (접촉 패드들로서 알려진) 접촉 표면들을 가지며, 이 접촉 표면들은, 기판들이 결합된 이후에 베이스 기판의 후방 표면으로부터 언커버링되는데, 여기서 이 후방 표면은 기능측으로부터 대향측상에 있게 된다. 이를 위해, 특히 식각에 의해, 접촉-연결 리세스들이 접촉 표면들 위의 베이스 기판에 생성된다. 접촉-연결 리세스들은 베이스 기판을 통한 관통-접촉을 만들기 위한 비아들로서 기술분야의 당업자에게 또한 공지되어 있다. 추가의 후속 단에서, 적어도 베이스 기판과 커버링 기판으로부터 형성된 웨이퍼 어셈블리는 특히 기능 영역들 사이의 소정의 절단 라인들을 따른 소잉에 의해 칩들 또는 다이들로 다이스된다. 만일 예를 들어, 바람직하게 0.01 ㎛ 내지 100 ㎛의 두께의, 전형적으로 8 ㎛의 두께인 패턴화가능한 증기-코팅 유리층과 같은 적합한 패시베이션이 사용되는 경우에, 밀봉 또는 유사-밀봉의 봉인 방식으로 각 케이스 패키징된 개별 칩들이 형성된다. 웨이퍼 레벨에서 작용하는 이러한 캡슐화 방법은 개별 캡슐화보다 더욱 효율적이다.
추가의 후속 단에서, 구성요소는 보디 영역과 연결 영역들을 갖는데, 여기서 연결 영역들은 접촉-연결 리세스들에 인접하여 있으며, 구성요소, 특히 베이스 기판은 서로다른 두께들이 연결 영역들과 보디 영역들에 도달할 때까지 보디 영역 또는 연결 영역들에서 얇게 된다.
바꾸어 말하면, 베이스 기판은 보디 영역들과 연결 영역들로 나뉘어지는데, 여기서 보디 영역들은 각 케이스에서 기능 영역들 위를 측방향으로 연장함과 아울러 후속 칩에 대한 패키지의 일부를 형성한다. 연결 영역들은 측방향으로 접촉-연결 리세스들 또는 비아들에 인접한다. 특정적인 특징은, 베이스 기판이 보디 영역들에서보다 연결 영역들에서 더 큰 정도로 얇게 된다는 것이다.
이는 유익하게 접촉-연결 공간을 증가시킨다. 본 발명에 따른 방법은 연결들과 기능 영역 사이에 양호한 열-기계 결합해제를 생성한다.
적절한 경우에, 베이스 기판은 제로 두께 이하로 얇게 되며, 즉 완전히 제거된다.
추가의, 후속 단에서, 칩들은 바람직하게 회로 운반체에 삽입되며, 접촉 표면들에 전기적 도전성으로 연결되는 접촉 표면들 또는 접촉 재분포 요소들이 베이스 기판의 후방 표면상의 와이어 본딩(wire bonding)에 의해 회로 운반체의 대응 접촉 요소들에 연결된다. 결과적으로, 식각-소거(etched-clear) 접촉 표면들 또는 접촉 재분포 요소들은 특히 개별 구성요소들이 다이스된 상태에서 단지 접촉-연결된다.
와이어 본딩의 경우에서, 예를 들어 알루미늄 또는 골드으로 된, 전기적으로 도전성인, 얇은, 실질적으로 원형인 와이어들이 솔더의 사용없이 접촉 표면들에 용접된다. 이를 위해, 와이어는 바람직하게 램(ram)에 도입됨과 아울러 힘의 작용하에서 접촉 표면들상으로 압착된다. 실제 용접은 바람직하게 냉간 및/또는 초음파에 의해 수행된다. 이 방법은 특히 신뢰성 및 생성되는 연결 품질에 의해 구별된다. 하지만, 접촉 표면들 또는 접촉 재분포 요소들의 접촉 연결을 위한 접촉 요소들로서의 볼 그리드 어레이들의 응용은 또한 본 발명의 범주내에 든다.
와이어 본디의 추가적인 이점은 매우 단순하고 값싼 방법을 나타내며, 더욱이, 솔더 볼들 또는 솔더로부터 형성된 볼 그리드 어레이들로서 알려진 것에 의해 생성된 연결들보다 더욱 열적으로 안정적이다는 것이다. 또한, 와이어 본딩 동안에, 구성요소들 상에 열적 로딩이 거의 일어나지 않는다.
본 발명의 추가의 특정적인 이점은, 접촉 연결, 특히 와이어 본딩이 후방 표면상에서 수행되며, 이에 따라 예에 의한 방법이 또한 특히 유리로 만들어진 투명 커버링 기판을 갖는 광학 구성요소들에 사용될 수 있다는 것이다. 당연히, 상기 방법은 이에 국한되지 않으며, 또한 커버링 기판은 특정 응용 영역에 따라 금속 또는 반도체와 같은 다른 물질로 구성될 수 있다. 아무튼, 본 발명에 따른 방법을 사용한 후방-표면 접촉 연결은 단순하고 효율적인 방식으로 수행될 수 있다.
추가의 이점은, 특히 상기 방법이 먼지를 거의 생성하지 않는다는 것이다. 특히, 일정 환경들하에서, 매우 민감한 기능 영역들은 커버링 기판의 응용 결과로서 제 1 방법 단계만큼 일찍 보호된다.
선택적으로, 베이스 기판이 커버링 기판에 결합되기 이전에, 접촉 패드 연장들로서 알려진 연장 요소들이 베이스 기판의 기능측상의 접촉 표면들에 인가되는 것이 가능하다. 이는 접촉 표면적을 증가시킴과 아울러 본딩 램을 사용한 액세스를 용이하게 한다. 이 경우에서, 만일 적절한 경우에, 접촉-연결 리세스들은 연장 요소들 넘어서 연장할 수 있다.
바람직하게, 구성요소 두께 감소를 달성하기 위해, 예를 들어 기계적 그라인딩 및/또는 식각에 의해 베이스 기판이 커버링 기판에 결합된 이후에, 베이스 기판이 균일하게 얇아질 수 있다.
접촉 표면들의 언커버링은 특히 베이스 기판의 패턴화된 식각에 의해, 예를 들어 리소그래피 방법에 의해 수행된다. 더욱이, 식각은 습식-식각 수단에 의하거나 플라즈마 기법에 의해 수행될 수 있다. 이러한 타입의 방법들은 기본적으로 기술분야의 당업자에게 알려져 있다.
더욱이, 패시베이션 층이 베이스 기판의 후방 표면에 인가되는 것이 유익하다. 패시베이션 층은 특히 패턴화되는데, 여기서 접촉 표면들은 실질적으로 언커버링된다. 이는 패시베이션 층이 마스크를 사용하여 대기-패턴화된 형태로 인가되거나, 패시베이션 층이 베이스 기판의 후방 표면에 균일하게 인가된 이후에 패턴화됨으로써 달성될 수 있다.
이는, 베이스 기판, 및 특히 커버링 기판과의 계면들 및 실리콘 반도체 기판들의 경우에 기능측상에 존재하는 실리콘 산화물층이 예를 들어, 산화와 같은 환경적인 영향들로부터 보호된다는 장점이 있다. 게다가, 실리콘 산화물층은 접촉-연결 리세스들 또는 접촉-연결 통로들을 식각하는 때에 식각 정지 마스크로서 사용될 수 있지만, 이후에 접촉 표면위의 후방 표면상에서 개방된다.
특히, 적합한 패시베이션층은 증기 코팅에 의해 인가된 유리층 또는 예를 들어, BCB인 사진술로 패턴화가능한 플라스틱 층이 된다. 패시베이션층은 바람직하게 접촉 표면들의 가장자리 영역만큼 멀리 연장한다. 더욱이, 요구되는 경우에, 또한 추가의 패시베이션 층들이 제공될 수 있다.
특정 실시예에 따르면, 접촉 표면들 및/또는 접촉 재분포 요소들은 언커버링된 이후에 전기도금 또는 무전해 수단에 의해 금속층, 예를 들어 골드 층으로 후방 표면상에서 커버링된다. 이는 접촉 표면들의 표면 품질을 개선시키며, 이에 따라 와이어 본딩의 신뢰성은 더욱 개선될 수 있다.
더욱이, 유익하게는, 베이스 기판이 소정의 절단 라인들을 따라 후방 표면상에서 식각되어, 트렌치들 또는 소잉 스트리트(sawing street)들로 알려진 것들을 정의할 수 있는데, 여기서 이들은 절단 라인들의 양 측들을 따라 연장하며, 웨이퍼는 이들을 따라 칩들로 소잉된다.
더욱이, 베이스 기판을 얇게 하는 단계는 특히, 접촉 표면들이 와이어 본딩에 의해 회로 운반체의 접촉 요소들에 결합되기 이전에 수행된다.
이는, 많은 공간이 생성되게 하여, 본딩 램을 사용하여 후방 표면으로부터 와이어 본딩이 수행되게 하는 장점을 발생시킨다. 이는, 공지된 방법들에 존재하는 개구들이 전형적으로 작아서, 완전히 불가능한 것이 아닌 경우에 와이어 본딩이 적어도 더욱 어렵게 되기 때문이다.
특정적으로 단순한 실시예에 따르면, 접촉-연결 리세스들 또는 비아들, 연결 영역들 및/또는 소잉 스트리트들은 하나의 단계에서 생성된다. 이는 방법이 더욱 단순화되도록 한다.
바람직하게, 베이스 기판은 우선 예를 들어, 그라인딩에 의해 제 1 단계에서 균일하게 얇아지며, 이후에 제 1 단계 다음의 제 2 단계에서 예를 들어, 사진술 패턴화된 식각에 의해 연결 영역들 또는 보디 영역들에서 더욱 얇아지게 되며, 이에 따라 베이스 기판은 각 다른 영역들에서보다 이들 영역들에서 더욱 얇게 되며, 그리고 접촉-연결 리세스들 외에, 균일하게 얇게 생성된 것보다 서로다른 두께, 특히 작은 두께를 갖는 베이스 기판의 추가의 영역들이 생성된다.
이러한 환경에서, 베이스 기판을 얇게 하는 것은 기본적으로 또한 제로(0) 두께로 얇게 하는 것, 즉 대응 영역에서의 완전한 제거를 포함한다. 하지만, 또한 보디 영역, 연결 영역 및 접촉-연결 리세스에서 적어도 3개의 서로다른 두께 영역들을 생성하는 것이 가능하다.
만일 베이스 기판이 연결 영역들에서 제로 두께로 되는 경우에, 유익하게는, 연결들의 접촉-연결은 특히 기능 영역으로부터 성공적으로, 기계적으로 결합해제될 수 있다. 따라서, 예를 들어 와이어 본딩에 의해 연결들 또는 연결 와이어들을 연결하는 때에, 어떤 응력 또는 아주 작은 응력도 기능 영역에 전달되지 않는다. 특히, 이는 센시티브 이미지 센서들에서의 암전류 증가를 방지할 수 있다.
하지만, 심지어 솔더 볼들이 접촉 요소로서 사용되는 경우에, 솔더 볼들과 구성요소 사이의 접촉 위치는 기능 영역으로부터 열기계적으로 결합해제되며, 이에 따라 사용중에 만나게 되는 열 사이클 동안의 기계적 응력은 기능 영역에 전달되지 않거나 거의 전달되지 않는다.
더욱이, 평행으로, 신장된 형태로 소정의 절단 라인들로 연장하는 연결 스트립들을 생성하는 것이 특히 바람직하다. 베이스 기판은 보디 영역들에서보다 연결 스트립들에서 한번 더 큰 정도로 얇게된다. 이런 환경에서 이점은, 각 접촉-연결 리세스에 대한 전용 연결 영역을 생성할 필요가 없지만, 복수의 접촉-연결 리세스들이 동일 연결 스트립에 인접하게 된다는 것이다. 특히, 연결 스트립은 전체 웨이퍼에 걸쳐, 실질적으로 일 절단 라인에서 다음 라인으로 연장하며, 이에 따라 스트립들의 패턴이 웨이퍼에 걸쳐 생성된다.
바람직하게, 연결 영역들은 적어도 접촉-연결 리세스들로부터 소잉 스트리트들 또는 소정의 절단 라인들로 연장하는 방식으로 생성된다. 바꾸어 말하면, 소잉 스트리트들 및 연결 영역들은 하나의 영역을 형성할 수 있으며, 특히 베이스 기판은 인접 칩들의 접촉 표면들 사이에서 완전히 제거된다. 이는 추가의 동작 단계를 절감하게 할 수 있다.
본 발명에 따른 방법은 또한 특히 캐비티(cavity)로 둘러싸인 기능 영역을 갖는 구성요소들, 예를 들어 MEMS 또는 MOEMS 구성요소에 적합하다. 특히, 이를 위해, 베이스 기판이 커버링 기판에 결합되기 이전에, 커버링 기판에는 기능 영역들 위에 있는 리세스들이 제공되며, 따라서 베이스 기판이 커버링 기판에 결합된 이후에, 기능 영역들이 둘러싸이는 캐비티들은 이 2개의 기판들 사이에 형성된다.
상기 방법에 추가하여, 본 발명의 추가의 내용은 또한 다이싱 동작 이후에 상기 방법에 의해 칩으로서 생성될 수 있는 구성요소, 다이싱 이전에 웨이퍼 레벨에서의 중간 생성물 및 회로 운반체를 갖는 회로 구성이며, 여기서 상기 다이싱된 구성요소는 내부에 설치되며, 와이어 본딩에 의해 이에 전기적으로 연결된다.
따라서, 다이싱된, 패키징된 구성요소, 특히 전자, 광학, 전자-광학, 초소형-전자-기계 또는 초소형-광학-전자-기계 구성요소는 본 발명에 따라:
기능측과 후방 표면을 갖는 베이스 기판과, 여기서 상기 구성요소의 기능 영역이 상기 기능측 상에 배열되며, 상기 후방 표면은 상기 기능측으로부터 대향측상에 있으며,
상기 베이스 기판의 상기 기능측상에 불변으로 결합되는 커버링 기판과, 여기서 상기 커버링 기판은 상기 기능 영역에 걸쳐 연장하며, 그리고 상기 베이스 기판과 커버링 기판 사이의 결합, 또는 결합층은 밀봉으로 또는 유사-밀봉으로 봉인된 하우징이 상기 기능 영역 주위에 형성되는 방식으로 상기 기능 영역을 둘러싸며, 그리고
상기 베이스 기판상의 접촉 표면들을 포함하며, 상기 접촉 표면들은 특히 상기 하우징을 통해 상기 기능 영역에 전기적으로 연결된다.
더욱이, 상기 베이스 기판은 상기 접촉 표면들의 영역에서 접촉-연결 리세스들을 포함하는데, 여기서 상기 접촉 표면들은 상기 리세스들을 통해 상기 하우징 외부로부터, 그리고 상기 베이스 기판의 후방 표면들로부터 또는 상기 베이스 기판을 통하여 연결되거나 연결될 수 있으며,
상기 베이스 기판은 보디 영역과 연결 영역들로 나뉘어지며, 여기서 상기 보디 영역은 상기 기능 영역에 걸쳐 측방향으로 연장함과 아울러 상기 하우징을 형성하며, 상기 연결 영역들은 상기 접촉-연결 리세스들에 관하여 측방향으로 오프셋되며, 특히 상기 리세스들에 인접하며; 그리고
상기 구성요소, 특히 상기 베이스 기판은 상기 보디 영역과 상기 연결 영역들에서 서로다른 두께들을 가지거나, 상기 베이스 기판이 상기 보디 영역 또는 상기 연결 영역들에서 큰 정도로 얇게 되며, 특히 적절한 경우에는 완전히 제거된다.
더욱이, 다이싱 이후에, 상기 구성요소는 좁은 측들을 갖는데, 여기서 상기 구성요소는 상기 웨이퍼 어셈블리로부터 분리되며, 이와 관련하여 상기 연결 영역들은 적어도 상기 접촉-연결 리세스들로부터 상기 좁은 측들로 연장한다.
다른 점에서, 또한 방법 특징들에 대한 참조가 있을 것이다.
하기의 내용에서, 본 발명은 예시적 실시예들에 기초하여, 도면들을 참조하여 더욱 상세히 설명될 것인데, 여기서, 일부 경우들에서 동일하거나 유사한 요소들에는 동일한 참조 기호들이 제공되며, 다양한 예시적인 예시들의 특징은 서로간에 조합될 수 있다.
도 1은 웨이퍼 레벨에서, 본 발명에 따른 구성요소의 실시예로부터의 인용 부분의 단면도이다.
도 2는 다이싱 및 와이어 본딩 이후에, 도 1로부터의 구성요소의 단면도이다.
도 3은 솔더 볼을 갖는, 본 발명에 따른 구성요소의 실시예로부터의 인용 부분의 단면도이다.
도 4는 웨이퍼 레벨에서, 본 발명에 따른 구성요소의 추가의 실시예로부터의 인용 부분의 단면도이다.
도 5는 금속층이 제공된 접촉 요소를 갖는, 본 발명에 따른 구성요소의 추가의 실시예로부터의 인용 부분의 단면도이다.
도 6은 웨이퍼 레벨에서, 본 발명에 따른 구성요소의 실시예의 평면도이다.
도 1은 처리 이후의, 즉 기능 영역들(110), 본 예에서 집적회로들(110)이 제공된 이후의 베이스 기판(100)을 도시한다. 본 예에서, 베이스 기판은 실리콘 반도체 웨이퍼(100)에 의해 표시된다.
더욱이, CMOS 응용들 또는 SOI 회로들의 경우에, 반도체 웨이퍼(100)는 예를 들어, 실리콘 산화물층의 형태로 절연 중간층(120)을 갖는다. 이 중간층(120)은 실리콘 웨이퍼(100)로부터 회로들(110)을 절연시킨다.
더욱이, 기능측(101)상에서, 반도체 웨이퍼(100)는 접촉 표면들 또는 접촉 패드들(130)을 가지며, 상기 기능측(101)은 회로들(110)이 그 위에 배열된다는 사실에 의해 정의된다. 접촉 패드들(130)은 전기적으로 회로들(110)에 연결된다(미도시). 기능측으로부터 대향측에 있는 반도체 웨이퍼(100)의 측은 후방 표면(102)으로서 불린다.
이후에, 커버링 기판 또는 커버링 웨이퍼(200)는, 본 예에서 Borofloat-33 유리 웨이퍼(200)가 반도체 웨이퍼(100)상으로 접착적으로 본딩된다. 특히, Borofloat-33 유리를 사용하는 것이 유익한데, 이는 열팽창 계수가 반도체 웨이퍼(100)의 계수와 부합하기 때문이다.
2개의 웨이퍼들(100 및 200)은 접착층(210), 예를 들어 에폭시 또는 아크릴 산염 접착제에 의해 결합된다. 이는 회로들(110)의 유사-밀봉된 패키징을 발생시킨다.
접착층(210)에 대한 대안으로서, 또한 특히 증기 코팅에 의해 유리층을 인가하여, 베이스 기판이 양극성 또는 다이렉트 본딩으로서 알려진 것에 적합하게 되는 것이 가능하다. 따라서, 이 경우에서 2개의 웨이퍼들은 양극성으로 또는 직접적으로 본딩된다.
결합 동작 이후에, 제 1 단계에서, 반도체 웨이퍼(100)는 예를 들어, 두께(d1)로의 기계적 그라인딩에 의해 전체 웨이퍼에 걸쳐, 균일하게 얇게 된다. 이는, 커버링 웨이퍼(200)가 어셈블리에 요구된 안정성을 수여하기 때문에 가능하다.
반도체 웨이퍼(100)의 균일하게 얇게 하는 단계 또는 그라인딩 이후의 제 2 단계에서, 반도체 웨이퍼(100)는 한편으로는, 접촉-연결 리세스들 또는 접촉-연결 통로들(301)이 접촉 패드들(130) 위에 생성되며, 다른 한편으로는, 접촉-연결 통로들(301)에 측방향으로 인접하는 연결 영역들(300)이 생성되는 방식으로 패턴화된다. 이는 하나의 단계에서 또는 2개의 개별 단계들에서 수행될 수 있다. 바람직하게, 이러한 패턴화는 리소그래픽 습식-식각 방법 또는 플라즈마 식각 방법에 의해 수행될 수 있다.
접촉-연결 통로들(301)은 접촉 패드들(130)로 직접적으로 되는 한, 후방 표면(102)으로부터 반도체 웨이퍼(100)를 통해 가로방향으로 연장할 것이다.
따라서, 웨이퍼는 다수의 보디 영역들(104)과 연결 영역들(300)로 나뉘어지며, 여기서 연결 영역들(300)은 보디 영역들(104)보다 큰 정도로 얇게 된다. 바꾸어 말하면, 웨이퍼 물질(100)은 연결 영역들(300)에서 두께(d2)로 얇아지며, 여기서 d2는 d1보다 얇다. 본 예에서, d2는 제로(0)이 되지는 않는다.
바꾸어 말하면, 반도체 웨이퍼(100)가 균일하게 얇게된 이후에, 두께(d2)에 도달할 때까지, 웨이퍼 물질은 접촉-연결 통로들(301)의 영역에서 더 제거된다.
더욱이, 반도체 웨이퍼(100)는 또한 드로잉(drawing) 평면으로 측방향으로 연장하는 소잉 스트리트 또는 소잉 트렌치(302)를 갖는데, 여기서 웨이퍼 어셈블리(100, 200)는 소잉 트렌치를 따라 순차적으로 다이싱된다.
접촉-연결 통로들(301)이 생성되거나 식각되며, 연결 영역들(300)이 얇게된 이후에, 반도체 웨이퍼(100)의 후방 표면은 패시베이션층(400)으로 코팅되는데, 이에 따라 특히 예를 들어, 반도체 웨이퍼(100)와 절연 중간층(120) 사이의 센시티브 계면들을 보호하게 된다. 패시베이션층(400)은 예를 들어, 증기-코팅 유리층이 된 다. 패시베이션층(400)은 또한 다중층 형태로 될 수 있다(도 1에서, 미도시). 더욱이, 특히 증기-코팅 유리가 사용되는 경우에, 패시베이션층(400)은 또한 어셈블리의 밀봉 봉인을 증가시킨다.
접촉-연결 통로들(301) 및 소잉 스트리트들 또는 소잉 트랙들(302)은 연속적인 패시베이션층(400)을 보장하기 위해 측벽들(303 및 304)을 인클라인(incline) 하였다.
동시에 또는 개별 단계에서, 본 예에서 존재하는 절연 중간층(120) 및 패시베이션층(400)은 접촉 패드들(130) 위에서 패턴화된 형태로 제거되며, 이에 따라 후방 표면(102)으로부터 접촉-연결을 위해 접촉 패드들을 언커버링한다.
이후에, 접촉 재분포 요소, 보다 구체적으로는 금속화 형태의, 예를 들어 Ti/W/Cu에 기초한 전기도금 Cu인 접촉 재분포층(401)이 후방 표면상에 인가되며, 이는 적어도 접촉 표면(130)에서 연결 영역(300)의 제 2 접촉 표면(132)으로 연장한다. 따라서, 접촉 재분포층(410)은 연결 영역(300)까지 연장하는데, 여기서 접촉 재분포 요소는 제 2 접촉 표면(132)을 형성한다. 바꾸어 말하면, 접촉 재분포층(410)은 연결 영역(300)에서 제 2 접촉 표면(132)을 제공하며, 이 제 2 접촉 표면(132)은 반도체 웨이퍼(100)의 후방 표면상의 접촉 패드들(130)에 대해 측방향 오프셋으로 배열된다. 이런 방식으로, 제 2 접촉 표면(132)은 기능 영역(110)으로부터 열-기계적으로 결합해제되는 것이 유익하다.
또한, 제 2 접촉 표면(132)은 본딩층(410), 산화-저항층 및/또는 확산 배리어(barrier)로 후방 표면상에 코팅된다.
이후에, 웨이퍼 어셈블리(100, 200)는 소잉 스트리트들(302)을 따라 또는 중심 라인(600)을 따라 소잉되며, 즉 칩들(10)로 다이싱된다.
도 2는 밀봉으로 봉인된 방식으로 패키징된 기능 영역(110)을 갖는 다이싱된 칩(10)을 도시한다. 다이싱 이후에, 칩들(10)은 와이어 본딩에 의해 예를 들어, 회로 운반체(미도시)로 더 처리된다.
도 3을 참조하면, 칩(10)에는 솔더 볼(501)이 제공되는데, 이는 회로 운반체에 대한 대안적인 접촉-연결 수단을 수행한다. 솔더 볼들(501)은 다이싱 이전 또는 다이싱 이후에 인가될 수 있다.
도 4는 웨이퍼 레벨에서의 구성요소들 도시하는데, 본 실시예에서, 반도체 웨이퍼(100)의 연결 영역(300)은 실리콘 산화물층(120)으로 줄곧 얇게 되며, 즉 실질적으로 제로의 두께로 된다. 따라서, 웨이퍼(100)의 반도체 물질은 연결 영역(300)에서 완전히 제거된다. 따라서, 연결 영역(300)에서 패시베이션층(400)은 실리콘 산화물층(120)에 직접적으로 인가된다.
따라서, 본 예에서, 접촉-연결 통로들(301), 연결 영역들(300) 및 소잉 스트리트들(302)은 일정한 정도로 함께 결합(fuse)되어, 반도체 웨이퍼(100)의 후방 표면에서 공통 리세스를 형성한다.
다이싱 이후에 인가되는 와이어 본딩들(500)은 점선들로 표시된다.
더욱이, 특히 제 1 패시베이션층(400)과 동일한 물질로 만들어진 제 2 패시베이션층(402)이 제 1 패시베이션층(400)에 인가된다. 제 2 패시베이션층(402)은 적어도 접촉 표면들(130)에 연결되는 접촉 재분포층(410)의 부분(412)에 걸쳐 연장 하는데, 본 예에서 소잉 스트리트들(302)을 패시베이트하기 위해 소잉 스트리트들(302)에 걸쳐 연장한다. 바꾸어 말하면, 연속적인 패시베이션층(402)이 인가되지만, 트인(clear) 채로 남아있거나 제 2 접촉 표면들에 걸쳐 언커버링된다. 커버링 기판(200)에서의 리세스는 캐비티(201)를 정의한다.
도 5는 베이스 기판(100)의 두께(d2)가 보디 영역(104)에서보다 연결 영역에서 더 큰 웨이퍼 어셈블리를 도시한다. 이를 위해, 반도체 웨이퍼(100)는 우선 두께(d2)로 균일하게 그라인딩된 이후에 보디 영역(104)에서 패턴화된 형태로 더 얇게 되며, 이에 따라 반도체 웨이퍼(100)의 두께는 보디 영역(104)에서보다 연결 영역(300)에서 크게 된다.
추가의 방법 단계들에 대하여, 도 1을 참조한다.
본딩층 또는 골드층(420)이 연결 영역(300)에 인가되는데, 이는 웨이퍼 어셈블리의 가장 두꺼운 부분을 나타내며, 이후에 솔더 접촉(502)이 본딩층 또는 골드층(420)에 인가된다. 적절한 경우에, 솔더 접촉(502)은 마찬가지로 전기도금에 의해 코팅된다.
도 6은 접촉-연결 통로들(301)을 함께 갖는 웨이퍼 어셈블리(100, 200)를 도시한다. 다양한 형태들의 연결 섹션들(300a, 300b, 300c)이 또한 도시된다.
연결 영역들(300a)은 전체 칩(10)에 걸쳐 소잉 트렌치(302a)를 따라 세로방향으로 연장하는 공통 연결 스트립(304a)을 형성한다. 더욱이, 연결 스트립(304a)은 세로축들에 대하여 소잉 트렌치의 중심 라인(600)으로부터 접촉-연결 통로들(301) 위로 가로방향으로 연장하는데, 여기서 접촉-연결 통로들은 단지 부분적으 로 커버된다.
마찬가지로, 연결 영역들(300b)은 결합되어, 연결 스트립(304b)을 형성하는데, 하지만 연결 스트립은 세로축들에 대해 가로방향으로, 접촉-연결 통로들(301)을 완전히 걸쳐 연장한다.
대안적으로, 제 3 변형의 연결 영역들(300c)이 또한 제공되는데, 각 케이스에서 상기 연결 영역들은 접촉-연결 통로들(301) 주위에서 서로에 대해 개별적으로 연장하며, 여기서 각 접촉-연결 통로(301)에는 전용 연결 영역(300c)이 할당된다. 어느 경우에서나, 접촉-연결 통로들(301) 주위에서, 얇게된 영역이 제공된다.
상술된 실시예들이 예들로서 이해되어야 하며, 본 발명이 이러한 특정 예들에 국한되어지기보다는 본 발명의 범주를 벗어남이 없이 수많은 방식들로 변화될 수 있음은 기술분야의 당업자에게 자명할 것이다.

Claims (35)

  1. 구성요소들을 패키징하는 방법으로서:
    베이스 기판이, 기능측상에, 서로 이격된 다양한 기능 영역들을 구비함과 아울러 상기 기능측에 의해 웨이퍼 레벨에서 커버링 기판에 영구적으로 연결되어, 상기 기능 영역들이 각 케이스 패키징되는 단계와;
    상기 베이스 기판상의 접촉 표면들이 상기 베이스 기판의 후방 표면으로부터 언커버링되는 단계와, 여기서 상기 베이스 기판에서 접촉-연결 리세스들의 생성에 의해 상기 후방 표면은 기능측으로부터 대향측상에 있게 되며;
    상기 베이스 기판이 보디 영역들과 연결 영역들로 나뉘어지는 단계와, 여기서 각 케이스의 보디 영역들은 상기 기능 영역들 위로 연장됨과 아울러 상기 기능 영역들에 대한 상기 패키지들의 부분을 형성하고, 그리고 상기 연결 영역들은 상기 접촉-연결 리세스들에 대해 오프셋되며;
    상기 구성요소가 상기 보디 영역들과 상기 연결 영역들에서 서로 다른 두께들을 가질때까지 상기 구성요소가 상기 보디 영역들 또는 상기 연결 영역들에서 얇게되는 단계와; 그리고
    적어도 상기 베이스 기판과 상기 커버링 기판으로부터 형성된 상기 웨이퍼 어셈블리가 상기 기능 영역들 사이의 소정의 절단 라인들을 따라 칩들로 다이싱되는 단계를 포함하는 것을 특징으로 하는 구성요소들을 패키징하는 방법.
  2. 제 1항에 있어서, 상기 칩들은 바람직하게 회로 운반체 상에 배열되며, 상기 접촉 표면들 또는 접촉 재분포 요소들은 상기 베이스 기판의 상기 후방 표면상의 와이어 본딩(wire bonding)에 의해 상기 회로 운반체의 접촉 요소들에 연결되는 것을 특징으로 하는 구성요소들을 패키징하는 방법.
  3. 제 2항에 있어서, 상기 와이어 본딩은 상기 접촉 표면들 또는 상기 접촉 재분포 요소들에 대한 연결 와이어들의 용접을 포함하는 것을 특징으로 하는 구성요소들을 패키징하는 방법.
  4. 상기 청구항들 중 임의의 한 항에 있어서, 적어도 상기 접촉 표면들로부터 상기 연결 영역들로 연장됨과 아울러 상기 연결 영역들에서 상기 후방 표면상에 접촉-연결될 수 있는 접촉 재분포 요소들이 상기 접촉 표면들의 상기 후방 표면에 인가되는 것을 특징으로 하는 구성요소들을 패키징하는 방법.
  5. 상기 청구항들 중 임의의 한 항에 있어서, 상기 베이스 기판이 상기 커버링 기판에 결합되기 전에, 상기 커버링 기판이 얇아지는 것을 특징으로 하는 구성요소들을 패키징하는 방법.
  6. 상기 청구항들 중 임의의 한 항에 있어서, 상기 후방 표면으로부터 상기 베이스 기판의 패턴화된 식각에 의해 상기 접촉 표면들이 언커버링되는 것을 특징으 로 하는 구성요소들을 패키징하는 방법.
  7. 상기 청구항들 중 임의의 한 항에 있어서, 패시베이션 층이 상기 베이스 기판의 상기 후방 표면에 패턴화된 형태로 인가되거나, 또는 패시베이션 층이 상기 베이스 기판의 상기 후방 표면에 인가된 후 패턴화되어 상기 접촉 표면들이 언커버링되는 것을 특징으로 하는 구성요소들을 패키징하는 방법.
  8. 상기 청구항들 중 임의의 한 항에 있어서, 상기 접촉 표면들이 언커버링된 후에, 상기 접촉 표면들이 전기도금 또는 무전해 수단에 의해 상기 후방 표면상에서 금속층으로 커버링되는 것을 특징으로 하는 구성요소들을 패키징하는 방법.
  9. 상기 청구항들 중 임의의 한 항에 있어서, 상기 사용되는 베이스 기판은 집적회로들을 포함하는 기능 영역들을 구비한 반도체 기판인 것을 특징으로 하는 구성요소들을 패키징하는 방법.
  10. 상기 청구항들 중 임의의 한 항에 있어서, 상기 사용되는 베이스 기판은 광학, 초소형-기계 또는 전자 기능 요소들, 또는 이들의 조합을 구비한 반도체 기판인 것을 특징으로 하는 구성요소들을 패키징하는 방법.
  11. 상기 청구항들 중 임의의 한 항에 있어서, 상기 베이스 기판은 소잉 스트리 트들을 정의하기 위해 상기 소정의 절단 라인들을 따라 상기 후방 표면상에서 식각되는 것을 특징으로 하는 구성요소들을 패키징하는 방법.
  12. 상기 청구항들 중 임의의 한 항에 있어서, 상기 연결 영역들은 상기 측방향에서 상기 접촉-연결 리세스들에 직접 인접하는 것을 특징으로 하는 구성요소들을 패키징하는 방법.
  13. 상기 청구항들 중 임의의 한 항에 있어서, 상기 접촉-연결 리세스들과, 상기 연결 영역들과, 그리고 상기 소잉 스트리트들이 하나의 단계에서 생성되는 것을 특징으로 하는 구성요소들을 패키징하는 방법.
  14. 상기 청구항들 중 임의의 한 항에 있어서, 상기 접촉 표면들이 와이 본딩에 의해 상기 회로 운반체의 상기 접속 요소들에 결합되기 전에, 상기 연결 영역들에서 상기 베이스 기판을 얇게하는 단계가 수행되는 것을 특징으로 하는 구성요소들을 패키징하는 방법.
  15. 상기 청구항들 중 임의의 한 항에 있어서, 상기 베이스 기판은 제 1 단계에서 균일하게 얇게되고 그리고 상기 제 1 단계에 후속하는 제 2 단계에서 상기 연결 영역들 또는 상기 보디 영역들에서 다시 얇게되는 것을 특징으로 하는 구성요소들을 패키징하는 방법.
  16. 상기 청구항들 중 임의의 한 항에 있어서, 상기 제 2 단계에서, 상기 베이스 기판이 상기 연결 영역들 또는 상기 보디 영역들에서 패턴화된 형태로 식각되는 것을 특징으로 하는 구성요소들을 패키징하는 방법.
  17. 상기 청구항들 중 임의의 한 항에 있어서, 평행으로 상기 소정의 절단 라인들에 도달되는 연결 스트립들이 생성되고, 상기 베이스 기판은 상기 보디 영역들에서보다 상기 연결 스트립들에서 더 큰 정도로 얇게되고, 그리고 복수의 접촉-연결 리세스들이 상기 동일한 연결 스트립에 인접하게 된는 것을 특징으로 하는 구성요소들을 패키징하는 방법.
  18. 상기 청구항들 중 임의의 한 항에 있어서, 적어도 상기 접촉-연결 리세스들로부터 상기 소정의 절단 라인들까지 연장된 연결 영역들이 생성되는 것을 특징으로 하는 구성요소들을 패키징하는 방법.
  19. 상기 청구항들 중 임의의 한 항에 있어서, 상기 베이스 기판이 상기 커버링 기판에 결합되기 전에, 본딩층이 상기 베이스 기판 또는 상기 커버링 기판에 인가되는 것을 특징으로 하는 구성요소들을 패키징하는 방법.
  20. 상기 청구항들 중 임의의 한 항에 있어서, 상기 베이스 기판이 상기 커버링 기판에 결합되기 전에, 상기 기능 영역들 위에 리세스들이 상기 커버링 기판에 제공되어, 상기 베이스 기판이 상기 커버링 기판에 결합된 후에, 내부에 상기 기능 영역들이 둘러싸인 캐비티가 상기 두 개의 기판들 사이에 형성되는 것을 특징으로 하는 구성요소들을 패키징하는 방법.
  21. 구성요소들을 패키징하는 방법으로서:
    베이스 기판이, 기능측상에, 서로 이격된 다양한 기능 영역들을 구비함과 아울러 상기 기능측에 의해 웨이퍼 레벨에서 커버링 기판에 영구적으로 결합되어, 상기 기능 영역들이 각 패키징되는 단계와;
    상기 베이스 기판상의 접촉 표면들이 상기 베이스 기판의 후방 표면으로부터 언커버링되는 단계와, 여기서 상기 베이스 기판에서 접촉-연결 리세스들의 생성에 의해 상기 후방 표면은 기능측으로부터 대향측상에 있게 되며;
    적어도 상기 베이스 기판과 상기 커버링 기판으로부터 형성된 상기 웨이퍼 어셈블리가 상기 기능 영역들 사이의 소정의 절단 라인들을 따라 칩들로 다이싱되는 단계와; 그리고
    상기 칩들이 회로 운반체 상에 배열되고 그리고 상기 접촉 표면들이 상기 베이스 기판의 상기 후방 표면상의 와이어 본딩(wire bonding)에 의해 상기 회로 운반체의 접촉 요소들에 연결되는 단계를 포함하는 것을 특징으로 하는 구성요소들을 패키징하는 방법.
  22. 상기 청구항들 중 하나에 따른 방법에 의해 생산가능한 패키징된 구성요소들로서:
    상기 구성요소의 기능 영역이 배열된 기능측과, 그리고 상기 기능측으로부터 대향측상에 있는 후방 표면을 구비한 베이스 기판과;
    상기 베이스 기판의 상기 기능측상에서 상기 베이스 기판에 영구적으로 결합되는 커버링 기판과, 여기서 상기 커버링 기판은 상기 기능 영역에 걸쳐 연장하며, 그리고 상기 기능 영역 주위의 상기 결합으로 인해 상기 기능 영역 주위에 하우징이 형성되며; 그리고
    상기 기능 영역에 연결된 접촉 표면들을 포함하여 구성되며,
    여기서 상기 베이스 기판은 상기 접촉 표면들의 영역에서 접촉-연결 리세스들을 포함하는데, 여기서 상기 접촉 표면들은 상기 리세스들을 통해 상기 하우징 외부로부터, 그리고 상기 베이스 기판의 상기 후방 표면들로부터 접촉-연결되거나 연결될 수 있으며,
    상기 베이스 기판은 보디 영역과 연결 영역들을 구비하며, 상기 보디 영역은 상기 기능 영역에 걸쳐 연장함과 아울러 상기 하우징의 부분을 형성하며, 상기 연결 영역들 및 상기 접촉-연결 리세스들은 오프셋되며, 그리고
    상기 구성요소는 상기 보디 영역과 상기 접촉 영역들에서 두께가 서로 다른 것을 특징으로 하는 패키징된 구성요소들.
  23. 제 22항에 있어서, 상기 베이스 기판은 반도체 기판이고 상기 기능 영역은 집적회로들을 포함하는 것을 특징으로 하는 패키징된 구성요소들.
  24. 상기 청구항들 중 임의의 한 항에 있어서, 상기 기능 영역은 광학, 초소형 기계 또는 전자 구성요소들, 또는 이들의 조합을 포함하는 것을 특징으로 하는 패키징된 구성요소들.
  25. 상기 청구항들 중 임의의 한 항에 있어서, 상기 구성요소는 좁은 측들을 구비하여, 여기서 상기 좁은 측들에서 상기 구성요소가 상기 웨이퍼 어셈블리로부터 분리되며, 그리고 상기 연결 영역들은 적어도 상기 접촉-연결 리세스들로부터 상기 좁은 측들로 연장되는 것을 특징으로 하는 패키징된 구성요소들.
  26. 상기 청구항들 중 임의의 한 항에 있어서, 복수의 연결 영역들이 결합되어 연결 스트립을 형성하고, 그리고 복수의 접촉-연결 리세스들이 상기 동일한 연결 스트립에 인접하는 것을 특징으로 하는 패키징된 구성요소들.
  27. 상기 청구항들 중 임의의 한 항에 있어서, 상기 접촉 표면들이 적어도 상기 접촉 표면들로부터 상기 연결 영역들에 연장됨과 아울러 상기 연결 영역들에서 접촉-연결될 수 있는 접촉 재분포 요소들에 연결되는 것을 특징으로 하는 패키징된 구성요소들.
  28. 상기 청구항들 중 임의의 한 항에 있어서, 상기 베이스 기판 및 상기 커버링 기판은 접착층 또는 증기-코팅 유리층과 같은 본딩층에 의해 결합되는 것을 특징으로 하는 패키징된 구성요소들.
  29. 상기 청구항들 중 임의의 한 항에 있어서, 상기 커버링 기판은 상기 기능 영역 위에 리세스를 구비하여, 내부에 상기 기능 영역이 둘러싸인 캐비티가 형성되는 것을 특징으로 하는 패키징된 구성요소들.
  30. 상기 청구항들 중 임의의 한 항에 있어서, 적어도 하나의 패시베이션 층이 상기 베이스 기판의 상기 후방 표면에 인가되는 것을 특징으로 하는 패키징된 구성요소들.
  31. 상기 청구항들 중 임의의 한 항에 있어서, 상기 접촉 표면들에 전기도금 또는 무전해 수단에 의해 인가된 금속 커버링이 제공되는 것을 특징으로 하는 패키징된 구성요소들.
  32. 상기 청구항들 중 임의의 한 항에 있어서, 연결 와이어들이 상기 접촉 표면들 또는 접촉 재분포 요소들에 전기적 도전성으로 연결되며, 상기 연결 와이어들은 와이어 본딩에 의해 상기 접촉 표면들에 연결되는 것을 특징으로 하는 패키징된 구성요소들.
  33. 상기 청구항들 중 임의의 한 항에 있어서, 상기 연결 와이어들은 솔더의 사용없이 상기 접촉 표면들 또는 상기 접촉 재분포 요소들에 용접되는 것을 특징으로 하는 패키징된 구성요소들.
  34. 웨이퍼 레벨에서 상기 청구항들 중 임의의 한 항에 따른 다양한 구성요소들을 포함하는 혼합 요소.
  35. 상기 청구항들 중 임의의 한 항에 따른 구성요소 및 회로 운반체를 구비한 회로 배열.
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