DE10356885A1 - Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 73
- 239000000758 substrate Substances 0.000 claims abstract description 125
- 239000002131 composite material Substances 0.000 claims abstract description 23
- 230000003287 optical effect Effects 0.000 claims abstract description 11
- 238000004806 packaging method and process Methods 0.000 claims abstract description 9
- 210000000746 body region Anatomy 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 45
- 239000004065 semiconductor Substances 0.000 claims description 29
- 238000002161 passivation Methods 0.000 claims description 21
- 239000011521 glass Substances 0.000 claims description 11
- 238000005520 cutting process Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 239000012790 adhesive layer Substances 0.000 claims description 3
- 238000003466 welding Methods 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 238000005476 soldering Methods 0.000 claims 1
- 230000000930 thermomechanical effect Effects 0.000 abstract description 5
- 235000012431 wafers Nutrition 0.000 description 64
- 229910000679 solder Inorganic materials 0.000 description 12
- 230000008569 process Effects 0.000 description 8
- 230000008901 benefit Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000003491 array Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- NIXOWILDQLNWCW-UHFFFAOYSA-M Acrylate Chemical compound [O-]C(=O)C=C NIXOWILDQLNWCW-UHFFFAOYSA-M 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000005352 borofloat Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 101150023929 egg gene Proteins 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- ZUGYBSSWYZCQSV-UHFFFAOYSA-N indium(3+);phosphite Chemical compound [In+3].[O-]P([O-])[O-] ZUGYBSSWYZCQSV-UHFFFAOYSA-N 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- LQBJWKCYZGMFEV-UHFFFAOYSA-N lead tin Chemical compound [Sn].[Pb] LQBJWKCYZGMFEV-UHFFFAOYSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 230000005226 mechanical processes and functions Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000001953 sensory effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000002604 ultrasonography Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
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- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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Abstract
Die Erfindung betrifft ein Verfahren zum Gehäusen im Waferverbund und ein derart gehäustes Bauelement. DOLLAR A Es ist eine Aufgabe, ein derartiges Verfahren bereitzustellen, welches eine hohe Ausbeute gewährleistet und sich auch für optische und/oder mikromechanische Bauelemente eignet sowie eine verbesserte thermomechanische Entkopplung der Anschlüsse von den Funktionsbereichen erzielt. DOLLAR A Gemäß dem erfindungsgemäßen Verfahren wird das Basissubstrat in Rumpfbereiche und Anschlussbereiche unterteilt, wobei sich die Rumpfbereiche jeweils über die Funktionsbereiche erstrecken und die Anschlussbereiche zu den Kontaktierungsausnehmungen versetzt sind. Nachfolgend wird das Bauelement in den Rumpfbereichen oder den Anschlussbereichen gedünnt, bis es in den Rumpfbereichen und den Anschlussbereichen unterschiedliche Dicken aufweist, bevor der Waferverbund in Chips vereinzelt wird.
Description
- Gebiet der Erfindung
- Die Erfindung betrifft ein Verfahren zum Gehäusen von Bauelementen und ein derart gehäustes Bauelement im Allgemeinen sowie ein Verfahren zum Gehäusen im Waferverbund und ein derart gehäustes Bauelement im Besonderen.
- Hintergrund der Erfindung
- Für viele technische Anwendungen besteht ein Bedarf nach hermetisch gehäusten Chips, da somit z.B. die empfindlichen integrierten Schaltkreise auf einem Halbleitersubstrat geschützt werden können. Mindestens genauso wichtig ist das Gehäusen allerdings bei optischen oder mikromechanischen Bauelementen.
- Es sind Verfahren bekannt, bei welchen die Chips aus dem Waferverbund zunächst vereinzelt und anschließend einzeln gehäust werden. Dies ist ein höchst aufwändiges Verfahren, welches kaum für die Massenfertigung empfindlicher Bauteile taugt. Insbesondere sind die integrierten Schaltkreise oder anderen Bauteile beim Vereinzeln (noch) nicht geschützt, so dass diese beim Zersägen verschmutzt und/oder zerstört werden können.
- Es sind auch Verfahren bekannt, bei welchen die Bauelemente zunächst im Waferverbund gehäust und anschließend vereinzelt werden. Dies wird auch als "Wafer Level Packaging" (WLP) bezeichnet.
- Dem Stand der Technik sind eine Reihe solcher Verfahren zu entnehmen.
- Beim Wafer Level Packaging ist es jedoch schwierig die integrierten Schaltkreise zu kontaktieren, da eventuelle Anschlusskontakte typischerweise mit einem Decksubstrat abgedeckt werden. Dies wird anhand des im Folgenden beschriebenen Verfahrens deutlich.
- Die bekannten Verfahren gehen in der Regel davon aus, dass, wie es problemlos zum Beispiel bei Speicherchips der Fall ist, die Verbindungen zu den Kontaktgebieten auf den Chips bzw. bei den integrierten Schaltungen direkt hergestellt werden können.
- Dabei bleibt allerdings unberücksichtigt, dass wie zum Beispiel bei Chips mit einem integrierten sensorischen oder optischen Bauelement, die optisch aktive Fläche im montierten Zustand, zum Beispiel auf einer Leiterplatte, frei liegen muss.
- Aus der WO 99/40624 ist insoweit ein Verfahren bekannt, bei dem versucht wird, die oben dargestellte Problematik dadurch zu beheben, dass die beim aktiven Bauelement liegenden Anschlusskontakte von der aktiven Seite auf die ihr gegenüberliegende Unterseite des Wafers bzw. des Chips geführt werden. Die weitere Kontaktierung der nach unten geführten Anschlusskontakte kann dann auf bekannte Art und Weise erfolgen.
- Ein dazu ähnliches Verfahren ist außerdem in "Wafer Level Chip Scale Packaging: Benefits for Integrated Passive Devices", Clearfield, H.M.; Young, J.L.; Wijeyesekera, S.D.; Logan, E.A.; IEEE Transactions on Advanced Packaging, Vol. 23, No. 2, Seiten 247-251 beschrieben.
- Das erwähnte Verfahren zeichnet sich dadurch aus, dass nach dem Aufbringen einer Glasabdeckung auf die optisch aktive Vorderseite eines Wafers entlang der Unterseite des Wafers Gräben erzeugt werden, die den Wafer in einzelne Chipbereiche unterteilen. Im Rahmen der Erzeugung der Gräben werden die auf der aktiven Seite des Wafers jeweils auf dem Übergangsbereich zwischen zwei Chips befindlichen Anschlusskontaktstellen geteilt und somit in den Gräben freigelegt. Zur vollständigen Gehäusung des Wafers bzw. der Chips wird nach dem Herstellen der Gräben über dieselben eine Glasscheibe geklebt, die in entsprechender Weise so eingeschnitten wird, dass die Gräben im Wafer als auch die Anschlusskontaktstellen wiederum frei zugänglich sind. Daran anschließend erfolgt ein Abscheiden von Kontaktbahnen in die erzeugten Gräben, wodurch ein Kontaktieren der Anschlusskontaktstellen und ein Verlegen der Kontaktstelle auf die Rückseite des gehäusten Chips erfolgen soll.
- Das vorgestellte Verfahren führt zwar zu einem sogenannten Durchkontaktieren der Anschlusskontakte von der aktiven Vorderseite des Chips bzw. des Wafers auf die passive Rückseite, jedoch treten hierbei einige wesentliche Nachteile auf, so dass Chips, die nach dem besprochenen Verfahren hergestellt wurden, unverhältnismäßig teuer sind.
- Dies begründet sich unter anderem aus der Tatsache, dass die im bekannten Verfahren zu erzeugenden Gräben deutlich breiter sind als sie für gewöhnlich beim normalen Zerteilen, dem sogenannten "Dicing" eines Wafers anzutreffen wären. Im Ergebnis führt diese dazu, dass die Abstände zwischen den Chips oder den Integriertenschaltungen relativ groß sein müssen, so dass weniger Chips auf einem Wafer Platz haben.
- Bereits deshalb liefert das bekannte Verfahren nur eine relativ geringe Chip-Ausbeute aus einem Wafer oder Halbleiterscheibe. Darüber hinaus verläuft der Herstellungsprozess nach dem vorgestellten Verfahren auch relativ langsam. Dies hat zum einen insbesondere damit zu tun, dass die Gräben sequentiell eingeschliffen werden müssen und zum anderen, dass beim Erzeugen der Gräben die sogenannte Dicing-Säge nur bei einem vergleichsweise langsamen Vorschub arbeiten kann. Davon abgesehen sind auch der Verschleiss der Sägeblätter hoch. In Verbindung mit der hohen Ansprüchen an die Maßhaltigkeit des beschiebenen mechanischen Prozess und den erheblichen Maschinenkosten, sind die einzusetzenden Dicing-Sägen sehr teuer.
- Eine wesentliche Problematik des Verfahrens nach der WO 99/40624 ist auch darin zu sehen, dass das Freilegen der Anschlusskontakte beim Aufschleifen der Gräben durch ein Zerteilen derselben erfolgt. Ein solches Zerteilen der Anschlusskontakte bedarf, wie bereits erwähnt, höchster Maßhaltigkeit, da es ansonsten zur Zerstörung von zumindest eines Teils des Kontakts kommen kann. Aber selbst wenn ein genaues Zerschneiden des Anschlusskontakts gelingt, ist es nicht einfach, mit den so freigelegten Anschlusskontakten eine Kontaktverbindung herzustellen. Die Ursachen hierfür liegen insbesondere darin begründet, dass das Kontaktieren nach dem Stand der Technik über ein Abscheiden von Kontaktbahnen auf den im Wafer schräg liegenden Wandungen der Gräben erfolgen soll, ein gleichmäßiges und damit zielgerichtetes Abscheiden jedoch nur unter einem steilen bis zu senkrechten Winkel zur Abscheidungsrichtung möglich ist.
- Besonders nachteilig beim Zersägen entlang der Kontakte ist ferner, dass zumindest temporär mehrere Grenzflächen freigelegt werden, was zu Korrosion und Diffusion führen und damit die Standzeit der Bauelemente erheblich beeinträchtigen kann.
- Weitere Verfahren zum Durchkontaktieren von Chips werden auch in "Future Systems-on-Silicon LSI Chips", Koyanagi, M; Kurino, H; Lee, K.W.; Sakuma, K, IEEE Micro, July-August 1998, Seiten 17-22, W098/52225 und
DE 197 46 641 beschrieben. Diese sind jedoch für die Verpackung z.B. optischer Chips nicht geeignet. - Ein weiteres verbessertes Wafer Level Packaging Verfahren ist aus dem Dokument WO 03/019653 A2 bekannt, welches hiermit vollumfänglich durch Referenz zum Gegenstand der vorliegenden Offenbarung gemacht wird.
- Bei dem dort beschriebenen Verfahren werden die Kontakte nach dem Gehäusen durch Kanäle wieder zugänglich gemacht, durch welche die Kontakte dann z.B. über sogenannte Ball-Grid-Arrays kontaktiert werden. Bei diesem Verfahren können die vorstehend beschriebenen Nachteile weitgehend vermieden werden.
- Hierbei kann es dennoch unter Umständen problematisch sein, dass die Ball-Grid-Arrays zumeist ein Blei-Zinn-Lot enthalten, welches bei etwa 230° C seinen Schmelzpunkt hat, so dass die Temperaturbeständigkeit eines derart hergestellten Chip für bestimmte Anwendungen nicht ausreichend ist oder empfindliche Bauteile während der Montage übermäßig thermisch belastet werden. Ferner kann eine thermomechanische Kopplung zwischen den Anschlüssen mit Ball-Grid-Array und den Halbleiterbauelementen bei empfindlichen Bauelementen zu Problemen führen.
- Im Übrigen ist es unter Umständen wünschenswert auf bleihaltiges Lotmittel verzichten zu können.
- Ferner ist es erstrebenswert die beschriebenen Verfahren hinsichtlich ihrer Effizienz und Ausbeute weiter zu verbessern und den Anwendungsbereich der erzeugten Chips zu vergrößern.
- Allgemeine Beschreibung der Erfindung
- Die Erfindung hat sich daher die Aufgabe gestellt, ein gattungsgemäßes Verfahren bereit zu stellen, welches kostengünstig und effizient arbeitet.
- Eine weitere Aufgabe der Erfindung ist es, ein Verfahren bereit zu stellen, welches eine hohe Ausbeute gewährleistet und sich insbesondere auch für optische und/oder mikromechanische Bauelemente eignet.
- Noch eine weitere Aufgabe der Erfindung ist es, ein Verfahren und ein Bauelement bereit zu stellen, welche eine verbesserte thermomechanische Entkopplung der Anschlüsse von den Funktionsbereichen erzielt.
- Noch eine Aufgabe der Erfindung ist es, kostengünstige und temperaturbeständige Bauelemente von hoher Qualität und Beständigkeit bereit zu stellen.
- Noch eine Aufgabe der Erfindung ist es, ein Verfahren und ein Bauelement bereit zu stellen, welche die Nachteile des Standes der Technik meiden oder zumindest mindern.
- Die Aufgabe der Erfindung wird in überraschend einfacher Weise bereits durch den Gegenstand der unabhängigen Ansprüche gelöst. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen definiert.
- Erfindungsgemäß werden Bauelemente wie folgt im Waferverbund oder sogenannt auf Wafer-Level gehäust und kontaktiert.
- Es wird ein Basissubstrat, welches eine Funktionsseite und eine dieser gegenüberliegende Rückseite aufweist mit der Funktionsseite mit einem Decksubstrat im Waferverbund dauerhaft verbunden. Die Funktionsseite ist dadurch gekennzeichnet, dass an dieser eine Vielzahl von voneinander beabstandeten Funktionsbereichen angeordnet sind. Genauer ist je herzustellendem Chip oder „Die" ein Funktionsbereich vorgesehen. Unter Funktionsbereich wird ein Bereich mit Funktionselementen, z.B. integrierten Schaltkreisen oder anderen elektronischen, optischen, elektrooptischen, mikromechanischen, mikrooptomechanischen oder ähnlichen Bauelementen verstanden.
- So kann der Funktionsbereich also z.B. einen optischen Sensor umfassen. Weiter beispielhaft ist das Basissubstrat z.B. ein Silizium-Halbleiter-Wafer mit integrierten Schaltkreisen. Andere Materialien für das Basissubstrat wie z.B. Gallium-Arsenid oder Indium-Phosphit sind aber auch möglich.
- Die Funktionsbereiche werden nun durch die Verbindung der beiden Substrate jeweils einzeln hermetisch oder quasihermetisch dicht gehäust. Als Verbindungstechnik ist einerseits Kleben, z.B. mit Epoxid vorgesehen, es kann aber auch anodisch gebondet werden. Zum anodischen Bonden kann es vorteilhaft sein, vor dem Verbinden eine Bondschicht (sogenannter Bondlayer), z.B. in Form einer Aufdampfglasschicht auf zumindest eines der beiden Substrate aufzubringen. Eine so beschaffene Bondschicht kann auch zum Direkt-Bonden verwendet werden.
- In Bezug auf die Verbindung mit Epoxid ist noch anzumerken, dass diese lediglich eine begrenzte Hermetizität aufweist. Eine solche Verbindung wird daher im Rahmen dieser Beschreibung als quasi-hermetisch bezeichnet.
- Das Basissubstrat weist ferner Kontaktflächen (sogenannte Kontakt-Pads) auf seiner Funktionsseite auf, welche nach dem Verbinden der Substrate von einer Rückseite des Basissubstrats, wobei diese Rückseite der Funktionsseite gegenüber liegt, freigelegt werden. Hierzu werden Kontaktierungsausnehmungen in dem Basissubstrat über den Kontaktflächen erzeugt, insbesondere geätzt. Die Kontaktierungsausnehmungen sind dem Fachmann auch als sogenannte "Vias" zum Durchkontaktieren durch das Basissubstrat bekannt.
- Weiter nachfolgend wird der zumindest aus Basissubstrat und Decksubstrat gebildete Waferverbund entlang von vordefinierten Schnittlinien zwischen den Funktionsbereichen in die Chips oder „Dies" vereinzelt, insbesondere zersägt. Wird eine geeignete Passivierung eingesetzt, wie z.B. eine strukturierbare Aufdampfglasschicht mit einer Dicke von vorzugsweise 0,01 μm bis 100 μm, typisch 8 μm, entstehen einzelne jeweils hermetisch oder quasi-hermetisch dicht gehäuste Chips. Dieses im Waferverbund arbeitende Gehäusungsverfahren ist gegenüber einer Einzelgehäusung wesentlich effizienter.
- Weiter nachfolgend weist das Bauelement einen Rumpfbereich und Anschlussbereiche auf, wobei die Anschlussbereiche den Kontaktierungsausnehmungen benachbart sind und das Bauelement, insbesondere das Basissubstrat wird entweder in dem Rumpfbereich oder in den Anschlussbereichen gedünnt, bis unterschiedliche Dicken in den Anschlussbereichen und den Rumpfbereichen erreicht sind.
- Mit anderen Worten wird das Basissubstrat in Rumpfbereiche und Anschlussbereiche eingeteilt, wobei sich die Rumpfbereiche jeweils lateral über die Funktionsbereiche erstrecken und einen Teil des jeweiligen Gehäuses des späteren Chips bilden. Die Anschlussbereiche grenzen lateral an die Kontaktierungsausnehmungen oder "Vias" an. Das Besondere ist nun, dass das Basissubstrat in den Anschlussbereichen stärker als in den Rumpfbereichen oder umgekehrt gedünnt wird.
- Damit wird in vorteilhafter Weise der Platz für die Kontaktierung vergrößert. Darüber hinaus wird mit dem erfindungsmäßen Verfahren eine hervorragende thermomechanische Entkopplung zwischen den Anschlüssen und dem Funktionsbereich geschaffen.
- Ggf. wird das Basissubstrat bis auf die Dicke null gedünnt, d.h. vollständig entfernt.
- Weiter nachfolgend werden die Chips vorzugsweise in einen Schaltungsträger eingefügt und die Kontaktflächen oder Umkontaktierungselemente, welche mit den Kontaktflächen elektrisch leitend verbunden sind, werden mittels Draht-Bonding auf der Rückseite des Basissubstrats mit entsprechenden Kontaktelementen des Schaltungsträgers verbunden. Es werden folglich die freigeätzten Kontaktflächen oder die Umkontaktierungselemente insbesondere erst im vereinzelten Zustand der Bauelemente kontaktiert.
- Beim Draht-Bonding oder dem sogenannten "Wire-Bonding" werden elektrisch leitfähige dünne im Wesentlichen runde Drähte z.B. aus Aluminium oder Gold ohne Lotmittel mit den Kontaktflächen verschweißt. Hierzu wird der Draht vorzugsweise in einem Stempel geführt und unter Kraftbeaufschlagung auf die Kontaktflächen gedrückt. Das eigentliche Verschweißen wird bevorzugt kalt und/oder mittels Ultraschall durchgeführt. Diese Verfahren zeichnet sich besonders durch seine Zuverlässigkeit und Güte der geschaffenen Verbindung aus. Aber auch das Aufbringen von Ball-Grid-Arrays als Kontaktelemente zur Kontaktierung der Kontaktflächen oder Umkontaktierungselemente liegt im Rahmen der Erfindung.
- Ein weiterer Vorteil des Draht-Bondings liegt darin begründet, dass dies ein sehr einfaches und kostengünstiges Verfahren darstellt und ferner temperaturbeständiger ist, als Verbindungen, welche mittels Lotkugeln oder sogenannten Ball-Grid-Arrays aus Lotmittel, hergestellt werden. Auch werden die Bauteile während des Draht-Bondens kaum thermisch belastet.
- Ein besonderer Vorzug der Erfindung liegt ferner darin begründet, dass das Kontaktieren, insbesondere das Draht-Bonding rückseitig durchgeführt wird, so dass das Verfahren z.B. auch für optische Bauelemente mit einem transparenten Decksubstrat, insbesondere aus Glas eingesetzt werden kann. Selbstverständlich ist das Verfahren nicht hierauf beschränkt, sondern das Decksubstrat kann auch aus einem anderen Material wie Metall oder einem Halbleiter bestehen, dies hängt von dem Anwendungsgebiet ab. Jedenfalls hat sich gezeigt, dass die rückseitige Kontaktierung mit dem erfindungsgemäßen Verfahren einfach und effizient durchgeführt werden kann.
- Vorteilhaft ist ferner, dass das Verfahren besonders staubarm arbeitet. Insbesondere werden die unter Umständen sehr empfindlichen Funktionsbereiche bereits durch den ersten Verfahrensschritt durch das Anbringen des Decksubstrates geschützt.
- Optional können vor dem Verbinden des Basissubstrats mit dem Decksubstrat funktionsseitig Vergrößerungselemente, sogenannte "Contact Pad Extensions", auf die Kontaktflächen auf dem Basissubstrat aufgebracht werden. Dies vergrößert die Kontaktfläche und erleichtert den Zugang mit dem Bonding-Stempel. In diesem Fall erstrecken sich die Kontaktierungsausnehmungen ggf. über die Vergrößerungselemente.
- Vorzugsweise wird das Basissubstrat nach dem Verbinden mit dem Decksubstrat gleichmäßig gedünnt, z.B. mechanisch abgeschliffen und/oder geätzt, um eine geringere Bauelementdicke zu erreichen.
- Das Freilegen der Kontaktflächen wird insbesondere mittels strukturiertem Ätzen des Basissubstrats, z.B. mittels eines Lithografieverfahrens durchgeführt. Ferner kann nasschemisch oder mittels einer Plasmatechnik geätzt werden. Derartige Verfahren sind dem Fachmann grundsätzlich bekannt.
- Weiter ist es vorteilhaft eine Passivierungsschicht auf die Rückseite des Basissubstrats aufzubringen. Die Passivierungsschicht ist insbesondere strukturiert, wobei die Kontaktflächen im Wesentlichen freigelegt sind. Dies kann entweder dadurch erfolgen, dass die Passivierungsschicht, z.B. mit einer Maske bereits strukturiert aufgebracht wird oder die Passivierungsschicht gleichmäßig auf die Rückseite des Basissubstrats aufgebracht und nachfolgend strukturiert wird.
- Dies hat den Vorteil, dass das Basissubstrat und insbesondere die Grenzflächen mit dem Decksubstrat sowie die bei Siliziumhalbleitersubstraten funktionsseitig vorhandene Silizium-Oxid-Schicht vor Umwelteinflüssen wie z.B. Oxidation geschützt sind. Die Silizium-Oxid-Schicht kann im übrigen als Ätzstoppmaske beim Ätzen der Kontaktierungsausnehmungen oder Kontaktierungskanäle eingesetzt werden, wird aber anschließend über der Kontaktfläche rückseitig geöffnet.
- Als Passivierungsschicht kommen insbesondere eine aufgedampfte Glasschicht oder eine fotostrukturierbare Kunststoffschicht, z.B. BCB in Betracht. Die Passivierungsschicht erstreckt sich vorzugsweise bis an den Randbereich der Kontaktflächen. Ferner können bei Bedarf noch weitere Passivierungsschichten vorgesehen sein.
- Die Kontaktflächen und/oder die Umkontaktierungselemente werden gemäß einer besonderen Ausführungsform nach dem Freilegen elektrisch oder stromlos rückseitig mit einer Metallschicht, z.B. aus Gold, überzogen (sogenanntes Elektro-Plating bzw. Elektroless-Plating). Dies verbessert die Oberflächenqualität der Kontaktflächen, so dass die Zuverlässigkeit des Draht-Bondings weiter verbessert werden kann.
- Weiter vorteilhaft ist es, das Basissubstrat rückseitig entlang der vordefinierten Schnittlinien zu Ätzen und dabei Gräben oder sogenannte Sägestraßen ("streets") zu definieren, welche sich beidseits entlang der Schnittlinien erstrecken und entlang derer der Wafer in die Chips zersägt wird.
- Das Dünnen des Basissubstrats in den Anschlussbereichen wird ferner insbesondere vor dem Verbinden der Kontaktflächen mit den Kontaktelementen des Schaltungsträgers mittels des Draht-Bonding durchgeführt.
- Dadurch wird der Vorteil erzielt, dass mehr Platz geschaffen wird, um rückseitig mit dem Bonding-Stempel das Draht-Bonding durchführen zu können. Die bei bekannten Verfahren vorhandenen Öffnungen sind nämlich typischerweise so klein, dass das Draht-Bonding zumindest erschwert, wenn nicht sogar unmöglich wäre.
- Gemäß einer besonders einfachen Ausführungsform werden die Kontaktierungsausnehmungen oder "Vias", die Anschlussbereiche und/oder die Sägestraßen (sogenannte "Streets") in einem einzigen Schritt erzeugt. Dadurch kann das Verfahren noch weiter vereinfacht werden.
- Vorzugsweise wird das Basissubstrat in einem ersten Schritt zunächst einheitlich gedünnt, z.B. abgeschliffen und in einem zweiten Schritt, welcher dem ersten Schritt nachfolgt, in den Anschlussbereichen oder den Rumpfbereichen, z.B. mittels fotolithografisch strukturiertem Ätzen noch weitergehend gedünnt, wird dort also dünner als in den jeweils anderen Bereichen, so dass neben den Kontaktierungsausnehmungen weitere Bereiche mit einer anderen, insbesondere geringeren Dicke des Basissubstrats als durch das gleichmäßige Dünnen erzielt wurde, erzeugt werden.
- Hierbei wird unter Dünnen des Basissubstrats grundsätzlich auch ein Dünnen bis zur Dicke null, d.h. ein vollständiges Entfernen in dem entsprechenden Bereich verstanden. Es können aber auch zumindest drei unterschiedliche Dickenbereiche im Rumpfbereich, Anschlussbereich und an der Kontaktierungsausnehmung erzeugt werden.
- Beim Dünnen des Basissubstrats in den Anschlussbereichen bis auf die Dicke null ist von Vorteil, dass die Kontaktierung der Anschlüsse mechanisch besonders gut von dem Funktionsbereich entkoppelt wird. Daher wird beim Verbinden der Anschlüsse oder Anschlussdrähte, z.B. mittels Draht-Bonding keine oder nur wenig Spannung ("stress") auf den Funktionsbereich übertragen. Somit kann unter anderem ein erhöhter Dunkelstrom bei empfindlichen Bildsensoren vermieden werden.
- Aber auch im Fall der Verwendung von Lotmittelbällen oder -kugeln als Kontaktelement ist die Kontaktstelle der Lotmittelkugeln mit dem Bauelement von dem Funktionsbereich thermomechanisch entkoppelt, so dass die mechanische Spannung ("stress") bei den thermischen Zyklen im Gebrauch nicht oder wenig an den Funktionsbereich übertragen wird.
- Besonders bevorzugt ist es weiter, Anschlussstreifen zu erzeugen, welche sich länglich parallel zu den vordefinierten Schnittlinien erstrecken. Das Basissubstrat ist in den Anschlussstreifen wiederum stärker als in den Rumpfbereichen gedünnt. Der Vorteil dabei ist, dass nicht für jede Kontaktierungsausnehmung ein eigener Anschlussbereich geschaffen werden muss, sondern dass mehrere Kontaktierungsausnehmungen an denselben Anschlussstreifen angrenzen. Insbesondere erstreckt sich der Anschlussstreifen im Wesentlichen von einer Schnittlinie bis zur nächsten, insbesondere über den gesamten Wafer, so dass ein Streifenraster über den Wafer erzeugt wird.
- Vorzugsweise werden die Anschlussbereiche derart erzeugt, dass sie sich zumindest von den Kontaktierungsausnehmungen bis zu den Sägestraßen oder den vordefinierten Schnittlinien erstrecken. Mit anderen Worten können die Sägestraßen und die Anschlussbereiche einen einheitlichen Bereich bilden, so dass insbesondere das Basissubstrat zwischen Kontaktflächen benachbarter Chips vollständig entfernt ist. Dadurch können weiter Arbeitsschritte eingespart werden.
- Das erfindungsgemäße Verfahren eignet sich besonders auch für Bauelemente mit einem in einer Kavität eingeschlossenen Funktionsbereich, z.B. einem MEMS oder MOEMS-Bauelement. Insbesondere hierfür wird vor dem Verbinden des Basissubstrats mit dem Decksubstrat das Decksubstrat über den Funktionsbereichen mit Ausnehmungen versehen, so dass nach dem Verbinden des Basissubstrats mit dem Decksubstrat zwischen diesen Kavitäten gebildet werden, in welchen die Funktionsbereiche dann eingeschlossen sind.
- Gegenstand der Erfindung ist neben dem Verfahren auch das mit dem Verfahren herstellbare Bauelement als Chip nach dem Vereinzeln oder "dicing", das Zwischenprodukt im Waferverbund vor dem Vereinzeln sowie eine Schaltungsanordnung mit einem Schaltungsträger und dem darin eingebauten und mit diesem mittels des Draht-Bondings elektrisch verbundenen vereinzelten Bauelement.
- Das vereinzelte gehäuste Bauelement, welche insbesondere ein elektronisches, optisches, elektrooptisches, mikroelektromechanisches oder mikrooptoelektromechanisches Bauelement ist umfasst demnach erfindungsgemäß:
ein Basissubstrat mit einer Funktionsseite an welcher ein Funktionsbereich des Bauelements angeordnet ist und einer der Funktionsseite gegenüberliegenden Rückseite,
ein Decksubstrat, welches mit dem Basissubstrat an dessen Funktionsseite dauerhaft verbunden ist, wobei sich das Decksubstrat über den Funktionsbereich erstreckt und die Verbindung zwischen dem Basissubstrat und dem Decksubstrat, bzw. die Verbindungsschicht den Funktionsbereich derart umschließt, dass ein hermetisch oder quasi-hermetisch dichtes Gehäuse um den Funktionsbereich gebildet ist und
Kontaktflächen auf dem Basissubstrat, welche insbesondere durch das Gehäuse elektrisch mit dem Funktionsbereich verbunden sind. - Ferner umfasst das Basissubstrat im Bereich der Kontaktflächen Kontaktierungsausnehmungen, durch welche die Kontaktflächen von außerhalb des Gehäuses und von der Rückseite des Basissubstrats oder durch das Basissubstrat kontaktierbar oder kontaktiert sind,
wobei das Basissubstrat in einen Rumpfbereich und Anschlussbereiche unterteilt ist, wobei sich der Rumpfbereich lateral über den Funktionsbereich erstreckt und einen Teil des Gehäuses bildet und die Anschlussbereiche lateral zu den Kontaktierungsausnehmungen versetzt sind, insbesondere an diese angrenzen und
wobei das Bauelement, insbesondere das Basissubstrat in dem Rumpfbereich und den Anschlussbereichen unterschiedliche Dicken aufweist oder das Basissubstrat in dem Rumpfbereich oder den Anschlussbereichen stärker gedünnt ist, insbesondere ggf. vollständig entfernt ist. - Nach dem Vereinzeln weist das Bauelement ferner Schmalseiten auf, an welchen es aus dem Waferverbund herausgetrennt ist und die Anschlussbereiche erstrecken diesbezüglich zumindest von den Kontaktierungsausnehmungen bis zu den Schmalseiten.
- Im Übrigen wird auf die Verfahrensmerkmale Bezug genommen.
- Im Folgenden wird die Erfindung anhand von Ausführungsbeispielen und unter Bezugnahme auf die Zeichnungen näher erläutert, wobei gleiche und ähnliche Elemente teilweise mit gleichen Bezugszeichen versehen sind und die Merkmale der verschiedenen Ausführungsbeispiele miteinander kombiniert werden können.
- Kurzbeschreibung der Figuren
- Es zeigen:
-
1 einen schematischen Querschnitt durch einen Ausschnitt einer Ausführungsform des erfindungsgemäßen Bauelements im Waferverbund, -
2 einen schematischen Querschnitt durch das Bauelement aus1 nach dem Vereinzeln und Draht-Bonding, -
3 einen schematischen Querschnitt durch einen Ausschnitt einer Ausführungsform des erfindungsgemäßen Bauelements mit einer Lotmittelkugel, -
4 einen schematischen Querschnitt durch einen Ausschnitt einer weiteren Ausführungsform des erfindungsgemäßen Bauelements im Waferverbund, -
5 einen schematischen Querschnitt durch einen Ausschnitt einer weiteren Ausführungsform des erfindungsgemäßen Bauelements mit einem mit einer Metallschicht versehenen Kontaktelement und -
6 eine schematische Draufsicht auf eine Ausführungsform des erfindungsgemäßen Bauelements im Waferverbund. - Detaillierte Beschreibung der Erfindung
-
1 zeigt ein Basissubstrat100 nach der Prozessierung, d.h. versehen mit Funktionsbereichen110 , in diesem Beispiel integrierte Schaltkreise110 . Das Basissubstrat wird in diesem Beispiel durch einen Silizum-Halbleiter-Wafer100 repräsentiert. - Der Halbleiter-Wafer
100 weist ferner im Falle von CMOS-Anwendungen oder SOI-Schaltkreisen eine dielektrische Zwischenschicht120 , z.B. in Form einer Siliziumoxidschicht auf. Die Zwsischenschicht120 isoliert die Schaltkreise110 von dem Silizium-Wafer100 . - Ferner weist der Halbleiter-Wafer
100 an seiner Funktionsseite101 Kontaktflächen oder Kontakt-Pads130 auf, wobei die Funktionsseite101 , dadurch definiert ist, dass an ihr die Schaltkreise110 angeordnet sind. Die Kontakt-pads130 sind elektrisch mit den Schaltkreisen110 verbunden (nicht dargestellt). Die der Funktionsseite gegenüberliegende Seite des Halbleiter-Wafers100 ist als Rückseite102 bezeichnet. - Auf den Halbleiter-Wafer
100 wird nun ein Decksubstrat oder ein Deck-Wafer200 , in diesem Beispiel ein Borofloat-33-Glaswafer200 aufgeklebt. Die Verwendung von Borofloat-33-Glas ist besonders vorteilhaft, da der Temperaturausdehnungskoeffizient an denjenigen des Halbleiter-Wafers100 angepasst ist. - Die Verbindung der beiden Wafer
100 und200 wird mittels einer Klebstoffschicht210 , z.B. aus einem Epoxy- oder Acrylat-Kleber bewerkstelligt. Hierdurch wird die quasihermetische Gehäusung der Schaltkreise110 erzielt. - Statt der Klebstoffschicht
210 kann auch eine Glasschicht aufgebracht, insbesondere aufgedampft werden, so dass sich das Basissubstrat zum anodischen oder sogenannten "Direct" Bonden eignet. In diesem Fall sind also die beiden Wafer anodisch oder direct gebondet. - Nach dem Verbinden wird der Halbleiter-Wafer
100 in einem ersten Schritt gleichmäßig und über den gesamten Wafer gedünnt, z.B. mechanisch auf eine Dicke d1 abgeschliffen. Dies ist möglich, da der Deck-Wafer 200 dem Verbund die notwendige Eigen-Stabilität verleiht. - In einem zweiten Schritt nach dem gleichmäßigen Dünnen oder Abschleifen des Halbleiter-Wafers
100 wird der Halbleiter-Wafer100 derart strukturiert, dass einerseits Kontaktierungsausnehmungen oder Kontaktierungskanäle301 über den Kontakt-Pads130 und andererseits Anschlussbereiche300 erzeugt werden, welche an die Kontaktierungskanäle301 lateral angrenzen. Dies kann in einem einzigen oder zwei getrennten Schritten vorgenommen werden. Vorzugsweise wird diese Strukturierung mittels eines lithografischen Nass-Ätzverfahrens oder eines Plasma-Ätzverfahrens durchgeführt. - Die Kontaktierungskanäle
301 werden erstrecken sich von der Rückseite102 bis unmittelbar an die Kontakt-Pads130 quer durch den Halbleiter-Wafer100 . - Der Wafer ist also in eine Vielzahl von Rumpfbereichen
104 und Anschlussbereichen300 eingeteilt, wobei die Anschlussbereiche300 stärker gedünnt sind als die Rumpfbereiche104 . Mit anderen Worten ist das Wafermaterial100 in den Anschlussbereichen300 auf eine Dicke d2 gedünnt, wobei d2 kleiner als d1 ist. In diesem Beispiel ist d2 ungleich null. - Mit anderen Worten wird das Wafermaterial im Bereich der Kontaktierungskanäle
301 nach dem gleichmäßigen Dünnen des Halbleiter-Wafers100 weiter entfernt, bis die Dicke d2 erreicht ist. - Ferner weist der Halbleiter-Wafer
100 noch eine Sägestraße oder einen sich lateral in die Bildebebene erstreckenden Sägegraben302 auf, entlang welchem später der Waferverbund100 ,200 zerteilt wird. - Nach dem Erzeugen oder Ätzen der Kontaktierungskanäle
301 und dem Dünnen der Anschlussbereiche300 wird der Halbleiter-Wafer100 rückseitig mit einer Passivierungsschicht400 beschichtet, unter anderem um die empfindlichen Grenzflächen, z.B. zwischen dem Halbleiter-Wafer100 und der dielektrischen Zwischenschicht120 zu schützen. Die Passivierungsschicht400 ist z.B. eine Aufdampfglasschicht. Die Passivierungsschicht400 kann auch mehrschichtig ausgebildet sein (in1 nicht dargestellt). Darüber hinaus erhöht die Passivierungsschicht400 , insbesondere wenn ein Aufdampfglas verwendet wird, noch die Hermetizität des Verbundes. - Die Kontaktierungskanäle
301 und die Sägestraßen oder Sägespuren302 weisen geneigte Seitenwände303 bzw.304 auf, um eine geschlossene Passivierungsschicht400 zu gewährleisten. - Gleichzeitig oder in einem separaten Schritt wird die in diesem Beispiel vorhandene dielektrische Zwischenschicht
120 sowie die Passivierungsschicht400 strukturiert über den Kontakt-Pads130 entfernt, um diese zur Kontaktierung von der Rückseite102 freizulegen. - Nachfolgend wird rückseitig ein Umkontaktierungselement, genauer eine Umkontaktierungsschicht
410 in Form einer Metallisierung, z.B. elektro-plated Cu auf Ti/W/Cu Plating-Basis aufgebracht, welche sich zumindest von der Kontaktfläche130 bis zu einer sekundären Kontaktfläche132 in dem Anschlussbereich300 erstreckt. Die Umkontaktierungsschicht410 erstreckt sich demnach bis in den Anschlussbereich300 und bildet dort die sekundäre Kontaktfläche132 . Mit anderen Worten stellt die Umkontaktierungsschicht410 die sekundäre Kontaktfläche132 im Anschlussbereich300 bereit, welche lateral versetzt zu den Kontakt-Pads130 auf der Rückseite des Halbleiter-Wafers100 angeordnet ist. In vorteilhafter Weise ist so die sekundäre Kontaktfläche132 thermomechanisch von dem Funktionsbereich110 entkoppelt. - Die sekundäre Kontaktfläche
132 ist weiter rückseitig mit einer haftvermittelnden Schicht410 , einer Oxidationsschutzschicht und/oder einer Diffusionsbarriere beschichtet. - Nachfolgend wird der Wafer-Verbund
100 ,200 entlang der Sägestraßen302 bzw. entlang einer Mittellinie600 zersägt, also in Chips10 vereinzelt. - Bezugnehmend auf
2 ist ein vereinzelter Chip10 mit hermetisch dicht gekapseltem Funktionsbereich110 dargestellt. Die Chips10 werden nach dem Vereinzeln mittels Draht-Bonding z.B. mit einem Schaltungsträger (nicht dargestellt) weiterverarbeitet. - Bezug nehmend auf
3 ist ein Chip10 mit einem Lotball oder einer Lotkugel501 versehen, welche ein alternatives Kontaktierungsmittel zu dem Schaltungsträger verkörpert. Die Lotkugeln501 können vor oder nach dem Vereinzeln aufgebracht werden. - Bezug nehmend auf
4 ist das Bauelement im Waferverbund dargestellt, wobei bei dieser Ausführngsform der Halbleiter-Wafer100 in dem Anschlussbereich300 unmittelbar bis auf die Silizium-Oxid-Schicht120 , also bis auf eine Dicke nahe null gedünnt ist. Es ist also in dem Anschlussbereich300 das Halbleitermaterial des Wafers100 vollständig entfernt. Somit ist die Passivierungsschicht400 im Anschlussbereich300 unmittelbar auf der Siliziumoxidschicht120 aufgebracht. - In diesem Beispiel verschmelzen also gewissermaßen die Kontaktierungskanäle
301 , die Anschlussbereiche300 und die Sägestraßen302 zu einer gemeinsamen Ausnehmung in der Rückseite des Halbleiter-Wafers100 . - Die nach dem Vereinzeln anzubringenden Draht-Bondings
500 sind mit gepunkteten Linien veranschaulicht. - Es ist ferner eine zweite Passivierungsschicht
402 , insbesondere aus demselben Material wie die erste Passivierungsschicht400 auf letztere aufgebracht. Die zweite Passivierungsschicht402 erstreckt sich zumindest über den mit den Kontaktflächen130 verbundenen Abschnitt412 der Umkontaktierungsschicht410 und in diesem Beispiel über die Sägestraßen302 , um auch diese zu Passivieren. Mit anderen Worten wird eine geschlossene zweite Passivierungschicht402 aufgebracht, welche über den sekundären Kontaktflächen frei bleibt oder freigelegt wird. Eine Ausnehmung in dem Decksubstrat200 definiert eine Kavität201 . - Bezug nehmend auf
5 ist eine Waferverbund dargestellt, bei welchem die Dicke d2 des Basissubstrats100 in dem Anschlussbereich größer ist, als in dem Rumpfbereich104 . Hierzu wird der Halbleiter-Wafer100 zunächst gleichmäßig bis auf die Dicke d2 abgeschliffen und anschließend strukturiert im Rumpfbereich104 weiter gedünnt, so dass die Dicke des Halbleiter-Wafers100 im Anschlussbereich300 größer als im Rumpfbereich104 ist. - In Bezug auf die weiteren Verfahrensschritte wird auf
1 verwiesen. - Auf den Anschlussbereich
300 , welcher die dickste Stelle des Waferverbunds repräsentiert, wird eine haftvermittelnde Schicht oder Goldschicht420 und darauf ein Lotmittelkontakt502 aufgebracht. Der Lotmittelkontakt502 ist ggf. ebenfalls elektrisch beschichtet. - Bezug nehmend auf
6 ist der Waferverbund100 ,200 mit den Kontaktierungskanälen301 dargestellt. Ferner sind verschiedene Formen von Anschlussabschnitten300a ,300b ,300c dargestellt. - Die Anschlussbereiche
300a bilden einen gemeinsamen Anschlussstreifen304a , welcher sich längs entlang des Sägegrabens302a über den gesamten Chip10 erstreckt. Der Anschlussstreifen304a erstreckt sich ferner quer zu seiner Längsachse von der Mittellinie600 des Sägegrabens bis über die Kontaktierungskanäle301 , wobei diese lediglich teilweise überdeckt sind. - Die Anschlussbereiche
300b sind ebenso zu einem Anschlussstreifen304b vereinigt, welcher sich allerdings quer zu seiner Längsachse vollständig über die Kontaktierungskanäle301 erstreckt. - Alternativ ist noch eine dritte Variante von Anschlussbereichen
300c vorgesehen, welche sich jeweils voneinander getrennt um die Kontaktierungskanäle301 erstrecken, wobei jedem Kontaktierungskanal301 ein eigener Anschlussbereich300c zugeordnet ist. In jedem Fall ist um die Kontaktierungskanäle301 ein gedünnter Bereich vorgesehen. - Es ist dem Fachmann ersichtlich, dass die vorstehend beschriebenen Ausführungsformen beispielhaft zu verstehen sind, und die Erfindung nicht auf diese beschränkt ist, sondern in vielfältiger Weise variiert werden kann, ohne den Geist der Erfindung zu verlassen.
Claims (35)
- Verfahren zum Gehäusen von Bauelementen, wobei ein Basissubstrat an seiner Funktionsseite eine Vielzahl von voneinander beabstandeten Funktionsbereichen aufweist und mit der Funktionsseite mit einem Decksubstrat im Waferverbund dauerhaft derart verbunden wird, dass die Funktionsbereiche jeweils gehäust werden, wobei Kontaktflächen auf dem Basissubstrat von einer Rückseite des Basissubstrats, welche Rückseite der Funktionsseite gegenüber liegt, mittels Erzeugen von Kontaktierungsausnehmungen in dem Basissubstrat freigelegt werden, wobei das Basissubstrat in Rumpfbereiche und Anschlussbereiche unterteilt wird, wobei sich die Rumpfbereiche jeweils über die Funktionsbereiche erstrecken und einen Teil der Gehäuse für die Funktionsbereiche bilden und die Anschlussbereiche zu den Kontaktierungsausnehmungen versetzt sind, wobei das Bauelement in den Rumpfbereichen oder den Anschlussbereichen gedünnt wird, bis es in den Rumpfbereichen und den Anschlussbereichen unterschiedliche Dicken aufweist und wobei der zumindest aus Basissubstrat und Decksubstrat gebildete Waferverbund entlang von vordefinierten Schnittlinien zwischen den Funktionsbereichen in Chips vereinzelt wird.
- Verfahren gemäß Anspruch 1, wobei die Chips an einem Schaltungsträger angeordnet und die Kontaktflächen oder Umkontaktierungselemente mittels Draht-Bonding auf der Rückseite des Basissubstrats mit Kontaktelementen des Schaltungsträgers verbunden werden.
- Verfahren gemäß Anspruch 2, dadurch gekennzeichnet, dass das Draht-Bonding ein Verschweißen von Anschlussdrähten mit den Kontaktflächen oder den Umkontaktierungselementen umfasst.
- Verfahren gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass rückseitig auf die Kontaktflächen Umkontaktierungselemente aufgebracht werden, welche sich zumindest von den Kontaktflächen bis zu dem Anschlussbereichen erstrecken und in den Anschlussbereichen rückseitig kontaktierbar sind.
- Verfahren gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass nach dem Verbinden des Basissubstrats mit dem Decksubstrat das Decksubstrat gedünnt wird.
- Verfahren gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das Freilegen der Kontaktflächen mittels strukturiertem Ätzen des Basissubstrats von der Rückseite durchgeführt wird.
- Verfahren gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass eine Passivierungsschicht strukturiert auf die Rückseite des Basissubstrats aufgebracht wird, wobei die Kontaktflächen im Wesentlichen frei bleiben oder eine Passivierungsschicht auf die Rückseite des Basissubstrats aufgebracht und nachfolgend derart strukturiert wird, dass die Kontaktflächen freigelegt werden.
- Verfahren gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass nach dem Freilegen der Kontaktflächen diese elektrisch oder stromlos rückseitig mit einer Metallschicht überzogen werden.
- Verfahren gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass als das Basissubstrat ein Halbleitersubstrat mit Funktionsbereichen, welche integrierte Schalkreise umfassen, verwendet wird.
- Verfahren gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass als das Basissubstrat ein Halbleitersubstrat mit optischen, mikromechanischen oder elektronischen Funktionselementen oder einer Kombination aus diesen verwendet wird.
- Verfahren gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das Basissubstrat rückseitig entlang der vordefinierten Schnittlinien geätzt wird, um Sägestraßen zu definieren.
- Verfahren gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Anschlussbereiche lateral unmittelbar an die Kontaktierungsausnehmungen angrenzen.
- Verfahren gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Kontaktierungsausnehmungen, die Anschlussbereiche und die Sägestraßen in einem Schritt erzeugt werden.
- Verfahren gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das Dünnen des Basissubstrats in den Anschlussbereichen vor dem Verbinden der Kontaktflächen mit den Kontaktelementen des Schaltungsträgers mittels Draht-Bonding durchgeführt wird.
- Verfahren gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das Basissubstrat in einem ersten Schritt einheitlich gedünnt wird und in einem zweiten Schritt, welcher dem ersten Schritt nachfolgt, in den Anschlussbereichen oder den Rumpfbereichen noch weitergehend gedünnt wird.
- Verfahren gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass in dem zweiten Schritt das Basissubstrat in den Anschlussbereichen oder den Rumpfbereichen strukturiert geätzt wird.
- Verfahren gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass Anschlussstreifen erzeugt werden, welche parallel zu den vordefinierten Schnittlinien verlaufen, wobei das Basissubstrat in den Anschlussstreifen stärker als in den Rumpfbereichen gedünnt wird und mehrere Kontaktierungsausnehmungen an denselben Anschlussstreifen angrenzen.
- Verfahren gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass Anschlussbereiche erzeugt werden, welche sich zumindest von den Kontaktierungsausnehmungen bis zu den vordefinierten Schnittlinien erstrecken.
- Verfahren gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass vor dem Verbinden des Basissubstrats mit dem Decksubstrat eine Bondschicht auf das Basissubstrat oder das Decksubstrat aufgebracht wird.
- Verfahren gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass vor dem Verbinden des Basissubstrats mit dem Decksubstrat das Decksubstrat über den Funktionsbereichen mit Ausnehmungen versehen wird, so dass nach dem Verbinden des Basissubstrats mit dem Decksubstrat zwischen diesen Kavitäten gebildet werden, in welchen die Funktionsbereiche eingeschlossen werden.
- Verfahren zum Gehäusen von Bauelementen, insbesondere nach einem der vorstehenden Ansprüche wobei ein Basissubstrat an seiner Funktionsseite eine Vielzahl von voneinander beabstandeten Funktionsbereichen aufweist und mit der Funktionsseite mit einem Decksubstrat im Waferverbund dauerhaft derart verbunden wird, dass die Funktionsbereiche jeweils gehäust werden, wobei Kontaktflächen auf dem Basissubstrat von einer Rückseite des Basissubstrats, welche Rückseite der Funktionsseite gegenüber liegt, mittels Erzeugen von Kontaktierungsausnehmungen in dem Basissubstrat freigelegt werden, wobei der zumindest aus Basissubstrat und Decksubstrat gebildete Waferverbund entlang von vordefinierten Schnittlinien zwischen den Funktionsbereichen in gehäuste Chips vereinzelt wird und wobei die Chips an einem Schaltungsträger angeordnet und die Kontaktflächen mittels Draht-Bonding auf der Rückseite des Basissubstrats mit Kontaktelementen des Schaltungsträgers verbunden werden.
- Gehäustes Bauelement, insbesondere herstellbar mit einem Verfahren gemäß einem der vorstehenden Ansprüche, umfassend: ein Basissubstrat mit einer Funktionsseite an welcher ein Funktionsbereich des Bauelements angeordnet ist und einer der Funktionsseite gegenüberliegenden Rückseite, ein Decksubstrat, welches mit dem Basissubstrat an dessen Funktionsseite dauerhaft verbunden ist, wobei sich das Decksubstrat über den Funktionsbereich erstreckt und die Verbindung den Funktionsbereich derart umschließt, dass ein Gehäuse um den Funktionsbereich gebildet ist und Kontaktflächen, welche mit dem Funktionsbereich verbunden sind, wobei das Basissubstrat im Bereich der Kontaktflächen Kontaktierungsausnehmungen umfasst, durch welche die Kontaktflächen von außerhalb des Gehäuse und von der Rückseite des Basissubstrats kontaktierbar oder kontaktiert sind, wobei das Basissubstrat einen Rumpfbereich und Anschlussbereiche aufweist, wobei sich der Rumpfbereich über den Funktionsbereich erstreckt und einen Teil des Gehäuses bildet, wobei die Anschlussbereiche und die Kontaktierungsausnehmungen versetzt sind und wobei das Bauelement in dem Rumpfbereich und den Anschlussbereichen unterschiedliche Dicken aufweist.
- Bauelement gemäß Anspruch 22, dadurch gekennzeichnet, dass das Basissubstrat ein Halbleitersubstrat ist und der Funktionsbereich integrierte Schalkreise umfasst.
- Bauelement gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der Funktionsbereich optische, mikromechanische oder elektronische Bauteile oder eine Kombination aus diesen umfasst.
- Bauelement gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das Bauelement Schmalseiten aufweist, an welchen es aus dem Waferverbund herausgetrennt ist und sich die Anschlussbereiche zumindest von den Kontaktierungsausnehmungen bis zu den Schmalseiten erstrecken.
- Bauelement gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass mehrere Anschlussbereiche zu einem Anschlussstreifen vereinigt sind und mehrere Kontaktierungsausnehmungen an denselben Anschlussstreifen angrenzen.
- Bauelement gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Kontaktflächen mit Umkontaktierungselementen verbunden sind, welche sich zumindest von den Kontaktflächen bis zu den Anschlussbereichen erstrecken und in den Anschlussbereichen kontaktierbar sind.
- Bauelement gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das Basissubstrat und das Decksubstrat mittels einer Bondschicht, insbesondere einer Klebstoffschicht oder einer Aufdampfglasschicht verbunden sind.
- Bauelement gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das Decksubstrat über dem Funktionsbereich eine Ausnehmung aufweist, so dass eine Kavität gebildet ist, innerhalb welcher der Funktionsbereich eingeschlossen ist.
- Bauelement gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass auf der Rückseite des Basissubstrats zumindest eine Passivierungsschicht aufgebracht ist.
- Bauelement gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Kontaktflächen mit einem metallischen und elektrisch oder stromlos aufgebrachten Überzug versehen sind.
- Bauelement gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass Anschlussdrähte elektrisch leitend an die Kontaktflächen oder an die Umkontaktierungselemente angeschlossen, wobei die Anschlussdrähte mittels Draht-Bonding mit den Kontaktflächen verbunden sind.
- Bauelement gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Anschlussdrähte lotmittelfrei mit den Kontaktflächen oder den Umkontaktierungselementen verschweißt sind.
- Verbundelement umfassend eine Vielzahl von Bauelementen gemäß einem der vorstehenden Ansprüche im Waferverbund.
- Schaltungsanordnung mit einem Schaltungsträger und einem darin eingebauten Bauelement gemäß einem der vorstehenden Ansprüche.
Priority Applications (13)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10356885A DE10356885B4 (de) | 2003-12-03 | 2003-12-03 | Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement |
AT04797893T ATE461525T1 (de) | 2003-12-03 | 2004-11-15 | Prozess zum kapseln von komponenten und gekapselte komponenten |
PCT/EP2004/012917 WO2005055310A2 (en) | 2003-12-03 | 2004-11-15 | Process for packaging components, and packaged components |
CNA2004800358730A CN1890789A (zh) | 2003-12-03 | 2004-11-15 | 封装元件的工艺和封装的元件 |
US10/580,284 US7700397B2 (en) | 2003-12-03 | 2004-11-15 | Process for packaging components, and packaged components |
DE602004026112T DE602004026112D1 (de) | 2003-12-03 | 2004-11-15 | Prozess zum Kapseln von Komponenten und gekapselte Komponenten |
JP2006541821A JP5329758B2 (ja) | 2003-12-03 | 2004-11-15 | コンポーネントをパッケージングするプロセス、およびパッケージングされたコンポーネント |
KR1020067011088A KR20060126636A (ko) | 2003-12-03 | 2004-11-15 | 구성요소들의 패키징 방법 및 패키징된 구성요소들 |
EP04797893A EP1700337B1 (de) | 2003-12-03 | 2004-11-15 | Prozess zum Kapseln von Komponenten und gekapselte Komponenten |
TW093135653A TW200524066A (en) | 2003-12-03 | 2004-11-19 | Process for packaging components, and packaged components |
IL175341A IL175341A (en) | 2003-12-03 | 2006-05-01 | Process for packing ingredients and packaged ingredients |
US12/753,514 US8309384B2 (en) | 2003-12-03 | 2010-04-02 | Process for packaging components, and packaged components |
JP2012098089A JP2012156551A (ja) | 2003-12-03 | 2012-04-23 | コンポーネントをパッケージングするプロセス、およびパッケージングされたコンポーネント |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10356885A DE10356885B4 (de) | 2003-12-03 | 2003-12-03 | Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10356885A1 true DE10356885A1 (de) | 2005-07-07 |
DE10356885B4 DE10356885B4 (de) | 2005-11-03 |
Family
ID=34638391
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10356885A Expired - Fee Related DE10356885B4 (de) | 2003-12-03 | 2003-12-03 | Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement |
DE602004026112T Active DE602004026112D1 (de) | 2003-12-03 | 2004-11-15 | Prozess zum Kapseln von Komponenten und gekapselte Komponenten |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE602004026112T Active DE602004026112D1 (de) | 2003-12-03 | 2004-11-15 | Prozess zum Kapseln von Komponenten und gekapselte Komponenten |
Country Status (10)
Country | Link |
---|---|
US (2) | US7700397B2 (de) |
EP (1) | EP1700337B1 (de) |
JP (2) | JP5329758B2 (de) |
KR (1) | KR20060126636A (de) |
CN (1) | CN1890789A (de) |
AT (1) | ATE461525T1 (de) |
DE (2) | DE10356885B4 (de) |
IL (1) | IL175341A (de) |
TW (1) | TW200524066A (de) |
WO (1) | WO2005055310A2 (de) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10356885B4 (de) | 2003-12-03 | 2005-11-03 | Schott Ag | Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement |
US7371676B2 (en) * | 2005-04-08 | 2008-05-13 | Micron Technology, Inc. | Method for fabricating semiconductor components with through wire interconnects |
US7393770B2 (en) * | 2005-05-19 | 2008-07-01 | Micron Technology, Inc. | Backside method for fabricating semiconductor components with conductive interconnects |
US7307348B2 (en) | 2005-12-07 | 2007-12-11 | Micron Technology, Inc. | Semiconductor components having through wire interconnects (TWI) |
US7659612B2 (en) * | 2006-04-24 | 2010-02-09 | Micron Technology, Inc. | Semiconductor components having encapsulated through wire interconnects (TWI) |
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JP2004349593A (ja) | 2003-05-26 | 2004-12-09 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
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DE10356885B4 (de) | 2003-12-03 | 2005-11-03 | Schott Ag | Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement |
-
2003
- 2003-12-03 DE DE10356885A patent/DE10356885B4/de not_active Expired - Fee Related
-
2004
- 2004-11-15 WO PCT/EP2004/012917 patent/WO2005055310A2/en active Application Filing
- 2004-11-15 JP JP2006541821A patent/JP5329758B2/ja not_active Expired - Fee Related
- 2004-11-15 US US10/580,284 patent/US7700397B2/en not_active Expired - Fee Related
- 2004-11-15 KR KR1020067011088A patent/KR20060126636A/ko not_active Application Discontinuation
- 2004-11-15 AT AT04797893T patent/ATE461525T1/de not_active IP Right Cessation
- 2004-11-15 EP EP04797893A patent/EP1700337B1/de not_active Not-in-force
- 2004-11-15 DE DE602004026112T patent/DE602004026112D1/de active Active
- 2004-11-15 CN CNA2004800358730A patent/CN1890789A/zh active Pending
- 2004-11-19 TW TW093135653A patent/TW200524066A/zh unknown
-
2006
- 2006-05-01 IL IL175341A patent/IL175341A/en not_active IP Right Cessation
-
2010
- 2010-04-02 US US12/753,514 patent/US8309384B2/en not_active Expired - Fee Related
-
2012
- 2012-04-23 JP JP2012098089A patent/JP2012156551A/ja active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Also Published As
Publication number | Publication date |
---|---|
WO2005055310A2 (en) | 2005-06-16 |
DE10356885B4 (de) | 2005-11-03 |
US7700397B2 (en) | 2010-04-20 |
WO2005055310A3 (en) | 2005-11-03 |
JP2007513507A (ja) | 2007-05-24 |
TW200524066A (en) | 2005-07-16 |
EP1700337B1 (de) | 2010-03-17 |
US8309384B2 (en) | 2012-11-13 |
IL175341A (en) | 2010-06-30 |
EP1700337A2 (de) | 2006-09-13 |
JP5329758B2 (ja) | 2013-10-30 |
US20080038868A1 (en) | 2008-02-14 |
ATE461525T1 (de) | 2010-04-15 |
DE602004026112D1 (de) | 2010-04-29 |
KR20060126636A (ko) | 2006-12-08 |
IL175341A0 (en) | 2006-09-05 |
US20100187669A1 (en) | 2010-07-29 |
CN1890789A (zh) | 2007-01-03 |
JP2012156551A (ja) | 2012-08-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |