JPH05304190A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05304190A JPH05304190A JP4108190A JP10819092A JPH05304190A JP H05304190 A JPH05304190 A JP H05304190A JP 4108190 A JP4108190 A JP 4108190A JP 10819092 A JP10819092 A JP 10819092A JP H05304190 A JPH05304190 A JP H05304190A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- substrate
- diffusion layer
- semiconductor device
- back surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】チップの表面及び裏面に電極を有する半導体装
置において、組立後の小型軽量化を実現できる半導体装
置を提供する。 【構成】（ａ）に示すように、ダイオードチップ20の裏
面には、Ｎ型基板から取り出されたカソード用電極21
と、Ｐ型拡散層22から取り出されたアノード用の表面電
極23からバイパス用拡散層24を介して裏面側に取り出さ
れた電極25が形成されている。このようなダイオードチ
ップ20を実装する場合、（ｂ）及び（ｃ）に示すよう
に、リードフレーム13及び14に裏面の電極21及び25をそ
れぞれ接続すればよい。リードフレーム13と14の距離は
非常に小さくでき、ワイヤーを使用しないのでワイヤー
のループの高さは不要となる。従って、小型軽量化が可
能となる。
置において、組立後の小型軽量化を実現できる半導体装
置を提供する。 【構成】（ａ）に示すように、ダイオードチップ20の裏
面には、Ｎ型基板から取り出されたカソード用電極21
と、Ｐ型拡散層22から取り出されたアノード用の表面電
極23からバイパス用拡散層24を介して裏面側に取り出さ
れた電極25が形成されている。このようなダイオードチ
ップ20を実装する場合、（ｂ）及び（ｃ）に示すよう
に、リードフレーム13及び14に裏面の電極21及び25をそ
れぞれ接続すればよい。リードフレーム13と14の距離は
非常に小さくでき、ワイヤーを使用しないのでワイヤー
のループの高さは不要となる。従って、小型軽量化が可
能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にチップの表面及び裏面に電極を有する半導体装置に関
するものである。
にチップの表面及び裏面に電極を有する半導体装置に関
するものである。
【０００２】
【従来の技術】図４に、従来のダイオードの構造とその
実装方法を示す。（ａ）はダイオードチップ10の断面図
である。Ｎ型基板にＰ型の拡散層を形成し、このＮ型及
びＰ型領域に電気的に導通するように、アルミニウム等
の金属でカソード用裏面電極11及びアノード用表面電極
12を形成している。このように、従来のダイオードチッ
プ10は、表面と裏面に電極11及び12が形成されているた
め、（ｂ）に示すような方法で実装が行なわれていた。
即ち、リードフレーム13上にダイオードチップ10を半田
等により接着することによって裏面電極11をリードフレ
ーム13に接続し、表面電極12とリードフレーム14を金等
のワイヤー15によって接続していた。同図（ｃ）に平面
図、（ｄ）に正面図を示している。
実装方法を示す。（ａ）はダイオードチップ10の断面図
である。Ｎ型基板にＰ型の拡散層を形成し、このＮ型及
びＰ型領域に電気的に導通するように、アルミニウム等
の金属でカソード用裏面電極11及びアノード用表面電極
12を形成している。このように、従来のダイオードチッ
プ10は、表面と裏面に電極11及び12が形成されているた
め、（ｂ）に示すような方法で実装が行なわれていた。
即ち、リードフレーム13上にダイオードチップ10を半田
等により接着することによって裏面電極11をリードフレ
ーム13に接続し、表面電極12とリードフレーム14を金等
のワイヤー15によって接続していた。同図（ｃ）に平面
図、（ｄ）に正面図を示している。
【０００３】
【発明が解決しようとする課題】従来のような表面及び
裏面に電極を有する構造のダイオードの実装は、図４に
示すように、ワイヤーボンディングによらなければなら
なかった。しかしながら、ワイヤーボンディングは、ワ
イヤーをループ状に形成しなければならないため、その
ループの高さと距離が必要となる。図４（ｄ）の正面図
に示すように、ダイオードチップ10の表面電極12とリー
ドフレーム14を接続する場合、ワイヤー15は距離Ａと高
さｈを要することになる。この高さｈや距離Ａはある程
度以上に小さくしようとすると、ワイヤー切れやボール
はずれが生じて不良が発生してしまう。近年、半導体素
子の小型軽量化が要望されているが、上述のようにワイ
ヤーボンディングによる実装では、チップそのものの小
型化が実現しても、組立後は小型化が図れないという不
具合が生じていた。本発明は、このような問題を解決
し、組立後の小型軽量化を実現できる半導体装置を提供
することを目的とする。
裏面に電極を有する構造のダイオードの実装は、図４に
示すように、ワイヤーボンディングによらなければなら
なかった。しかしながら、ワイヤーボンディングは、ワ
イヤーをループ状に形成しなければならないため、その
ループの高さと距離が必要となる。図４（ｄ）の正面図
に示すように、ダイオードチップ10の表面電極12とリー
ドフレーム14を接続する場合、ワイヤー15は距離Ａと高
さｈを要することになる。この高さｈや距離Ａはある程
度以上に小さくしようとすると、ワイヤー切れやボール
はずれが生じて不良が発生してしまう。近年、半導体素
子の小型軽量化が要望されているが、上述のようにワイ
ヤーボンディングによる実装では、チップそのものの小
型化が実現しても、組立後は小型化が図れないという不
具合が生じていた。本発明は、このような問題を解決
し、組立後の小型軽量化を実現できる半導体装置を提供
することを目的とする。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、半導体基板表面に形成され
た半導体導電領域を、前記基板上に設けられた導体と前
記基板を貫通する拡散層とを介して前記基板裏面に設け
られた電極に接続している。また、本発明の半導体装置
は、半導体基板表面に形成された半導体導電領域を、前
記基板上に設けられた導体と前記基板を貫通する拡散層
とを介して前記基板裏面に設けられた電極に接続し、前
記基板裏面に設けられた電極をそれぞれ所定のリードフ
レームにボンディングしている。
め、本発明の半導体装置は、半導体基板表面に形成され
た半導体導電領域を、前記基板上に設けられた導体と前
記基板を貫通する拡散層とを介して前記基板裏面に設け
られた電極に接続している。また、本発明の半導体装置
は、半導体基板表面に形成された半導体導電領域を、前
記基板上に設けられた導体と前記基板を貫通する拡散層
とを介して前記基板裏面に設けられた電極に接続し、前
記基板裏面に設けられた電極をそれぞれ所定のリードフ
レームにボンディングしている。
【０００５】
【作用】このようにすると、表面及び裏面に電極が形成
されている半導体装置においても電極が裏面側のみから
取り出せる。これにより、実装においてワイヤーボンデ
ィングによる接続を行なわなくても済み、パッケージ組
立後の小型軽量化が可能になる。
されている半導体装置においても電極が裏面側のみから
取り出せる。これにより、実装においてワイヤーボンデ
ィングによる接続を行なわなくても済み、パッケージ組
立後の小型軽量化が可能になる。
【０００６】
【実施例】以下、本発明の実施例を図面を参照しつつ、
説明する。図１に、本発明を実施したダイオードの構造
を示す。（ａ）はダイオードチップ20の断面図、（ｂ）
及び（ｃ）はダイオードチップ20を実装した場合の平面
図及び正面図である。第１導電型の基板の表面に第２導
電型領域が形成され、前記基板の裏面に第１電極及び第
２電極が離間して設けられ、前記第２導電型領域は前記
基板表面上に設けられた導体と前記基板を貫通する拡散
層を介して第２電極に接続される。具体的には、同図
（ａ）に示すように、ダイオードチップ20の裏面には、
Ｎ型基板から取り出されたカソード用の電極21と、Ｐ型
拡散層22から取り出されたアノード用の表面電極23から
バイパス用拡散層24を介して裏面側に取り出された電極
25が形成されている。詳細な製造方法は後述する。この
ようなダイオードチップ20を実装する場合、（ｂ）及び
（ｃ）に示すように、リードフレーム13及び14に裏面の
電極21及び25をそれぞれ接続すればよい。前記第１電極
及び第２電極を、リードフレームに接続するのである。
このようにすると、リードフレーム13と14の距離は非常
に小さくでき、ワイヤーのループの高さは不要となる。
説明する。図１に、本発明を実施したダイオードの構造
を示す。（ａ）はダイオードチップ20の断面図、（ｂ）
及び（ｃ）はダイオードチップ20を実装した場合の平面
図及び正面図である。第１導電型の基板の表面に第２導
電型領域が形成され、前記基板の裏面に第１電極及び第
２電極が離間して設けられ、前記第２導電型領域は前記
基板表面上に設けられた導体と前記基板を貫通する拡散
層を介して第２電極に接続される。具体的には、同図
（ａ）に示すように、ダイオードチップ20の裏面には、
Ｎ型基板から取り出されたカソード用の電極21と、Ｐ型
拡散層22から取り出されたアノード用の表面電極23から
バイパス用拡散層24を介して裏面側に取り出された電極
25が形成されている。詳細な製造方法は後述する。この
ようなダイオードチップ20を実装する場合、（ｂ）及び
（ｃ）に示すように、リードフレーム13及び14に裏面の
電極21及び25をそれぞれ接続すればよい。前記第１電極
及び第２電極を、リードフレームに接続するのである。
このようにすると、リードフレーム13と14の距離は非常
に小さくでき、ワイヤーのループの高さは不要となる。
【０００７】図２に、本発明を実施した半導体装置の製
造方法を示す。工程は、（ａ）から（ｆ）へと進行す
る。（ａ）で、Ｎ型基板の表面及び裏面にＳｉＯ2 等の
酸化膜26、27を形成する。この場合、酸化膜はＨ2とＯ2
をバーニングすることにより得られる１１５０°Ｃのス
チームで６〜８時間処理し、その厚さを２±０．３μｍ
位の厚めの膜厚とする。このように、膜厚を通常より厚
めに形成する理由は後述する絶縁拡散層２４のドライビ
ングを長時間（１２０〜１６０時間）行なうためダイオ
ードの一部を成すＮ型領域に不純物が酸化膜を通して入
っていくのを防止するためである。
造方法を示す。工程は、（ａ）から（ｆ）へと進行す
る。（ａ）で、Ｎ型基板の表面及び裏面にＳｉＯ2 等の
酸化膜26、27を形成する。この場合、酸化膜はＨ2とＯ2
をバーニングすることにより得られる１１５０°Ｃのス
チームで６〜８時間処理し、その厚さを２±０．３μｍ
位の厚めの膜厚とする。このように、膜厚を通常より厚
めに形成する理由は後述する絶縁拡散層２４のドライビ
ングを長時間（１２０〜１６０時間）行なうためダイオ
ードの一部を成すＮ型領域に不純物が酸化膜を通して入
っていくのを防止するためである。
【０００８】次に（ｂ）においてボロン等のイオンを打
ち込み拡散させて、バイパス用拡散層24と、バイパスに
は使用しないが工程上拡散層24と同様にできる拡散層28
を形成する。この場合、前もって酸化膜２６、２７には
拡散用の窓５０Ａ、５０Ｂをフォトリソグラフィ法で形
成する。目合わせずれを考慮して下部の窓５０Ｂは上部
の窓５０Ａよりも２０〜３０％大きめに形成する。これ
らの窓を通してボロン等のイオンを拡散する。その拡散
条件は、まずデポジション条件としては１０５０〜１１
５０°Ｃで２０〜４０分とし、シート抵抗値は４〜５Ω
位とする。ドライビング条件としては、窒素雰囲気中で
１２８０°Ｃで、１２０〜１６０時間かけて押し込みを
行なうものとする。尚、拡散層の深さは上下のＰ層の貫
通を完全にするため２００μｍ厚のウエハであれば片側
で１２０μくらい（約２０％）深めに押し込むとよい。
ち込み拡散させて、バイパス用拡散層24と、バイパスに
は使用しないが工程上拡散層24と同様にできる拡散層28
を形成する。この場合、前もって酸化膜２６、２７には
拡散用の窓５０Ａ、５０Ｂをフォトリソグラフィ法で形
成する。目合わせずれを考慮して下部の窓５０Ｂは上部
の窓５０Ａよりも２０〜３０％大きめに形成する。これ
らの窓を通してボロン等のイオンを拡散する。その拡散
条件は、まずデポジション条件としては１０５０〜１１
５０°Ｃで２０〜４０分とし、シート抵抗値は４〜５Ω
位とする。ドライビング条件としては、窒素雰囲気中で
１２８０°Ｃで、１２０〜１６０時間かけて押し込みを
行なうものとする。尚、拡散層の深さは上下のＰ層の貫
通を完全にするため２００μｍ厚のウエハであれば片側
で１２０μくらい（約２０％）深めに押し込むとよい。
【０００９】（ｂ）において、窓５０Ａ、５０Ｂの部分
に酸化膜が薄く残っているが、これはドライビングに伴
って生じたエピタキシャル成長層である。（ｃ）では、
チップ表面の中心部の酸化膜を薄くして、ボロン等のイ
オンを打ち込み、ダイオードのアノードとなるＰ型拡散
層22を形成する。（ｄ）では、表面の酸化膜26のうち、
バイパス用拡散層24とアノード用拡散層22との表面部分
をエッチングで除去し、裏面の酸化膜27は全て除去す
る。
に酸化膜が薄く残っているが、これはドライビングに伴
って生じたエピタキシャル成長層である。（ｃ）では、
チップ表面の中心部の酸化膜を薄くして、ボロン等のイ
オンを打ち込み、ダイオードのアノードとなるＰ型拡散
層22を形成する。（ｄ）では、表面の酸化膜26のうち、
バイパス用拡散層24とアノード用拡散層22との表面部分
をエッチングで除去し、裏面の酸化膜27は全て除去す
る。
【００１０】（ｅ）では、表面及び裏面にアルミニウム
等の金属層を形成する。ここで、アノード２２とバイパ
ス用拡散層２４とを結ぶ配線は、電子ビーム蒸着又はス
パッターで上面全体に層を形成し、その後エッチングで
パターン形成する。配線としてはアルミニウム層だけの
１層構造と、チタン層とアルミニウム層の２層構造のも
のが考えられる。アルミニウム層のエッチングはホット
リン酸溶液に少量の硝酸をいれたものを使用し、８５°
Ｃで行なう。チタン層については２〜３％のＨＦ（フッ
化水素）溶液でエッチングする。裏面の金属層29はエッ
チングを行なわない。
等の金属層を形成する。ここで、アノード２２とバイパ
ス用拡散層２４とを結ぶ配線は、電子ビーム蒸着又はス
パッターで上面全体に層を形成し、その後エッチングで
パターン形成する。配線としてはアルミニウム層だけの
１層構造と、チタン層とアルミニウム層の２層構造のも
のが考えられる。アルミニウム層のエッチングはホット
リン酸溶液に少量の硝酸をいれたものを使用し、８５°
Ｃで行なう。チタン層については２〜３％のＨＦ（フッ
化水素）溶液でエッチングする。裏面の金属層29はエッ
チングを行なわない。
【００１１】（ｆ）では、レーザー光を用いて、裏面の
金属層29を、Ｎ型基板からのカソード用電極21とバイパ
ス用拡散層24を介して裏面に取り出されたアノード用電
極25に分離する。この場合レーザー光を用いて分離する
方法以外の方法として、両面アライナー法で目合わせし
（即ち上面の位置情報を光学系で下方にもたらして上方
の位置と下方の位置とを合わせ）エッチングして溝を形
成する方法やダイシングソーで行なう（即ち上方から作
用させて半導体基板をチップに切断する刃を利用し、こ
れを下方にもたらして溝を形成する）方法等が考えられ
る。
金属層29を、Ｎ型基板からのカソード用電極21とバイパ
ス用拡散層24を介して裏面に取り出されたアノード用電
極25に分離する。この場合レーザー光を用いて分離する
方法以外の方法として、両面アライナー法で目合わせし
（即ち上面の位置情報を光学系で下方にもたらして上方
の位置と下方の位置とを合わせ）エッチングして溝を形
成する方法やダイシングソーで行なう（即ち上方から作
用させて半導体基板をチップに切断する刃を利用し、こ
れを下方にもたらして溝を形成する）方法等が考えられ
る。
【００１２】図３に、本発明を実施したトランジスタ30
の構造を示す。（ａ）はトランジスタチップ30の断面
図、（ｂ）及び（ｃ）はトランジスタチップ30を実装し
た場合の平面図及び正面図である。
の構造を示す。（ａ）はトランジスタチップ30の断面
図、（ｂ）及び（ｃ）はトランジスタチップ30を実装し
た場合の平面図及び正面図である。
【００１３】第１導電型の基板の表面に第２導電型領域
が形成され、さらに前記第２導電型領域内に第１導電型
領域が形成されている。また、前記基板の裏面に第１電
極、第２電極及び第３電極が離間して設けられ、前記第
２導電型領域は前記基板表面上に設けられた導体と前記
基板を貫通する拡散層を介して第２電極に接続され、前
記第２導電型領域内の第１導電型領域は、前記基板表面
上に設けられた導体と前記基板を貫通し基板領域を分離
する拡散層によって分離された第１導電型領域を介して
第３電極と接続している。
が形成され、さらに前記第２導電型領域内に第１導電型
領域が形成されている。また、前記基板の裏面に第１電
極、第２電極及び第３電極が離間して設けられ、前記第
２導電型領域は前記基板表面上に設けられた導体と前記
基板を貫通する拡散層を介して第２電極に接続され、前
記第２導電型領域内の第１導電型領域は、前記基板表面
上に設けられた導体と前記基板を貫通し基板領域を分離
する拡散層によって分離された第１導電型領域を介して
第３電極と接続している。
【００１４】具体的には、同図（ａ）に示すように、ト
ランジスタチップ30の裏面には、ベース電極31、コレク
タ電極32及びエミッタ電極33が形成されている。ベース
電極31は、ベースのＰ型拡散領域34から表面電極35及び
バイパス用拡散層36を介して裏面に取り出されている。
コレクタ電極32は、電極32と接する部分の基板のＮ型拡
散層から取り出されている。エミッタ電極33は、エミッ
タのＮ型拡散層37から表面電極38及び基板のＮ型拡散層
39を介して裏面に取り出されている。43は、コレクタ領
域とリミッタ取り出し用Ｎ型拡散層39を分離するために
設けられたＰ型拡散層である。このトランジスタの製造
も図２に示す方法に準じて行なわれる。
ランジスタチップ30の裏面には、ベース電極31、コレク
タ電極32及びエミッタ電極33が形成されている。ベース
電極31は、ベースのＰ型拡散領域34から表面電極35及び
バイパス用拡散層36を介して裏面に取り出されている。
コレクタ電極32は、電極32と接する部分の基板のＮ型拡
散層から取り出されている。エミッタ電極33は、エミッ
タのＮ型拡散層37から表面電極38及び基板のＮ型拡散層
39を介して裏面に取り出されている。43は、コレクタ領
域とリミッタ取り出し用Ｎ型拡散層39を分離するために
設けられたＰ型拡散層である。このトランジスタの製造
も図２に示す方法に準じて行なわれる。
【００１５】このようなトランジスタチップ30を実装す
る場合、（ｂ）及び（ｃ）に示すように、リードフレー
ム40、41及び42に裏面の電極31、32及び33をそれぞれ接
続すればよい。前記第１電極、第２電極及び第３電極
を、リードフレームに接続するのである。
る場合、（ｂ）及び（ｃ）に示すように、リードフレー
ム40、41及び42に裏面の電極31、32及び33をそれぞれ接
続すればよい。前記第１電極、第２電極及び第３電極
を、リードフレームに接続するのである。
【００１６】図２に示したような方法で製造されたダイ
オードは、図１のように実装され、樹脂でモールドされ
る。このようなワイヤーボンディングによらない実装で
は、ワイヤーのループ分の距離Ａと高さｈ（図４）が不
要となるが、これにより、ダイオードの場合、パッケー
ジの一辺と高さがそれぞれ約１／２に小さくできた。体
積比では約１／４になり、大幅な小型化が図れる。図３
のトランジスタについても同様に大幅な小型化が図れ
る。
オードは、図１のように実装され、樹脂でモールドされ
る。このようなワイヤーボンディングによらない実装で
は、ワイヤーのループ分の距離Ａと高さｈ（図４）が不
要となるが、これにより、ダイオードの場合、パッケー
ジの一辺と高さがそれぞれ約１／２に小さくできた。体
積比では約１／４になり、大幅な小型化が図れる。図３
のトランジスタについても同様に大幅な小型化が図れ
る。
【００１７】尚、本実施例では、ダイオードとトランジ
スタで説明したが、ＩＣ等においても、バイパス用の電
極や拡散層を使用することにより、チップ内の電極の位
置を変えることができる。
スタで説明したが、ＩＣ等においても、バイパス用の電
極や拡散層を使用することにより、チップ内の電極の位
置を変えることができる。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
表面と裏面双方に電極を有している半導体装置におい
て、表面電極を裏面側から取り出すことができるように
なる。従って、ワイヤーを使用せずに、リードフレーム
上に半導体装置を載置するだけで実装が行なえる。ワイ
ヤーボンディングによらない実装のため、ワイヤーのル
ープ分の高さやリードフレーム間の距離が不要となり、
大幅な小型軽量化が可能となる。
表面と裏面双方に電極を有している半導体装置におい
て、表面電極を裏面側から取り出すことができるように
なる。従って、ワイヤーを使用せずに、リードフレーム
上に半導体装置を載置するだけで実装が行なえる。ワイ
ヤーボンディングによらない実装のため、ワイヤーのル
ープ分の高さやリードフレーム間の距離が不要となり、
大幅な小型軽量化が可能となる。
【図１】 本発明を実施したダイオードの構造と実装方
法を示す図。
法を示す図。
【図２】 本発明を実施したダイオードの製造方法を示
す図。
す図。
【図３】 本発明を実施したトランジスタの構造と実装
方法を示す図。
方法を示す図。
【図４】 従来のダイオードの構造と実装方法を示す
図。
図。
10、20 ダイオードチップ 11 裏面電極 12 表面電極 13、14、40、41、42 リードフレーム 15 ワイヤー 21、23、25、35、38 電極 22 アノード用拡散層 24、36 バイパス用拡散層 26、27 酸化膜 28 拡散層 29 金属層 30 トランジスタチップ 31 ベース電極 32 コレクタ電極 33 エミッタ電極 34 ベース拡散領域 37 エミッタ拡散領域 39 Ｎ型拡散層 43 Ｐ型拡散層
Claims (2)
- 【請求項１】 半導体基板表面に形成された半導体導電
領域を、前記基板上に設けられた導体と前記基板を貫通
する拡散層とを介して前記基板裏面に設けられた電極に
接続してなることを特徴とする半導体装置。 - 【請求項２】 半導体基板表面に形成された半導体導電
領域を、前記基板上に設けられた導体と前記基板を貫通
する拡散層とを介して前記基板裏面に設けられた電極に
接続し、前記基板裏面に設けられた電極をそれぞれ所定
のリードフレームにボンディングしてなることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4108190A JPH05304190A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4108190A JPH05304190A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304190A true JPH05304190A (ja) | 1993-11-16 |
Family
ID=14478291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4108190A Pending JPH05304190A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304190A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003258194A (ja) * | 2002-02-27 | 2003-09-12 | Sanyo Electric Co Ltd | 半導体回路収納装置 |
| JP2007329498A (ja) * | 2007-08-09 | 2007-12-20 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
| JP2009094540A (ja) * | 2001-08-24 | 2009-04-30 | Schott Ag | コンタクトを形成するための方法およびプリント回路パッケージ |
-
1992
- 1992-04-28 JP JP4108190A patent/JPH05304190A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009094540A (ja) * | 2001-08-24 | 2009-04-30 | Schott Ag | コンタクトを形成するための方法およびプリント回路パッケージ |
| US8349707B2 (en) | 2001-08-24 | 2013-01-08 | Wafer-Level Packaging Portfolio Llc | Process for making contact with and housing integrated circuits |
| JP2003258194A (ja) * | 2002-02-27 | 2003-09-12 | Sanyo Electric Co Ltd | 半導体回路収納装置 |
| JP4646480B2 (ja) * | 2002-02-27 | 2011-03-09 | 三洋電機株式会社 | 半導体回路収納装置 |
| JP2007329498A (ja) * | 2007-08-09 | 2007-12-20 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
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