JP4646480B2 - 半導体回路収納装置 - Google Patents

半導体回路収納装置 Download PDF

Info

Publication number
JP4646480B2
JP4646480B2 JP2002050941A JP2002050941A JP4646480B2 JP 4646480 B2 JP4646480 B2 JP 4646480B2 JP 2002050941 A JP2002050941 A JP 2002050941A JP 2002050941 A JP2002050941 A JP 2002050941A JP 4646480 B2 JP4646480 B2 JP 4646480B2
Authority
JP
Japan
Prior art keywords
pin terminal
circuit
frame
sbd
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002050941A
Other languages
English (en)
Other versions
JP2003258194A (ja
Inventor
詔 有山
弘樹 江藤
隆史 秋庭
慎 及川
健一 保坂
雅也 齋藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2002050941A priority Critical patent/JP4646480B2/ja
Publication of JP2003258194A publication Critical patent/JP2003258194A/ja
Application granted granted Critical
Publication of JP4646480B2 publication Critical patent/JP4646480B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明はパッケージに設けられられたピン端子を使用する回路によって、最適に配置することができるようにした半導体回路収納装置に関する。
【０００２】
【従来の技術】
パッケージに設けられたピン端子は金型を共通にしコストを低下させる等の理由で内蔵される回路に関係がなく配置が定められている。特に５ピン端子タイプのパッケージに、ＭＯＳＦＥＴとＳＢＤ（ショットキー バリア ダイオード）とを用いた複合回路を内蔵する場合において、使用される回路に無関係にピン端子の配置が同一であると、前記回路間の配線が複雑になる。
【０００３】
図５は従来の半導体回路収納装置に用いられパッケージの平面図である。パッケージ１にはアノードピン端子Ａ、ソースピン端子Ｓ、ゲートピン端子Ｇ、カソードピン端子Ｃ及びドレインピン端子Ｄが設けられている。これらアノードピン端子Ａ、ソースピン端子Ｓ、ゲートピン端子Ｇ、カソードピン端子Ｃ及びドレインピン端子Ｄの配置は固定されている。
【０００４】
また前記パッケージ１の内部にはＳＢＤを使用したＳＢＤ回路２ａ（２ｂ）が設けられたＳＢＤフレ−ム３とＦＥＴを使用したＦＥＴ回路４ａ（４ｂ）が設けられたＦＥＴフレーム５が取り付けられている。
【０００５】
図３はＦＥＴとＳＢＤを用いたダウンコンバータ回路である。電池または商用電源を整流して得られた直流電源７にはＰチャンネルのＭＯＳＦＥＴ８のソース電極Ｓが接続される。前記ＭＯＳＦＥＴ８のドレイン電極Ｄはインダクタンス１１を介してチューナー等の負荷回路１２が接続されている。
【０００６】
前記ＭＯＳＦＥＴ８のドレイン電極ＤにはＮチャンネルＭＯＳＦＥＴ９のドレイン電極Ｄが接続されている。そして前記ＮチャンネルＭＯＳＦＥＴ９のドレイン電極ＤにはＳＢＤ１０のカソード電極Ｃが接続されている。
【０００７】
ダウンコーバータ回路は上述する構成をなしており、前記ＭＯＳＦＥＴ８及びＭＯＳＦＥＴ９はゲート電極Ｇに加わる制御信号に制御され、直流電源１の電圧、例えば１０ＶはＳＢＤ１０、インダクタンス１１及びコンデンサ１３の動作と相俟って５Ｖに低下されて負荷回路１１に供給される。前記ＳＢＤ１０を含むＳＢＤ回路２ａはＳＢＤフレ−ム３に載せられ、ＭＯＳＦＥＴ８、９を含むＭＯＳＦＥＴ回路４ａはＦＥＴフレーム５に載せられる。
【０００８】
図４はＦＥＴとＳＢＤを用いたアップコンバータ回路である。前述と同様に電池または商用電源を整流して得られた直流電源１４にはインダクタンス１５の一端が接続されている。そして前記インダクタンス１５の他端はＳＢＤ１６のアノード電極Ａに接続され、またＳＢＤ１６のカソード電極は負荷回路１８に接続されている。アップコーバータ回路は上述する構成をなしており、ＭＯＳＦＥＴ１７はゲート電極Ｇに加わる制御信号に制御され、直流電源１４の電圧、例えば５Ｖはインダクタンス１５、ＳＢＤ１６及びコンデンサ１９の動作の相俟って１０Ｖに昇圧されて負荷回路１８に供給される。前記ＳＢＤ１６を含むＳＢＤ回路２ｂはＳＢＤフレ−ム３に載せられ、ＭＯＳＦＥＴ１４を含むＭＯＳＦＥＴ回路４ｂはＦＥＴフレーム５に載せられる。
【０００９】
【発明が解決しようとする課題】
前述したように、パッケージに設けられたピン端子は内蔵される半導体回路に関係がなく固定されている。
【００１０】
図５に示すようなピン端子配置のパッケージである場合、ダウンコンバータ回路のＳＢＤ回路２ａはＳＢＤフレ−ム３に載せられ、ＭＯＳＦＥＴ８、９を含むＭＯＳＦＥＴ回路４ａはＦＥＴフレーム５に載せられる。そしてＳＢＤ１０のカソード端子Ｃはカソードピン端子Ｃに接続され、またアノード端子Ａはアノードピン端子Ａに接続される。同様にＭＯＳＦＥＴ８、９のドレイン端子Ｄはドレインピン端子Ｄに接続され、そしてＭＯＳＦＥＴ８、９のゲート電極Ｇはゲートピン端子Ｇに夫々接続される。さらに前記ＭＯＳＦＥＴ８、９のドレイン電極とＳＢＤ１０のカソード電極は内部配線されるが、前記カソードピン端子Ｃとドレインピン端子Ｄは同じ側に近接して設けられているので、簡単に接続できる。
【００１１】
同様に、アップコンバータ回路のＳＢＤ回路２ｂはＳＢＤフレ−ム３に載せられ、ＭＯＳＦＥＴ１７を含むＭＯＳＦＥＴ回路４ｂはＦＥＴフレーム５に載せられる。そしてＳＢＤ１６のカソード端子Ｃはカソードピン端子Ｃに接続され、またアノード端子Ａはアノードピン端子Ａに接続される。同様にＭＯＳＦＥＴ１７のドレイン端子Ｄはドレインピン端子Ｄに接続され、そしてＭＯＳＦＥＴ１７のゲート電極Ｇはゲートピン端子Ｇに夫々接続される。さらに前記ＭＯＳＦＥＴ１７のドレイン電極とＳＢＤ１６のアノード電極は内部配線されるが、前記ドレインピン端子Ｄとアノードピン端子Ａは反対側に設けられている。従って接続するリード線をフレームの下側を通す等する必要があったので、配線が複雑になった。
【００１２】
【課題を解決するための手段】
本発明は内蔵される回路に応じてピン端子の配置を変更できるようにしたもので、パッケージ内に設けられ異なる回路が載置される２以上のフレームと、前記パッケージに設けられた複数のピン端子とよりなり、前記フレームの向きあるいは配置を変更することにより、前記ピン端子の配置をフレームに載置される回路が内部配線するのに好適になるように変更できる半導体回路収納装置を提供する。
【００１３】
又本発明は前記フレームがＳＢＤ回路を載置するＳＢＤフレームと、ＭＯＳＦＥＴ回路を載置するＦＥＴフレームとであり、前記ピン端子がアノードピン端子Ａ、カソードピン端子Ｃ、ソースピン端子Ｓ、ゲートピン端子Ｇ及びドレインピン端子Ｄとであり、前記ＦＥＴフレーム又はＳＢＤフレームに夫々載置されるＳＢＤ回路及びＦＥＴ回路に応じて、これらＳＢＤフレーム又はＦＥＴフレームの向き又は配置を変更し、前記アノードピン端子Ａ、カソードピン端子Ｃ、ソースピン端子Ｓ、ゲートピン端子Ｇ及びドレインピン端子Ｄの配置を前記ＳＢＤ回路とＦＥＴ回路とを内部配線するに好適に変更する半導体回路収納装置を提供する。
【００１４】
さらに本発明は前記ＳＢＤ回路及びＦＥＴ回路はダウンコンバータ回路とアップコンバータ回路であり、ダウンコンバータ回路のとき、パッケージの一方側に前記アノードピン端子Ａ、ソースピン端子Ｓ及びゲートピン端子Ｇの順に配置し、反対側にカソードピン端子Ｇ及びドレインピン端子Ｄを配置し、アップコンバータ回路のとき前記ＳＢＤフレームの向きを反転し、パッケージの一方側に前記カソードピン端子Ｃ、ソースピン端子Ｓ及びゲートピン端子Ｇの順に配置し、反対側にアノードピン端子Ａ及びドレインピン端子Ｄを配置した半導体回路収納装置を提供する。
【００１５】
【発明の実施の形態】
本発明の半導体回路収納装置を図１から図４に従って説明する。
【００１６】
図１は本発明の半導体回路収納装置の平面図で、パッケージ２０にはＳＢＤフレーム２１及びＦＥＴフレーム２２が取り付けられている。前記ＳＢＤフレーム２１にはダウンコンバータ回路のＳＢＤ回路２ａが載置され、ＦＥＴフレーム２２にはＦＥＴ回路４ａが載置される。
【００１７】
前記パッケージ１の一方側にはアノードピン端子Ａ、ソースピン端子Ｓ及びゲートピン端子Ｇの順に配置されている。又前記パッケージ１の他側にはカソードピン端子Ｃ及びドレインピン端子Ｄが配置されている。
【００１８】
図３は前述したダウンコンバータ回路である。電池または商用電源を整流して得られた直流電源７にはＰチャンネルのＭＯＳＦＥＴ８のソース電極Ｓが接続される。前記ＭＯＳＦＥＴ８のドレイン電極Ｄはインダクタンス１１を介してチューナー等の負荷回路１２が接続されている。
【００１９】
前記ＭＯＳＦＥＴ８のドレイン電極ＤにはＮチャンネルＭＯＳＦＥＴ９のドレイン電極Ｄが接続されている。そして前記ＮチャンネルＭＯＳＦＥＴ９のドレイン電極ＤにはＳＢＤ１０のカソード電極Ｃが接続されている。
【００２０】
前記ＳＢＤ回路２ａはＳＢＤフレ−ム３に載せられ、ＭＯＳＦＥＴ回路はＦＥＴフレーム５に載せられる。そして前記ＳＢＤ回路２ａのカソード端子Ｃはカソードピン端子Ｃに接続され、またアノード端子Ａはアノードピン端子Ａに接続される。同様にＭＯＳＦＥＴ８、９のドレイン端子Ｄはドレインピン端子Ｄに接続され、そしてＭＯＳＦＥＴ８、９のゲート電極Ｇはゲートピン端子Ｇに夫々接続される。さらに前記ＭＯＳＦＥＴ８、９のドレイン電極とＳＢＤ１０のカソード電極は内部配線されるが、前記カソードピン端子Ｃとドレインピン端子Ｄは同じ側に近接して設けられているので、簡単に接続できる。
【００２１】
前記ＭＯＳＦＥＴ８及びＭＯＳＦＥＴ９はゲート電極Ｇに加わる制御信号に制御され、直流電源１の電圧、例えば１０ＶはＳＢＤ１０、インダクタンス１１及びコンデンサ１３の動作と相俟って５Ｖの低下されて負荷回路１１に供給される。
【００２２】
図２は本発明の半導体回路収納装置の他の使用例を示めす平面図で、パッケージ２０にはＳＢＤフレーム２３及びＦＥＴフレーム２４が取り付けられている。前記ＳＢＤフレーム２３にはアップコンバータ回路のＳＢＤ回路２ｂが載置され、ＦＥＴフレーム２４にはＦＥＴ回路４ｂが載置される。
【００２３】
前記パッケージ２０にはＳＢＤフレーム２３をＳＢＤフレーム２１とは逆向きにし、一方の側にカノードピン端子Ｃ、ソースピン端子Ｓ及びゲートピン端子Ｇの順に配置されている。又前記パッケージ２０の他側にはアノードピン端子Ｃ及びドレインピン端子Ｄが配置されている。
【００２４】
図４は前記アップコンバータ回路で、電池または商用電源を整流して得られた直流電源１４にはインダクタンス１５の一端が接続されている。そして前記インダクタンス１５の他端はＳＢＤ１６のアノード電極Ａに接続され、またＳＢＤ１６のカソード電極は負荷回路１８に接続されている。前記ＳＢＤ１６を含むＳＢＤ回路２はＳＢＤフレ−ム３に載せられ、ＭＯＳＦＥＴ１４を含むＭＯＳＦＥＴ回路４はＦＥＴフレーム５に載置される。
【００２５】
アップコンバータ回路のＳＢＤ回路２ｂはＳＢＤフレ−ム３に載置され、ＭＯＳＦＥＴ１７を含むＭＯＳＦＥＴ回路４ｂはＦＥＴフレーム５に載置される。そしてＳＢＤ１６のカソード端子Ｃはカソードピン端子Ｃに接続され、またアノード端子Ａはアノードピン端子Ａに接続される。同様にＭＯＳＦＥＴ１７のドレイン端子Ｄはドレインピン端子Ｄに接続され、そしてＭＯＳＦＥＴ１７のゲート電極Ｇはゲートピン端子Ｇに夫々接続される。さらに前記ＭＯＳＦＥＴ１７のドレイン電極とＳＢＤ１６のアノード電極は内部配線されるが、前記ドレインピン端子Ｄとアノードピン端子Ａは同じ側に設けられている。従って前述と同様にアノード電極とドレイン電極とを簡単に接続できる。
【００２６】
アップコーバータ回路は上述する構成をなしており、ＭＯＳＦＥＴ１７はゲート電極Ｇに加わる制御信号に制御され、直流電源１４の電圧、例えば５Ｖはインダクタンス１５、ＳＢＤ１６及びコンデンサ１９の動作の相俟って１０Ｖに昇圧されて負荷回路１８に供給される。
【００２７】
【発明の効果】
本発明の半導体回路収納装置は内蔵される回路に応じてピン端子の配置を変更できるようにしたもので、フレームに載置される如何なる回路でも部品端子間を容易に内部配線にできる。また前記内部配線する端子間の距離が短くできるため、配線抵抗も低減できる。
【図面の簡単な説明】
【図１】本発明の半導体回路収納装置の平面図である。
【図２】本発明の半導体回路収納装置の他の使用例を示めす平面図である。
【図３】本発明及び従来の半導体回路収納装置に用いられたダウンコンバータ回路の回路図である。
【図４】本発明及び従来の半導体回路収納装置に用いられたアップコンバータ回路の回路図である。
【図５】従来の半導体回路収納装置の平面図である。
【符号の説明】
２ａ ＳＢＤ回路
２ｂ ＳＢＤ回路
４ａ ＦＥＴ回路
４ｂ ＦＥＴ回路
２０ パッケージ
２１ ＳＢＤフレーム
２２ ＦＥＴフレーム
２３ ＳＢＤフレーム
２４ ＦＥＴフレーム

Claims (2)

  1. 表面にアノード電極を備え、裏面にカソード電極を備えたＳＢＤ回路と、
    表面にソース電極およびゲート電極を備え、裏面にドレイン電極を備えたＭＯＳＦＥＴ回路と、
    前記ＳＢＤ回路が載せられ前記カソード電極と電気的に接続された第１のフレームと、
    前記ＭＯＳＦＥＴ回路が載せられ前記ドレイン電極と電気的に接続された第２のフレームと、を備え、
    前記第１のフレームおよび前記第２のフレームは、同一のパッケージ内に取り付けられ、
    前記パッケージには、前記アノード電極と電気的に接続されたアノードピン端子、前記ソース電極と電気的に接続されたソースピン端子、前記ゲート電極と電気的に接続されたゲートピン端子、前記第１のフレームの一部からなるカソードピン端子、および前記第２のフレームの一部からなるドレインピン端子が設けられ、
    少なくとも、前記アノードピン端子と前記ドレインピン端子、または前記ソースピン端子と前記カソードピン端子が、電気的に接続されており、
    前記第１のフレームと前記第２のフレームとは、逆向きに配置されており、
    前記パッケージの一方側には、前記カソード端子、前記ソースピン端子および前記ゲートピン端子が時計回りでこの順に配置され、
    前記パッケージの前記一方側の反対側には、前記アノード端子および前記ドレイン端子が同じく時計回りでこの順に配置されていることを特徴とする半導体回路収納装置。
  2. 前記ＳＢＤ回路および前記ＭＯＳＦＥＴ回路は、アップコンバータ回路を構成し、
    前記アノードピン端子と前記ドレイン端子とは隣接していることを特徴とする請求項１記載の半導体回路収納装置。
JP2002050941A 2002-02-27 2002-02-27 半導体回路収納装置 Expired - Fee Related JP4646480B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002050941A JP4646480B2 (ja) 2002-02-27 2002-02-27 半導体回路収納装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002050941A JP4646480B2 (ja) 2002-02-27 2002-02-27 半導体回路収納装置

Publications (2)

Publication Number Publication Date
JP2003258194A JP2003258194A (ja) 2003-09-12
JP4646480B2 true JP4646480B2 (ja) 2011-03-09

Family

ID=28663040

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002050941A Expired - Fee Related JP4646480B2 (ja) 2002-02-27 2002-02-27 半導体回路収納装置

Country Status (1)

Country Link
JP (1) JP4646480B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100359686C (zh) * 2004-11-30 2008-01-02 万代半导体元件（上海）有限公司 金属氧化物半导体场效应晶体管和肖特基二极管结合的瘦小外形封装
JP2007294669A (ja) * 2006-04-25 2007-11-08 Matsushita Electric Ind Co Ltd 半導体装置
JP2009110981A (ja) * 2007-10-26 2009-05-21 Mitsubishi Electric Corp 半導体モジュール
JP5539134B2 (ja) * 2010-09-16 2014-07-02 三菱電機株式会社 半導体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05304190A (ja) * 1992-04-28 1993-11-16 Rohm Co Ltd 半導体装置
JPH08205528A (ja) * 1995-01-26 1996-08-09 Nec Kansai Ltd 昇降圧型スイッチング電源
JPH1023749A (ja) * 1996-07-03 1998-01-23 Fuji Electric Co Ltd スイッチング電源装置
JP2000235997A (ja) * 1999-02-15 2000-08-29 Matsushita Electronics Industry Corp 半導体装置
WO2001003184A1 (en) * 1999-07-02 2001-01-11 Rohm Co., Ltd. Electronic part
JP2001127100A (ja) * 1999-10-26 2001-05-11 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP2001196518A (ja) * 1999-10-28 2001-07-19 Rohm Co Ltd 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05304190A (ja) * 1992-04-28 1993-11-16 Rohm Co Ltd 半導体装置
JPH08205528A (ja) * 1995-01-26 1996-08-09 Nec Kansai Ltd 昇降圧型スイッチング電源
JPH1023749A (ja) * 1996-07-03 1998-01-23 Fuji Electric Co Ltd スイッチング電源装置
JP2000235997A (ja) * 1999-02-15 2000-08-29 Matsushita Electronics Industry Corp 半導体装置
WO2001003184A1 (en) * 1999-07-02 2001-01-11 Rohm Co., Ltd. Electronic part
JP2001127100A (ja) * 1999-10-26 2001-05-11 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP2001196518A (ja) * 1999-10-28 2001-07-19 Rohm Co Ltd 半導体装置

Also Published As

Publication number Publication date
JP2003258194A (ja) 2003-09-12

Similar Documents

Publication Publication Date Title
US7687885B2 (en) Semiconductor device with reduced parasitic inductance
US6603291B2 (en) Integrated FET and driver for use in a synchronous dc-dc conversion circuit
JP2896126B2 (ja) 半導体デバイスおよび表面実装パッケージ
US8203380B2 (en) Semiconductor device
US9601418B2 (en) Stacked half-bridge package
US6919643B2 (en) Multi-chip module semiconductor devices
US20100090668A1 (en) Stacked Field Effect Transistor Configurations
TW200913220A (en) High efficiency module
US6552390B2 (en) Semiconductor device
US7902646B2 (en) Multiphase synchronous buck converter
JP5191689B2 (ja) 半導体装置
US20040227163A1 (en) Semiconductor device
JP4646480B2 (ja) 半導体回路収納装置
JP4709349B2 (ja) 半導体ダイハウジング装置
US20020096779A1 (en) Half-bridge circuit
US6838830B2 (en) Half-bridge
US20040075169A1 (en) Semiconductor integrated circuit
US6963140B2 (en) Transistor having multiple gate pads
JP3583382B2 (ja) 半導体ダイの実装構造
JP2007294669A (ja) 半導体装置
JP5118402B2 (ja) スイッチング電源
JP2010135612A (ja) 半導体装置及び直流電圧変換装置
JPS6384070A (ja) 電界効果型半導体装置
JPH01144662A (ja) 複合半導体
JP2016165017A (ja) 高効率モジュール

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050214

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050615

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20051226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071120

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080110

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080902

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081029

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20081111

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20090515

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100826

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101207

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131217

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4646480

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131217

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131217

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131217

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131217

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131217

Year of fee payment: 3

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131217

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131217

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees