JP3583382B2 - 半導体ダイの実装構造 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、より詳細には、大きさや接合パターンが異なる複数のダイが共通のダイパッドに固定され、もう１つのダイがもう１つのダイパッドに固定され、それらの全てが共通のパッケージまたはハウジング内に配置された新規な装置に関する。
【０００２】
【従来の技術】
多数の電気回路、例えば、ＤＣ−ＤＣコンバータ、同期コンバータ、および、それに類するものは、ＭＯＳＦＥＴやショットキーダイオードのような多くの半導体部品を要する。これらの回路は、しばしば、携帯用電子装置において使用される。部品は、一般的に、別々に格納され、支持基板に個々に実装されなければならない。別々に格納された部品は、支持基板において広い領域を占有する。さらに、各々の部品は熱を発生し、もし、マイクロプロセッサのような他の部品が近くにあれば、そのマイクロプロセッサの動作を妨害する。
【０００３】
図１には、時にステップダウンコンバータとして知られる従来のバック（ｂｕｃｋ）コンバータ回路が示されている。それは、一般的に、携帯用電子装置またはそれに類するものの回路基板上の集積回路およびプロセッサに供給される電圧を減じるために使用される。例えば、その回路は、集積回路または他の負荷（図示されない）を駆動させる目的で、１２ボルトの直流入力電圧を５ボルトの直流電圧（場合によって、３．３ボルトまたは１．５ボルトの直流電圧）に減じるために使用できる。
【０００４】
図１の回路は周知であり、適当な制御回路１１の制御の下でスイッチング作用するＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属酸化膜半導体電界効果トランジスタ）１０を使用する。その制御回路１１は、ＭＯＳＦＥＴのゲートＧに接続される。ショットキーダイオード１２は、ＭＯＳＦＥＴ１０のドレインＤに接続される。ショットキーダイオード１２は、ＭＯＳＦＥＴ１０がオフされたときにインダクタ１３やコンデンサ１４に対して出力電流の再循環を可能にするために使用される。ＭＯＳＦＥＴ１０は、大抵、パルス周波数変調制御で動作する。
【０００５】
米国特許第５８１４８８４号は、支持基板の領域、部品数、および、費用を削減するために、ＭＯＳＦＥＴとショットキーダイオードが共通のダイパッドに実装されたパッケージを開示する。
【０００６】
【発明が解決しようとする課題】
複数の半導体装置に必要とされる支持基板の領域を減じること、および、そのような電力コンバータや高密度用途の他の電力サブシステムにおいて部品数とアセンブリ費用とを減じることが望まれる。
【０００７】
【課題を解決するための手段】
本発明に係る第１の半導体装置は、少なくとも第１、第２および第３の半導体ダイと、前記の第１および第２の半導体ダイが配置される第１のダイパッド領域と前記の第３の半導体ダイが配置される別の第２のダイパッド領域とを備えた導電性リードフレームと、前記の第１のダイパッド領域の一端に統合され、かつ、その一端から引き出される複数の第１ピンと、前記の第２のダイパッド領域の一端に統合され、かつ、その一端から引き出される複数の第２ピンと、互いに分離され、かつ、前記の第１および第２のダイパッド領域から分離される複数の第３ピンと、前記の第１の半導体ダイにおける一方の表面を前記の第３ピンのうち少なくとも１つのピンに接続する複数の第１ボンディングワイヤと、前記の第３の半導体ダイにおける一方の表面を前記の第３ピンのうち少なくとも１つのピン、または、前記の第１のダイパッド領域に接続する複数の第２ボンディングワイヤと、前記のリードフレーム、前記の第１、第２および第３の半導体ダイ、並びに、前記の第１および第２ボンディングワイヤを覆うハウジングとを備える。前記の第１、第２および第３の半導体ダイは、それぞれ、向かい合う上部表面と底部表面とを有し、その上部表面および底部表面は、それぞれ、上部パワー電極および底部パワー電極を有する。また、前記の第１、第２および第３ピンは、外部接続のために、前記のハウジングの周囲から引き出される。前記の第１の半導体ダイと前記の第２の半導体ダイが、並列に接続されるように、前記の第１の半導体ダイの前記の底部パワー電極が、前記の第１のダイパッド領域に電気的に接続され、前記の第２の半導体ダイの前記の底部パワー電極が、前記の第１のダイパッド領域に電気的に接続され、かつ前記の第１の半導体ダイの前記の上部パワー電極が、前記の第２の半導体ダイの前記の上部パワー電極に電気的に接続される。
【０００８】
前記のハウジングと前記の第１、第２および第３ピンは、ＳＯ−８パッケージ基準に従うものであってよい。前記の第１および第２ピンは、前記のハウジングの一方の共通エッジに沿って配置されてもよい。好ましくは、そのハウジングの向かい合う他方の共通エッジに沿って、第３ピンが配置されてもよい。
【０００９】
好ましくは、前記の第１および第３の半導体ダイは、各々、ソース電極、ドレイン電極、および、ゲート電極を備えたＭＯＳＦＥＴダイである。前記の第１のダイパッド領域に接触する第１の半導体ダイの表面と前記の第２のダイパッド領域に接触する第３の半導体ダイの表面はドレイン電極である。第１の半導体ダイのゲート電極、第３の半導体ダイのゲート電極、および、第１の半導体ダイのソース電極は、各々、前記の第３ピンのうち１つのピンに接続される。
【００１０】
好ましくは、前記の第２の半導体ダイは、ショットキーダイオードダイである。前記の第２の半導体ダイにおける一方の表面は、前記のショットキーダイオードダイのカソード電極を備え、前記の第２の半導体ダイにおける他方の表面は、アノード電極を備える。前記のショットキーダイオードダイのカソード電極は、前記の第１の半導体ダイのドレイン電極、および、前記の第１ピンに電気的に接続されるように前記の第１のダイパッド領域に結合される。好ましくは、前記のショットキーダイオードダイのアノード電極は、ボンディングワイヤを介して、前記の第１の半導体ダイのソース電極に結合される。
【００１１】
好ましくは、前記の第３ピンにおける各々のピンは、他のピンおよび各々のダイパッド領域と同一平面上にある拡張されたボンディングパッド領域を有する。
【００１３】
本発明に係る第２の半導体装置は、ドレイン電極、ソース電極、および、ゲート電極を備えた向かい合う表面をもつ第１および第２のＭＯＳＦＥＴダイと、アノード電極およびカソード電極を備えた向かい合う表面をもつショットキーダイオードダイと、前記の第１のＭＯＳＦＥＴダイと前記のショットキーダイオードダイが配置される第１のダイパッド領域と前記の第２のＭＯＳＦＥＴダイが配置される別の第２のダイパッド領域とを備えた導電性リードフレームと、前記の第１のダイパッド領域の一端に統合され、その一端から引き出される複数の第１ピンと、前記の第２のダイパッド領域の一端に統合され、その一端から引き出される複数の第２ピンと、互いに分離され、かつ、第１および第２のダイパッド領域から分離される複数の第３ピンと、前記の第１のＭＯＳＦＥＴダイのソース電極を前記の第３ピンのうち少なくとも１つに接続する複数の第１ボンディングワイヤと、前記の第２のＭＯＳＦＥＴダイのソース電極を前記の第３ピンのうち別の１つ、または、前記の第１のダイパッド領域に接続する複数の第２ボンディングワイヤと、前記のリードフレーム、前記のＭＯＳＦＥＴダイおよびショットキーダイオードダイ、前記のボンディングワイヤを覆うハウジングとを備える。また、前記の第１のＭＯＳＦＥＴダイとショットキーダイオードダイは、前記の第１のＭＯＳＦＥＴダイのドレイン電極と前記のショットキーダイオードダイのカソード電極が前記第１のダイパッド領域に電気的に結合されるように、前記第１のダイパッド領域に配置される。また、前記の第２のＭＯＳＦＥＴダイは、前記の第２のＭＯＳＦＥＴダイのドレイン電極が前記の第２のダイパッド領域に電気的に結合されるように、前記の第２のダイパッド領域に配置される。さらに、前記の第１、第２および第３ピンは、外部接続のために、前記ハウジングの周囲から引き出される。
【００１４】
好ましくは、前記のショットキーダイオードダイのアノード電極は、ボンディングワイヤを介して、前記の第１のＭＯＳＦＥＴダイのソース電極に結合される。
【００１５】
好ましくは、前記のハウジング、並びに、前記の第１、第２および第３ピンは、ＳＯ−８パッケージ基準に従う。
【００１６】
好ましくは、前記の第１および第２ピンは、前記のハウジングの一方の共通エッジに沿って配置される。
【００１７】
好ましくは、前記の第３ピンは、前記のハウジングの向かい合う他方の共通エッジに沿って配置される。
【００１８】
好ましくは、前記の第３ピンにおける各々のピンは、他のピンおよび各々のダイパッド領域と同一平面上にある拡張されたボンディングパッド領域を有する。
【００２０】
ダイ間の電力接続は、ピンの出力よりもむしろハウジングの内部でなされ、雑音を減じ、基板実装を簡単にする。
【００２１】
【発明の実施の形態】
以下に、添付の図面を参照して、本発明による実施の形態を説明する。
図２は、スイッチング素子または制御素子としてＮチャネルＭＯＳＦＥＴ２０を使用する同期バックコンバータ回路である。この回路は、「同期整流」のために、図１のダイオード１２に代わって、並列接続されたＮチャネルＭＯＳＦＥＴ２１とショットキーダイオード２２を使用する。ＭＯＳＦＥＴ２１は、制御ＦＥＴ２０がオフされる間にオンされる。
【００２２】
本発明によると、ＭＯＳＦＥＴ２０、ＭＯＳＦＥＴ２１、および、ショットキーダイオード２２は、図２において点線ブロック２３で示されるように、共通のハウジング内に共に実装されるダイである。この回路は、図１のダイオード１２の順方向電圧降下による損失を防ぐために有効である。また、この回路は、ショットキーダイオード２２が縦伝導ＭＯＳＦＥＴ２１固有のボディダイオード（図示されない）よりも低い順方向電圧でオンされるので、ボディダイオードの影響を排除する。
【００２３】
図２のＭＯＳＦＥＴ２０およびＭＯＳＦＥＴ２１は、インターナショナルレクティファイアー社から販売されている３０Ｖ、３５ミリオームのダイであってよい。代わりに、ダイ２０およびダイ２１は、各々、０．１０２インチ×０．０７０インチ×０．００８インチ、および、０．０７１インチ×０．０７０インチ×０．００８インチの大きさを有するＩＲＦＣ社の７３ＸＸＢ型 ＭＯＳＦＥＴであってもよい。ショットキーダイオード２２は、０．０２１インチ×０．０５０インチ×０．０１０インチの大きさを有する５ＳＫＭＸＸＸ型であってもよい。
【００２４】
ハウジング２３は、図３および図４に示される既知のＳＯ−８型パッケージの形式をとってもよい。従って、図３は、プラスチック絶縁体ハウジング３０から引き出される８つのインラインピン（ピン１からピン８：図４）を備えたＳＯ−８表面実装ハウジングを示す。図４で示されるように、ＭＯＳＦＥＴダイ２０、ＭＯＳＦＥＴダイ２１、および、ショットキーダイオード２２は、共通のパッケージ３０（後に述べられる）に実装され、図２または他の回路構成等について、それらの外部接続を可能にするように相互接続される。しかし、好ましくは、回路インダクタンスを減ずるために、できるだけ内部接続がなされる。従って、図６に示されるように、多くの電力接続がパッケージ３０内でなされる。
【００２５】
図４において、ＭＯＳＦＥＴ２１のドレインとショットキーダイオードのカソードは互いに接続され、かつ、後に述べられるように、共通リードフレームセクションのピン７およびピン８に接続される。ＭＯＳＦＥＴ２１のソースおよびゲートは、各々、ワイヤボンドによって、分離されたピン１およびピン２に接続される。ショットキーダイオード２２のアノードは、ワイヤボンドによって、ＭＯＳＦＥＴ２１のソースに接続される。
【００２６】
図５は、ＭＯＳＦＥＴ２０、ＭＯＳＦＥＴ２１、および、ショットキーダイオード２２を備えたリードフレーム４０をより詳細に示す。リードフレーム４０は、ピン７とピン８が共に引き出される第１のダイパッド４１Ａを備える。第１のダイパッド４１Ａは、ＭＯＳＦＥＴ２１とショットキーダイオード２２の両方が実装できるように、通常のリードフレームの主用パッド本体よりも大きくてよい。また、リードフレーム４０は、ＭＯＳＦＥＴ２０を受け入れ、かつ、ピン５およびピン６が共に引き出される第２のダイパッド４１Ｂを備える。本発明の新規な側面によると、プラスチック絶縁体ハウジング３０のウォールは従来のハウジングよりも薄く、湿気に対する抵抗力をあまり減ずることなくより大きなダイパッド４１Ａおよびダイパッド４１Ｂを収容する。
【００２７】
また、リードフレームは、実装されたハウジング３０内において、ピン１からピン４、および、各々のボンドパッドの拡張部分を含む。これらは、元来、（実装途中に）リードフレーム本体４０に統合されるが、図において、ピン１からピン４を、互いに、かつ、ダイパッド４１Ａおよび４１Ｂから分離する分離状態で示される。一般的に、ピン１からピン４は、互いに、かつ、ダイパッド４１Ａおよび４１Ｂと同一平面にある。
【００２８】
リードフレーム４０は導電性フレームであり、一般的なリードフレーム半田仕上げを有してもよい。ショットキーダイオード２２の底部カソード表面とＭＯＳＦＥＴ２１の底部ドレイン表面は、導電性エポキシ樹脂ダイ接着部品を介してダイパッド４１Ａに接続され、従って、ピン７およびピン８に接続される。代わりに、ショットキーダイオード２２のカソード表面とＭＯＳＦＥＴ２１のドレイン表面が、ダイパッド４１Ａに半田付けされてもよい。または、銀粒子を含む導電性ガラスを用いてダイパッド４１Ａに接続されてもよい。
【００２９】
ショットキーダイオード２２のアノード電極は、金のボンディングワイヤ５０および５１によって、ＭＯＳＦＥＴ２１のソース電極にワイヤ結合される。ＭＯＳＦＥＴ２１のソース電極およびゲート電極は、各々、金のワイヤ５２および５３によって、ピン１およびピン２の内部ボンディング拡張部分に接続される。代わりに、アルミニウムボンディングワイヤが使用されてもよい。
【００３０】
ＭＯＳＦＥＴ２０のドレインは導電性エポキシ樹脂ダイ接着部品を介して、ダイパッド４１Ｂに接続される。よって、リードフレーム４０のピン５およびピン６にも接続される。代わりに、ＭＯＳＦＥＴ２０のドレイン面が、ダイパッド４１Ｂに半田付けされてもよい。または、銀粒子を含む導電性ガラスを用いてパッド４１Ｂに伝導されてもよい。
【００３１】
ＭＯＳＦＥＴ２０のソース電極は、金のボンディングワイヤ５４によって、ピン３の内部ボンディング拡張部分にワイヤ結合される。ＭＯＳＦＥＴ２０のゲート電極は、金のボンディングワイヤ５５によって、ピン４の内部ボンディング拡張部分に結合される。代わりに、アルミニウムボンディングワイヤが使用されてもよい。
【００３２】
ピン１からピン８の内部ボンディング拡張部分は、一般的に、銀めっきまたは金めっきされる。ボンディングワイヤは、一般的に、従来技術において既知であるサーモソニックボールボンディングを用いて、ダイ表面および内部ボンディング拡張部分に結合される。しかし、本発明の範囲を逸脱することなく、他の処理も使用できる。
【００３３】
その後、ハウジング３０が従来の成形作業で形成される。ハウジング３０は、ＮＩＴＴＯ ＭＰ７４００のような成形化合物であってよい。しかし、セラミック、気密材料、または、射出成形金属のような他の種類の材料が使用されてもよい。
【００３４】
図６は本発明による第２の実施の形態を示す。図５における部品と同じ部品には、同じ符号が付されている。図６の部品は、図５におけるその部品の位置から移動させられている。ＭＯＳＦＥＴ２０はパッド４１Ａに固定され、ＭＯＳＦＥＴ２１とショットキーダイオード２２は、パッド４１Ｂに固定される。ＭＯＳＦＥＴ２０およびＭＯＳＦＥＴ２１のゲートは、各々、ピン２およびピン４に結合され、ＭＯＳＦＥＴ２１のソース電極は、ピン３に接続される。図６に示されたさらなる発明によると、ＭＯＳＦＥＴ２０のソース電極は、ハウジング３０内のワイヤボンド１００によって、パッド４１Ｂにワイヤ結合される。従って、ＭＯＳＦＥＴ２０のソースは、通常、ＭＯＳＦＥＴ２１のドレイン電極およびショットキーダイオード２２のカソード電極に内部で接続される。これらの接続は、図５において、外部でなされた。さらに、本発明によると、ＭＯＳＦＥＴ２０のソース電極は、ワイヤボンド１０１により、ピン１にワイヤ結合される。
【００３５】
他の実装形式も使用できるが、表面実装パッケージ（好ましくは、ＳＯ−８）における共通実装は相当の基板領域を節約することに注目すべきである。結果として得られる装置は、通常の量産半田付け技術を用いて、プリント基板にまで半田付けできる。
【００３６】
本発明は、特定の実施の形態に関して述べられているけれども、他の多くの変形や修正、および、他の用途が、当業者に明らかである。それ故、本発明は、本明細書における特定の開示によっては制限されず、添付の特許請求の範囲によってのみ制限されることが好ましい。
【００３７】
【発明の効果】
本発明による半導体装置により、実装される支持基板の領域を節約できる。
【図面の簡単な説明】
【図１】既知のバックコンバータ回路の回路図。
【図２】制御ＭＯＳＦＥＴ、および、並列に接続されたＭＯＳＦＥＴとショットキーダイオードとからなる同期整流器を採用した本発明の回路図。
【図３】本発明の実施の形態において、図２のＭＯＳＦＥＴダイとショットキーダイの両方を格納するために使用できる８ピンＳＯ−８型パッケージの斜視図。
【図４】図３のパッケージと図２の回路の図式的な上面図。
【図５】一定の間隔が開けられたリードフレームパッドに固定され、かつ、ダイとリードフレームピン出力との間にワイヤボンドを備えるＭＯＳＦＥＴとショットキーダイオードダイの実装を示す、図３および図４で示されたパッケージのリードフレームの上面図、および、拡大挿入図。
【図６】本発明のさらなる実施の形態を示す図。
【符号の説明】
１、２、３、４、５、６、７、８ ピン
２０、２１ ＭＯＳＦＥＴダイ
２２ ショットキーダイオードダイ
３０ ハウジング
４０ リードフレーム
４１Ａ、４１Ｂ ダイパッド
５０、５１、５２、５３、５４、５５、１００、１０１ ボンディングワイヤ
【発明の属する技術分野】
本発明は半導体装置に関し、より詳細には、大きさや接合パターンが異なる複数のダイが共通のダイパッドに固定され、もう１つのダイがもう１つのダイパッドに固定され、それらの全てが共通のパッケージまたはハウジング内に配置された新規な装置に関する。
【０００２】
【従来の技術】
多数の電気回路、例えば、ＤＣ−ＤＣコンバータ、同期コンバータ、および、それに類するものは、ＭＯＳＦＥＴやショットキーダイオードのような多くの半導体部品を要する。これらの回路は、しばしば、携帯用電子装置において使用される。部品は、一般的に、別々に格納され、支持基板に個々に実装されなければならない。別々に格納された部品は、支持基板において広い領域を占有する。さらに、各々の部品は熱を発生し、もし、マイクロプロセッサのような他の部品が近くにあれば、そのマイクロプロセッサの動作を妨害する。
【０００３】
図１には、時にステップダウンコンバータとして知られる従来のバック（ｂｕｃｋ）コンバータ回路が示されている。それは、一般的に、携帯用電子装置またはそれに類するものの回路基板上の集積回路およびプロセッサに供給される電圧を減じるために使用される。例えば、その回路は、集積回路または他の負荷（図示されない）を駆動させる目的で、１２ボルトの直流入力電圧を５ボルトの直流電圧（場合によって、３．３ボルトまたは１．５ボルトの直流電圧）に減じるために使用できる。
【０００４】
図１の回路は周知であり、適当な制御回路１１の制御の下でスイッチング作用するＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属酸化膜半導体電界効果トランジスタ）１０を使用する。その制御回路１１は、ＭＯＳＦＥＴのゲートＧに接続される。ショットキーダイオード１２は、ＭＯＳＦＥＴ１０のドレインＤに接続される。ショットキーダイオード１２は、ＭＯＳＦＥＴ１０がオフされたときにインダクタ１３やコンデンサ１４に対して出力電流の再循環を可能にするために使用される。ＭＯＳＦＥＴ１０は、大抵、パルス周波数変調制御で動作する。
【０００５】
米国特許第５８１４８８４号は、支持基板の領域、部品数、および、費用を削減するために、ＭＯＳＦＥＴとショットキーダイオードが共通のダイパッドに実装されたパッケージを開示する。
【０００６】
【発明が解決しようとする課題】
複数の半導体装置に必要とされる支持基板の領域を減じること、および、そのような電力コンバータや高密度用途の他の電力サブシステムにおいて部品数とアセンブリ費用とを減じることが望まれる。
【０００７】
【課題を解決するための手段】
本発明に係る第１の半導体装置は、少なくとも第１、第２および第３の半導体ダイと、前記の第１および第２の半導体ダイが配置される第１のダイパッド領域と前記の第３の半導体ダイが配置される別の第２のダイパッド領域とを備えた導電性リードフレームと、前記の第１のダイパッド領域の一端に統合され、かつ、その一端から引き出される複数の第１ピンと、前記の第２のダイパッド領域の一端に統合され、かつ、その一端から引き出される複数の第２ピンと、互いに分離され、かつ、前記の第１および第２のダイパッド領域から分離される複数の第３ピンと、前記の第１の半導体ダイにおける一方の表面を前記の第３ピンのうち少なくとも１つのピンに接続する複数の第１ボンディングワイヤと、前記の第３の半導体ダイにおける一方の表面を前記の第３ピンのうち少なくとも１つのピン、または、前記の第１のダイパッド領域に接続する複数の第２ボンディングワイヤと、前記のリードフレーム、前記の第１、第２および第３の半導体ダイ、並びに、前記の第１および第２ボンディングワイヤを覆うハウジングとを備える。前記の第１、第２および第３の半導体ダイは、それぞれ、向かい合う上部表面と底部表面とを有し、その上部表面および底部表面は、それぞれ、上部パワー電極および底部パワー電極を有する。また、前記の第１、第２および第３ピンは、外部接続のために、前記のハウジングの周囲から引き出される。前記の第１の半導体ダイと前記の第２の半導体ダイが、並列に接続されるように、前記の第１の半導体ダイの前記の底部パワー電極が、前記の第１のダイパッド領域に電気的に接続され、前記の第２の半導体ダイの前記の底部パワー電極が、前記の第１のダイパッド領域に電気的に接続され、かつ前記の第１の半導体ダイの前記の上部パワー電極が、前記の第２の半導体ダイの前記の上部パワー電極に電気的に接続される。
【０００８】
前記のハウジングと前記の第１、第２および第３ピンは、ＳＯ−８パッケージ基準に従うものであってよい。前記の第１および第２ピンは、前記のハウジングの一方の共通エッジに沿って配置されてもよい。好ましくは、そのハウジングの向かい合う他方の共通エッジに沿って、第３ピンが配置されてもよい。
【０００９】
好ましくは、前記の第１および第３の半導体ダイは、各々、ソース電極、ドレイン電極、および、ゲート電極を備えたＭＯＳＦＥＴダイである。前記の第１のダイパッド領域に接触する第１の半導体ダイの表面と前記の第２のダイパッド領域に接触する第３の半導体ダイの表面はドレイン電極である。第１の半導体ダイのゲート電極、第３の半導体ダイのゲート電極、および、第１の半導体ダイのソース電極は、各々、前記の第３ピンのうち１つのピンに接続される。
【００１０】
好ましくは、前記の第２の半導体ダイは、ショットキーダイオードダイである。前記の第２の半導体ダイにおける一方の表面は、前記のショットキーダイオードダイのカソード電極を備え、前記の第２の半導体ダイにおける他方の表面は、アノード電極を備える。前記のショットキーダイオードダイのカソード電極は、前記の第１の半導体ダイのドレイン電極、および、前記の第１ピンに電気的に接続されるように前記の第１のダイパッド領域に結合される。好ましくは、前記のショットキーダイオードダイのアノード電極は、ボンディングワイヤを介して、前記の第１の半導体ダイのソース電極に結合される。
【００１１】
好ましくは、前記の第３ピンにおける各々のピンは、他のピンおよび各々のダイパッド領域と同一平面上にある拡張されたボンディングパッド領域を有する。
【００１３】
本発明に係る第２の半導体装置は、ドレイン電極、ソース電極、および、ゲート電極を備えた向かい合う表面をもつ第１および第２のＭＯＳＦＥＴダイと、アノード電極およびカソード電極を備えた向かい合う表面をもつショットキーダイオードダイと、前記の第１のＭＯＳＦＥＴダイと前記のショットキーダイオードダイが配置される第１のダイパッド領域と前記の第２のＭＯＳＦＥＴダイが配置される別の第２のダイパッド領域とを備えた導電性リードフレームと、前記の第１のダイパッド領域の一端に統合され、その一端から引き出される複数の第１ピンと、前記の第２のダイパッド領域の一端に統合され、その一端から引き出される複数の第２ピンと、互いに分離され、かつ、第１および第２のダイパッド領域から分離される複数の第３ピンと、前記の第１のＭＯＳＦＥＴダイのソース電極を前記の第３ピンのうち少なくとも１つに接続する複数の第１ボンディングワイヤと、前記の第２のＭＯＳＦＥＴダイのソース電極を前記の第３ピンのうち別の１つ、または、前記の第１のダイパッド領域に接続する複数の第２ボンディングワイヤと、前記のリードフレーム、前記のＭＯＳＦＥＴダイおよびショットキーダイオードダイ、前記のボンディングワイヤを覆うハウジングとを備える。また、前記の第１のＭＯＳＦＥＴダイとショットキーダイオードダイは、前記の第１のＭＯＳＦＥＴダイのドレイン電極と前記のショットキーダイオードダイのカソード電極が前記第１のダイパッド領域に電気的に結合されるように、前記第１のダイパッド領域に配置される。また、前記の第２のＭＯＳＦＥＴダイは、前記の第２のＭＯＳＦＥＴダイのドレイン電極が前記の第２のダイパッド領域に電気的に結合されるように、前記の第２のダイパッド領域に配置される。さらに、前記の第１、第２および第３ピンは、外部接続のために、前記ハウジングの周囲から引き出される。
【００１４】
好ましくは、前記のショットキーダイオードダイのアノード電極は、ボンディングワイヤを介して、前記の第１のＭＯＳＦＥＴダイのソース電極に結合される。
【００１５】
好ましくは、前記のハウジング、並びに、前記の第１、第２および第３ピンは、ＳＯ−８パッケージ基準に従う。
【００１６】
好ましくは、前記の第１および第２ピンは、前記のハウジングの一方の共通エッジに沿って配置される。
【００１７】
好ましくは、前記の第３ピンは、前記のハウジングの向かい合う他方の共通エッジに沿って配置される。
【００１８】
好ましくは、前記の第３ピンにおける各々のピンは、他のピンおよび各々のダイパッド領域と同一平面上にある拡張されたボンディングパッド領域を有する。
【００２０】
ダイ間の電力接続は、ピンの出力よりもむしろハウジングの内部でなされ、雑音を減じ、基板実装を簡単にする。
【００２１】
【発明の実施の形態】
以下に、添付の図面を参照して、本発明による実施の形態を説明する。
図２は、スイッチング素子または制御素子としてＮチャネルＭＯＳＦＥＴ２０を使用する同期バックコンバータ回路である。この回路は、「同期整流」のために、図１のダイオード１２に代わって、並列接続されたＮチャネルＭＯＳＦＥＴ２１とショットキーダイオード２２を使用する。ＭＯＳＦＥＴ２１は、制御ＦＥＴ２０がオフされる間にオンされる。
【００２２】
本発明によると、ＭＯＳＦＥＴ２０、ＭＯＳＦＥＴ２１、および、ショットキーダイオード２２は、図２において点線ブロック２３で示されるように、共通のハウジング内に共に実装されるダイである。この回路は、図１のダイオード１２の順方向電圧降下による損失を防ぐために有効である。また、この回路は、ショットキーダイオード２２が縦伝導ＭＯＳＦＥＴ２１固有のボディダイオード（図示されない）よりも低い順方向電圧でオンされるので、ボディダイオードの影響を排除する。
【００２３】
図２のＭＯＳＦＥＴ２０およびＭＯＳＦＥＴ２１は、インターナショナルレクティファイアー社から販売されている３０Ｖ、３５ミリオームのダイであってよい。代わりに、ダイ２０およびダイ２１は、各々、０．１０２インチ×０．０７０インチ×０．００８インチ、および、０．０７１インチ×０．０７０インチ×０．００８インチの大きさを有するＩＲＦＣ社の７３ＸＸＢ型 ＭＯＳＦＥＴであってもよい。ショットキーダイオード２２は、０．０２１インチ×０．０５０インチ×０．０１０インチの大きさを有する５ＳＫＭＸＸＸ型であってもよい。
【００２４】
ハウジング２３は、図３および図４に示される既知のＳＯ−８型パッケージの形式をとってもよい。従って、図３は、プラスチック絶縁体ハウジング３０から引き出される８つのインラインピン（ピン１からピン８：図４）を備えたＳＯ−８表面実装ハウジングを示す。図４で示されるように、ＭＯＳＦＥＴダイ２０、ＭＯＳＦＥＴダイ２１、および、ショットキーダイオード２２は、共通のパッケージ３０（後に述べられる）に実装され、図２または他の回路構成等について、それらの外部接続を可能にするように相互接続される。しかし、好ましくは、回路インダクタンスを減ずるために、できるだけ内部接続がなされる。従って、図６に示されるように、多くの電力接続がパッケージ３０内でなされる。
【００２５】
図４において、ＭＯＳＦＥＴ２１のドレインとショットキーダイオードのカソードは互いに接続され、かつ、後に述べられるように、共通リードフレームセクションのピン７およびピン８に接続される。ＭＯＳＦＥＴ２１のソースおよびゲートは、各々、ワイヤボンドによって、分離されたピン１およびピン２に接続される。ショットキーダイオード２２のアノードは、ワイヤボンドによって、ＭＯＳＦＥＴ２１のソースに接続される。
【００２６】
図５は、ＭＯＳＦＥＴ２０、ＭＯＳＦＥＴ２１、および、ショットキーダイオード２２を備えたリードフレーム４０をより詳細に示す。リードフレーム４０は、ピン７とピン８が共に引き出される第１のダイパッド４１Ａを備える。第１のダイパッド４１Ａは、ＭＯＳＦＥＴ２１とショットキーダイオード２２の両方が実装できるように、通常のリードフレームの主用パッド本体よりも大きくてよい。また、リードフレーム４０は、ＭＯＳＦＥＴ２０を受け入れ、かつ、ピン５およびピン６が共に引き出される第２のダイパッド４１Ｂを備える。本発明の新規な側面によると、プラスチック絶縁体ハウジング３０のウォールは従来のハウジングよりも薄く、湿気に対する抵抗力をあまり減ずることなくより大きなダイパッド４１Ａおよびダイパッド４１Ｂを収容する。
【００２７】
また、リードフレームは、実装されたハウジング３０内において、ピン１からピン４、および、各々のボンドパッドの拡張部分を含む。これらは、元来、（実装途中に）リードフレーム本体４０に統合されるが、図において、ピン１からピン４を、互いに、かつ、ダイパッド４１Ａおよび４１Ｂから分離する分離状態で示される。一般的に、ピン１からピン４は、互いに、かつ、ダイパッド４１Ａおよび４１Ｂと同一平面にある。
【００２８】
リードフレーム４０は導電性フレームであり、一般的なリードフレーム半田仕上げを有してもよい。ショットキーダイオード２２の底部カソード表面とＭＯＳＦＥＴ２１の底部ドレイン表面は、導電性エポキシ樹脂ダイ接着部品を介してダイパッド４１Ａに接続され、従って、ピン７およびピン８に接続される。代わりに、ショットキーダイオード２２のカソード表面とＭＯＳＦＥＴ２１のドレイン表面が、ダイパッド４１Ａに半田付けされてもよい。または、銀粒子を含む導電性ガラスを用いてダイパッド４１Ａに接続されてもよい。
【００２９】
ショットキーダイオード２２のアノード電極は、金のボンディングワイヤ５０および５１によって、ＭＯＳＦＥＴ２１のソース電極にワイヤ結合される。ＭＯＳＦＥＴ２１のソース電極およびゲート電極は、各々、金のワイヤ５２および５３によって、ピン１およびピン２の内部ボンディング拡張部分に接続される。代わりに、アルミニウムボンディングワイヤが使用されてもよい。
【００３０】
ＭＯＳＦＥＴ２０のドレインは導電性エポキシ樹脂ダイ接着部品を介して、ダイパッド４１Ｂに接続される。よって、リードフレーム４０のピン５およびピン６にも接続される。代わりに、ＭＯＳＦＥＴ２０のドレイン面が、ダイパッド４１Ｂに半田付けされてもよい。または、銀粒子を含む導電性ガラスを用いてパッド４１Ｂに伝導されてもよい。
【００３１】
ＭＯＳＦＥＴ２０のソース電極は、金のボンディングワイヤ５４によって、ピン３の内部ボンディング拡張部分にワイヤ結合される。ＭＯＳＦＥＴ２０のゲート電極は、金のボンディングワイヤ５５によって、ピン４の内部ボンディング拡張部分に結合される。代わりに、アルミニウムボンディングワイヤが使用されてもよい。
【００３２】
ピン１からピン８の内部ボンディング拡張部分は、一般的に、銀めっきまたは金めっきされる。ボンディングワイヤは、一般的に、従来技術において既知であるサーモソニックボールボンディングを用いて、ダイ表面および内部ボンディング拡張部分に結合される。しかし、本発明の範囲を逸脱することなく、他の処理も使用できる。
【００３３】
その後、ハウジング３０が従来の成形作業で形成される。ハウジング３０は、ＮＩＴＴＯ ＭＰ７４００のような成形化合物であってよい。しかし、セラミック、気密材料、または、射出成形金属のような他の種類の材料が使用されてもよい。
【００３４】
図６は本発明による第２の実施の形態を示す。図５における部品と同じ部品には、同じ符号が付されている。図６の部品は、図５におけるその部品の位置から移動させられている。ＭＯＳＦＥＴ２０はパッド４１Ａに固定され、ＭＯＳＦＥＴ２１とショットキーダイオード２２は、パッド４１Ｂに固定される。ＭＯＳＦＥＴ２０およびＭＯＳＦＥＴ２１のゲートは、各々、ピン２およびピン４に結合され、ＭＯＳＦＥＴ２１のソース電極は、ピン３に接続される。図６に示されたさらなる発明によると、ＭＯＳＦＥＴ２０のソース電極は、ハウジング３０内のワイヤボンド１００によって、パッド４１Ｂにワイヤ結合される。従って、ＭＯＳＦＥＴ２０のソースは、通常、ＭＯＳＦＥＴ２１のドレイン電極およびショットキーダイオード２２のカソード電極に内部で接続される。これらの接続は、図５において、外部でなされた。さらに、本発明によると、ＭＯＳＦＥＴ２０のソース電極は、ワイヤボンド１０１により、ピン１にワイヤ結合される。
【００３５】
他の実装形式も使用できるが、表面実装パッケージ（好ましくは、ＳＯ−８）における共通実装は相当の基板領域を節約することに注目すべきである。結果として得られる装置は、通常の量産半田付け技術を用いて、プリント基板にまで半田付けできる。
【００３６】
本発明は、特定の実施の形態に関して述べられているけれども、他の多くの変形や修正、および、他の用途が、当業者に明らかである。それ故、本発明は、本明細書における特定の開示によっては制限されず、添付の特許請求の範囲によってのみ制限されることが好ましい。
【００３７】
【発明の効果】
本発明による半導体装置により、実装される支持基板の領域を節約できる。
【図面の簡単な説明】
【図１】既知のバックコンバータ回路の回路図。
【図２】制御ＭＯＳＦＥＴ、および、並列に接続されたＭＯＳＦＥＴとショットキーダイオードとからなる同期整流器を採用した本発明の回路図。
【図３】本発明の実施の形態において、図２のＭＯＳＦＥＴダイとショットキーダイの両方を格納するために使用できる８ピンＳＯ−８型パッケージの斜視図。
【図４】図３のパッケージと図２の回路の図式的な上面図。
【図５】一定の間隔が開けられたリードフレームパッドに固定され、かつ、ダイとリードフレームピン出力との間にワイヤボンドを備えるＭＯＳＦＥＴとショットキーダイオードダイの実装を示す、図３および図４で示されたパッケージのリードフレームの上面図、および、拡大挿入図。
【図６】本発明のさらなる実施の形態を示す図。
【符号の説明】
１、２、３、４、５、６、７、８ ピン
２０、２１ ＭＯＳＦＥＴダイ
２２ ショットキーダイオードダイ
３０ ハウジング
４０ リードフレーム
４１Ａ、４１Ｂ ダイパッド
５０、５１、５２、５３、５４、５５、１００、１０１ ボンディングワイヤ
Claims (13)
- 少なくとも第１、第２および第３の半導体ダイと、
前記第１および第２の半導体ダイが配置される第１のダイパッド領域と前記第３の半導体ダイが配置される別の第２のダイパッド領域とを備えた導電性リードフレームと、
前記第１のダイパッド領域の一端に統合され、かつ、その一端から引き出される複数の第１ピンと、
前記第２のダイパッド領域の一端に統合され、かつ、その一端から引き出される複数の第２ピンと、
互いに分離され、かつ、前記第１および第２のダイパッド領域から分離される複数の第３ピンと、
前記第１の半導体ダイにおける一方の表面を前記第３ピンのうち少なくとも１つのピンに接続する複数の第１ボンディングワイヤと、
前記第３の半導体ダイにおける一方の表面を前記第３ピンのうち少なくとも１つのピン、または、前記第１のダイパッド領域に接続する複数の第２ボンディングワイヤと、
前記リードフレーム、前記第１、第２および第３の半導体ダイ、並びに、前記第１および第２ボンディングワイヤを覆うハウジングと
を備え、
前記第１、第２および第３の半導体ダイは、それぞれ、向かい合う上部表面と底部表面とを有し、その上部表面および底部表面は、それぞれ、上部パワー電極および底部パワー電極を有し、
前記第１、第２および第３ピンは、外部接続のために、前記ハウジングの周囲から引き出され、
前記第１の半導体ダイと前記第２の半導体ダイが、並列に接続されるように、前記第１の半導体ダイの前記底部パワー電極が、前記第１のダイパッド領域に電気的に接続され、前記第２の半導体ダイの前記底部パワー電極が、前記第１のダイパッド領域に電気的に接続され、かつ前記第１の半導体ダイの前記上部パワー電極が、前記第２の半導体ダイの前記上部パワー電極に電気的に接続される半導体装置。 - 前記第１および第３の半導体ダイが、各々、ソース電極、ドレイン電極、および、ゲート電極を備えたＭＯＳＦＥＴダイであり、
前記第１のダイパッド領域に接触する前記第１の半導体ダイの表面と前記第２のダイパッド領域に接触する前記第３の半導体ダイの表面がドレイン電極であり、
前記第１の半導体ダイのゲート電極、前記第３の半導体ダイのゲート電極、および、前記第１の半導体ダイのソース電極が、各々、前記第３ピンのうち１つのピンに接続される請求項１に記載の半導体装置。 - 前記第２の半導体ダイがショットキーダイオードダイであって、
前記第２の半導体ダイにおける一方の表面は、前記ショットキーダイオードダイのカソード電極を備え、
前記第２の半導体ダイにおける他方の表面は、前記ショットキーダイオードダイのアノード電極を備え、
前記ショットキーダイオードダイの前記カソード電極は、前記第１の半導体ダイのドレイン電極、および、前記第１ピンに電気的に接続されるように、前記第１のダイパッド領域に結合される請求項２に記載の半導体装置。 - 前記ショットキーダイオードダイの前記アノード電極が、ボンディングワイヤを介して、前記第１の半導体ダイの前記ソース電極に結合される請求項３に記載の半導体装置。
- 前記ハウジング、並びに、前記第１、第２および第３ピンが、ＳＯ−８パッケージ基準に従う請求項１から請求項４のいずれかに記載の半導体装置。
- 前記第３ピンが、前記ハウジングの一方の共通エッジに沿って配置される請求項１から請求項５のいずれかに記載の半導体装置。
- 前記第３ピンにおける各々のピンが、他のピンおよび各々のダイパッド領域と同一平面上にある拡張されたボンディングパッド領域を有する請求項１から請求項６のいずれかに記載の半導体装置。
- ドレイン電極、ソース電極、および、ゲート電極を備えた向かい合う表面をもつ第１および第２のＭＯＳＦＥＴダイと、
アノード電極およびカソード電極を備えた向かい合う表面をもつショットキーダイオードダイと、
前記第１のＭＯＳＦＥＴダイと前記ショットキーダイオードダイが配置される第１のダイパッド領域と、前記第２のＭＯＳＦＥＴダイが配置される別の第２のダイパッド領域とを備えた導電性リードフレームと、
前記第１のダイパッド領域の一端に統合され、その一端から引き出される複数の第１ピンと、
前記第２のダイパッド領域の一端に統合され、その一端から引き出される複数の第２ピンと、
互いに分離され、かつ、第１および第２のダイパッド領域から分離される複数の第３ピンと、
前記第１のＭＯＳＦＥＴダイのソース電極を、前記第３ピンのうち少なくとも１つに接続する複数の第１ボンディングワイヤと、
前記第２のＭＯＳＦＥＴダイのソース電極を、前記第３ピンのうち別の１つ、または、前記第１のダイパッド領域に接続する複数の第２ボンディングワイヤと、
前記リードフレーム、前記ＭＯＳＦＥＴダイおよびショットキーダイオードダイ、並びに、前記ボンディングワイヤを覆うハウジングと
を備え、
前記第１のＭＯＳＦＥＴダイとショットキーダイオードダイは、前記第１のＭＯＳＦＥＴダイのドレイン電極と前記ショットキーダイオードダイのカソード電極が前記第１のダイパッド領域に電気的に結合されるように、前記第１のダイパッド領域に配置され、
前記第２のＭＯＳＦＥＴダイは、前記第２のＭＯＳＦＥＴダイのドレイン電極が前記第２のダイパッド領域に電気的に結合されるように、前記第２のダイパッド領域に配置され、
前記第１、第２および第３ピンは、外部接続のために、前記ハウジングの周囲から引き出される半導体装置。 - 前記ショットキーダイオードダイのアノード電極が、ボンディングワイヤを介して、前記第１のＭＯＳＦＥＴダイのソース電極に結合される請求項８に記載の半導体装置。
- 前記ハウジング、並びに、前記第１、第２および第３ピンが、ＳＯ−８パッケージ基準に従う請求項８または請求項９に記載の半導体装置。
- 前記第１および第２ピンが、前記ハウジングの一方の共通エッジに沿って配置される請求項８、請求項９、または、請求項１０に記載の半導体装置。
- 前記第３ピンが、前記ハウジングの向かい合う他方の共通エッジに沿って配置される請求項８から請求項１１のいずれかに記載の半導体装置。
- 前記第３ピンにおける各々のピンが、他のピンおよび各々のダイパッド領域と同一平面上にある拡張されたボンディングパッド領域を有する請求項８から請求項１２のいずれかに記載の半導体装置。
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