JP2001358288A - 半導体ダイの実装構造 - Google Patents
半導体ダイの実装構造Info
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- H01L2924/301—Electrical effects
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Abstract
(57)【要約】
【課題】 複数の半導体装置に必要とされる支持基板の
領域を減じること、および、そのような電力コンバータ
や高密度用途の他の電力サブシステムにおいて部品数と
アセンブリ費用とを減じることが可能な半導体ダイの実
装構造を提供する。 【解決手段】 ＳＯ−８型パッケージは、１つのリード
フレームセクション上に実装された制御ＭＯＳＦＥＴダ
イ、および、第２のリードフレームパッドセクション上
に実装された同期ＭＯＳＦＥＴダイとショットキーダイ
オードダイとからなる同期整流器ダイを備える。ダイ
は、バックコンバータ回路を区画するために、リードフ
レームパッド、および、ワイヤボンドを通して相互接続
される。ダイおよびリードフレームパッドは、共通した
絶縁体ハウジングで覆われて実装される。
領域を減じること、および、そのような電力コンバータ
や高密度用途の他の電力サブシステムにおいて部品数と
アセンブリ費用とを減じることが可能な半導体ダイの実
装構造を提供する。 【解決手段】 ＳＯ−８型パッケージは、１つのリード
フレームセクション上に実装された制御ＭＯＳＦＥＴダ
イ、および、第２のリードフレームパッドセクション上
に実装された同期ＭＯＳＦＥＴダイとショットキーダイ
オードダイとからなる同期整流器ダイを備える。ダイ
は、バックコンバータ回路を区画するために、リードフ
レームパッド、および、ワイヤボンドを通して相互接続
される。ダイおよびリードフレームパッドは、共通した
絶縁体ハウジングで覆われて実装される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
より詳細には、大きさや接合パターンが異なる複数のダ
イが共通のダイパッドに固定され、もう１つのダイがも
う１つのダイパッドに固定され、それらの全てが共通の
パッケージまたはハウジング内に配置された新規な装置
に関する。
より詳細には、大きさや接合パターンが異なる複数のダ
イが共通のダイパッドに固定され、もう１つのダイがも
う１つのダイパッドに固定され、それらの全てが共通の
パッケージまたはハウジング内に配置された新規な装置
に関する。
【０００２】
【従来の技術】多数の電気回路、例えば、ＤＣ−ＤＣコ
ンバータ、同期コンバータ、および、それに類するもの
は、ＭＯＳＦＥＴやショットキーダイオードのような多
くの半導体部品を要する。これらの回路は、しばしば、
携帯用電子装置において使用される。部品は、一般的
に、別々に格納され、支持基板に個々に実装されなけれ
ばならない。別々に格納された部品は、支持基板におい
て広い領域を占有する。さらに、各々の部品は熱を発生
し、もし、マイクロプロセッサのような他の部品が近く
にあれば、そのマイクロプロセッサの動作を妨害する。
ンバータ、同期コンバータ、および、それに類するもの
は、ＭＯＳＦＥＴやショットキーダイオードのような多
くの半導体部品を要する。これらの回路は、しばしば、
携帯用電子装置において使用される。部品は、一般的
に、別々に格納され、支持基板に個々に実装されなけれ
ばならない。別々に格納された部品は、支持基板におい
て広い領域を占有する。さらに、各々の部品は熱を発生
し、もし、マイクロプロセッサのような他の部品が近く
にあれば、そのマイクロプロセッサの動作を妨害する。
【０００３】図１には、時にステップダウンコンバータ
として知られる従来のバック（ｂｕｃｋ）コンバータ回
路が示されている。それは、一般的に、携帯用電子装置
またはそれに類するものの回路基板上の集積回路および
プロセッサに供給される電圧を減じるために使用され
る。例えば、その回路は、集積回路または他の負荷（図
示されない）を駆動させる目的で、１２ボルトの直流入
力電圧を５ボルトの直流電圧（場合によって、３．３ボ
ルトまたは１．５ボルトの直流電圧）に減じるために使
用できる。
として知られる従来のバック（ｂｕｃｋ）コンバータ回
路が示されている。それは、一般的に、携帯用電子装置
またはそれに類するものの回路基板上の集積回路および
プロセッサに供給される電圧を減じるために使用され
る。例えば、その回路は、集積回路または他の負荷（図
示されない）を駆動させる目的で、１２ボルトの直流入
力電圧を５ボルトの直流電圧（場合によって、３．３ボ
ルトまたは１．５ボルトの直流電圧）に減じるために使
用できる。
【０００４】図１の回路は周知であり、適当な制御回路
１１の制御の下でスイッチング作用するＮチャネルＭＯ
ＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ：金属酸化膜半導体電界効果トランジスタ）１０を
使用する。その制御回路１１は、ＭＯＳＦＥＴのゲート
Ｇに接続される。ショットキーダイオード１２は、ＭＯ
ＳＦＥＴ１０のドレインＤに接続される。ショットキー
ダイオード１２は、ＭＯＳＦＥＴ１０がオフされたとき
にインダクタ１３やコンデンサ１４に対して出力電流の
再循環を可能にするために使用される。ＭＯＳＦＥＴ１
０は、大抵、パルス周波数変調制御で動作する。
１１の制御の下でスイッチング作用するＮチャネルＭＯ
ＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ：金属酸化膜半導体電界効果トランジスタ）１０を
使用する。その制御回路１１は、ＭＯＳＦＥＴのゲート
Ｇに接続される。ショットキーダイオード１２は、ＭＯ
ＳＦＥＴ１０のドレインＤに接続される。ショットキー
ダイオード１２は、ＭＯＳＦＥＴ１０がオフされたとき
にインダクタ１３やコンデンサ１４に対して出力電流の
再循環を可能にするために使用される。ＭＯＳＦＥＴ１
０は、大抵、パルス周波数変調制御で動作する。
【０００５】米国特許第５８１４８８４号は、支持基板
の領域、部品数、および、費用を削減するために、ＭＯ
ＳＦＥＴとショットキーダイオードが共通のダイパッド
に実装されたパッケージを開示する。
の領域、部品数、および、費用を削減するために、ＭＯ
ＳＦＥＴとショットキーダイオードが共通のダイパッド
に実装されたパッケージを開示する。
【０００６】
【発明が解決しようとする課題】複数の半導体装置に必
要とされる支持基板の領域を減じること、および、その
ような電力コンバータや高密度用途の他の電力サブシス
テムにおいて部品数とアセンブリ費用とを減じることが
望まれる。
要とされる支持基板の領域を減じること、および、その
ような電力コンバータや高密度用途の他の電力サブシス
テムにおいて部品数とアセンブリ費用とを減じることが
望まれる。
【０００７】
【課題を解決するための手段】本発明に係る第１の半導
体装置は、電極を備えた向かい合う表面をもつ少なくと
も第１、第２および第３の半導体ダイと、前記の第１お
よび第２の半導体ダイが配置される第１のダイパッド領
域と前記の第３の半導体ダイが配置される別の第２のダ
イパッド領域とを備えた導電性リードフレームと、前記
の第１のダイパッド領域の一端に統合され、かつ、その
一端から引き出される複数の第１ピンと、前記の第２の
ダイパッド領域の一端に統合され、かつ、その一端から
引き出される複数の第２ピンと、互いに分離され、か
つ、前記の第１および第２のダイパッド領域から分離さ
れる複数の第３ピンと、前記の第１の半導体ダイにおけ
る一方の表面を前記の第３ピンのうち少なくとも１つの
ピンに接続する複数の第１ボンディングワイヤと、前記
の第３の半導体ダイにおける一方の表面を前記の第３ピ
ンのうち少なくとも１つのピン、または、前記の第１の
ダイパッド領域に接続する複数の第２ボンディングワイ
ヤと、前記のリードフレーム、前記の第１、第２および
第３の半導体ダイ、並びに、前記の第１および第２ボン
ディングワイヤを覆うハウジングとを備える。また、前
記の第１、第２および第３ピンは、外部接続のために、
前記のハウジングの周囲から引き出される。
体装置は、電極を備えた向かい合う表面をもつ少なくと
も第１、第２および第３の半導体ダイと、前記の第１お
よび第２の半導体ダイが配置される第１のダイパッド領
域と前記の第３の半導体ダイが配置される別の第２のダ
イパッド領域とを備えた導電性リードフレームと、前記
の第１のダイパッド領域の一端に統合され、かつ、その
一端から引き出される複数の第１ピンと、前記の第２の
ダイパッド領域の一端に統合され、かつ、その一端から
引き出される複数の第２ピンと、互いに分離され、か
つ、前記の第１および第２のダイパッド領域から分離さ
れる複数の第３ピンと、前記の第１の半導体ダイにおけ
る一方の表面を前記の第３ピンのうち少なくとも１つの
ピンに接続する複数の第１ボンディングワイヤと、前記
の第３の半導体ダイにおける一方の表面を前記の第３ピ
ンのうち少なくとも１つのピン、または、前記の第１の
ダイパッド領域に接続する複数の第２ボンディングワイ
ヤと、前記のリードフレーム、前記の第１、第２および
第３の半導体ダイ、並びに、前記の第１および第２ボン
ディングワイヤを覆うハウジングとを備える。また、前
記の第１、第２および第３ピンは、外部接続のために、
前記のハウジングの周囲から引き出される。
【０００８】前記のハウジングと前記の第１、第２およ
び第３ピンは、ＳＯ−８パッケージ基準に従うものであ
ってよい。前記の第１および第２ピンは、前記のハウジ
ングの一方の共通エッジに沿って配置されてもよい。好
ましくは、そのハウジングの向かい合う他方の共通エッ
ジに沿って、第３ピンが配置されてもよい。
び第３ピンは、ＳＯ−８パッケージ基準に従うものであ
ってよい。前記の第１および第２ピンは、前記のハウジ
ングの一方の共通エッジに沿って配置されてもよい。好
ましくは、そのハウジングの向かい合う他方の共通エッ
ジに沿って、第３ピンが配置されてもよい。
【０００９】好ましくは、前記の第１および第３の半導
体ダイは、各々、ソース電極、ドレイン電極、および、
ゲート電極を備えたＭＯＳＦＥＴダイである。前記の第
１のダイパッド領域に接触する第１の半導体ダイの表面
と前記の第２のダイパッド領域に接触する第３の半導体
ダイの表面はドレイン電極である。第１の半導体ダイの
ゲート電極、第３の半導体ダイのゲート電極、および、
第１の半導体ダイのソース電極は、各々、前記の第３ピ
ンのうち１つのピンに接続される。
体ダイは、各々、ソース電極、ドレイン電極、および、
ゲート電極を備えたＭＯＳＦＥＴダイである。前記の第
１のダイパッド領域に接触する第１の半導体ダイの表面
と前記の第２のダイパッド領域に接触する第３の半導体
ダイの表面はドレイン電極である。第１の半導体ダイの
ゲート電極、第３の半導体ダイのゲート電極、および、
第１の半導体ダイのソース電極は、各々、前記の第３ピ
ンのうち１つのピンに接続される。
【００１０】好ましくは、前記の第２の半導体ダイは、
ショットキーダイオードダイである。前記の第２の半導
体ダイにおける一方の表面は、前記のショットキーダイ
オードダイのカソード電極を備え、前記の第２の半導体
ダイにおける他方の表面は、アノード電極を備える。前
記のショットキーダイオードダイのカソード電極は、前
記の第１の半導体ダイのドレイン電極、および、前記の
第１ピンに電気的に接続されるように前記の第１のダイ
パッド領域に結合される。好ましくは、前記のショット
キーダイオードダイのアノード電極は、ボンディングワ
イヤを介して、前記の第１の半導体ダイのソース電極に
結合される。
ショットキーダイオードダイである。前記の第２の半導
体ダイにおける一方の表面は、前記のショットキーダイ
オードダイのカソード電極を備え、前記の第２の半導体
ダイにおける他方の表面は、アノード電極を備える。前
記のショットキーダイオードダイのカソード電極は、前
記の第１の半導体ダイのドレイン電極、および、前記の
第１ピンに電気的に接続されるように前記の第１のダイ
パッド領域に結合される。好ましくは、前記のショット
キーダイオードダイのアノード電極は、ボンディングワ
イヤを介して、前記の第１の半導体ダイのソース電極に
結合される。
【００１１】好ましくは、前記の第３ピンにおける各々
のピンは、他のピンおよび各々のダイパッド領域と同一
平面上にある拡張されたボンディングパッド領域を有す
る。
のピンは、他のピンおよび各々のダイパッド領域と同一
平面上にある拡張されたボンディングパッド領域を有す
る。
【００１２】好ましくは、前記の半導体装置は、さら
に、前記の第３の半導体ダイにおける一方の表面を前記
の第３ピンのうち１つのピンに接続するケルビン接続ワ
イヤボンドを備える。
に、前記の第３の半導体ダイにおける一方の表面を前記
の第３ピンのうち１つのピンに接続するケルビン接続ワ
イヤボンドを備える。
【００１３】本発明に係る第２の半導体装置は、ドレイ
ン電極、ソース電極、および、ゲート電極を備えた向か
い合う表面をもつ第１および第２のＭＯＳＦＥＴダイ
と、アノード電極およびカソード電極を備えた向かい合
う表面をもつショットキーダイオードダイと、前記の第
１のＭＯＳＦＥＴダイと前記のショットキーダイオード
ダイが配置される第１のダイパッド領域と前記の第２の
ＭＯＳＦＥＴダイが配置される別の第２のダイパッド領
域とを備えた導電性リードフレームと、前記の第１のダ
イパッド領域の一端に統合され、その一端から引き出さ
れる複数の第１ピンと、前記の第２のダイパッド領域の
一端に統合され、その一端から引き出される複数の第２
ピンと、互いに分離され、かつ、第１および第２のダイ
パッド領域から分離される複数の第３ピンと、前記の第
１のＭＯＳＦＥＴダイのソース電極を前記の第３ピンの
うち少なくとも１つに接続する複数の第１ボンディング
ワイヤと、前記の第２のＭＯＳＦＥＴダイのソース電極
を前記の第３ピンのうち別の１つ、または、前記の第１
のダイパッド領域に接続する複数の第２ボンディングワ
イヤと、前記のリードフレーム、前記のＭＯＳＦＥＴダ
イおよびショットキーダイオードダイ、前記のボンディ
ングワイヤを覆うハウジングとからなる。また、前記の
第１のＭＯＳＦＥＴダイとショットキーダイオードダイ
は、前記の第１のＭＯＳＦＥＴダイのドレイン電極と前
記のショットキーダイオードダイのカソード電極が前記
第１のダイパッド領域に電気的に結合されるように、前
記第１のダイパッド領域に配置される。また、前記の第
２のＭＯＳＦＥＴダイは、前記の第２のＭＯＳＦＥＴダ
イのドレイン電極が前記の第２のダイパッド領域に電気
的に結合されるように、前記の第２のダイパッド領域に
配置される。さらに、前記の第１、第２および第３ピン
は、外部接続のために、前記ハウジングの周囲から引き
出される。
ン電極、ソース電極、および、ゲート電極を備えた向か
い合う表面をもつ第１および第２のＭＯＳＦＥＴダイ
と、アノード電極およびカソード電極を備えた向かい合
う表面をもつショットキーダイオードダイと、前記の第
１のＭＯＳＦＥＴダイと前記のショットキーダイオード
ダイが配置される第１のダイパッド領域と前記の第２の
ＭＯＳＦＥＴダイが配置される別の第２のダイパッド領
域とを備えた導電性リードフレームと、前記の第１のダ
イパッド領域の一端に統合され、その一端から引き出さ
れる複数の第１ピンと、前記の第２のダイパッド領域の
一端に統合され、その一端から引き出される複数の第２
ピンと、互いに分離され、かつ、第１および第２のダイ
パッド領域から分離される複数の第３ピンと、前記の第
１のＭＯＳＦＥＴダイのソース電極を前記の第３ピンの
うち少なくとも１つに接続する複数の第１ボンディング
ワイヤと、前記の第２のＭＯＳＦＥＴダイのソース電極
を前記の第３ピンのうち別の１つ、または、前記の第１
のダイパッド領域に接続する複数の第２ボンディングワ
イヤと、前記のリードフレーム、前記のＭＯＳＦＥＴダ
イおよびショットキーダイオードダイ、前記のボンディ
ングワイヤを覆うハウジングとからなる。また、前記の
第１のＭＯＳＦＥＴダイとショットキーダイオードダイ
は、前記の第１のＭＯＳＦＥＴダイのドレイン電極と前
記のショットキーダイオードダイのカソード電極が前記
第１のダイパッド領域に電気的に結合されるように、前
記第１のダイパッド領域に配置される。また、前記の第
２のＭＯＳＦＥＴダイは、前記の第２のＭＯＳＦＥＴダ
イのドレイン電極が前記の第２のダイパッド領域に電気
的に結合されるように、前記の第２のダイパッド領域に
配置される。さらに、前記の第１、第２および第３ピン
は、外部接続のために、前記ハウジングの周囲から引き
出される。
【００１４】好ましくは、前記のショットキーダイオー
ドダイのアノード電極は、ボンディングワイヤを介し
て、前記の第１のＭＯＳＦＥＴダイのソース電極に結合
される。
ドダイのアノード電極は、ボンディングワイヤを介し
て、前記の第１のＭＯＳＦＥＴダイのソース電極に結合
される。
【００１５】好ましくは、前記のハウジング、並びに、
前記の第１、第２および第３ピンは、ＳＯ−８パッケー
ジ基準に従う。
前記の第１、第２および第３ピンは、ＳＯ−８パッケー
ジ基準に従う。
【００１６】好ましくは、前記の第１および第２ピン
は、前記のハウジングの一方の共通エッジに沿って配置
される。
は、前記のハウジングの一方の共通エッジに沿って配置
される。
【００１７】好ましくは、前記の第３ピンは、前記のハ
ウジングの向かい合う他方の共通エッジに沿って配置さ
れる。
ウジングの向かい合う他方の共通エッジに沿って配置さ
れる。
【００１８】好ましくは、前記の第３ピンにおける各々
のピンは、他のピンおよび各々のダイパッド領域と同一
平面上にある拡張されたボンディングパッド領域を有す
る。
のピンは、他のピンおよび各々のダイパッド領域と同一
平面上にある拡張されたボンディングパッド領域を有す
る。
【００１９】好ましくは、前記の半導体装置は、さら
に、前記の第２のＭＯＳＦＥＴダイのソース電極を前記
の第３ピンのうち１つのピンに接続するケルビン接続ワ
イヤボンドを備える。
に、前記の第２のＭＯＳＦＥＴダイのソース電極を前記
の第３ピンのうち１つのピンに接続するケルビン接続ワ
イヤボンドを備える。
【００２０】好ましくは、分離したピンに接続される単
一のソースリードは、制御ＭＯＳＦＥＴに対するケルビ
ン接続の機能を果たす。ダイ間の電力接続は、ピンの出
力よりもむしろハウジングの内部でなされ、雑音を減
じ、基板実装を簡単にする。
一のソースリードは、制御ＭＯＳＦＥＴに対するケルビ
ン接続の機能を果たす。ダイ間の電力接続は、ピンの出
力よりもむしろハウジングの内部でなされ、雑音を減
じ、基板実装を簡単にする。
【００２１】
【発明の実施の形態】以下に、添付の図面を参照して、
本発明による実施の形態を説明する。図２は、スイッチ
ング素子または制御素子としてＮチャネルＭＯＳＦＥＴ
２０を使用する同期バックコンバータ回路である。この
回路は、「同期整流」のために、図１のダイオード１２
に代わって、並列接続されたＮチャネルＭＯＳＦＥＴ２
１とショットキーダイオード２２を使用する。ＭＯＳＦ
ＥＴ２１は、制御ＦＥＴ２０がオフされる間にオンされ
る。
本発明による実施の形態を説明する。図２は、スイッチ
ング素子または制御素子としてＮチャネルＭＯＳＦＥＴ
２０を使用する同期バックコンバータ回路である。この
回路は、「同期整流」のために、図１のダイオード１２
に代わって、並列接続されたＮチャネルＭＯＳＦＥＴ２
１とショットキーダイオード２２を使用する。ＭＯＳＦ
ＥＴ２１は、制御ＦＥＴ２０がオフされる間にオンされ
る。
【００２２】本発明によると、ＭＯＳＦＥＴ２０、ＭＯ
ＳＦＥＴ２１、および、ショットキーダイオード２２
は、図２において点線ブロック２３で示されるように、
共通のハウジング内に共に実装されるダイである。この
回路は、図１のダイオード１２の順方向電圧降下による
損失を防ぐために有効である。また、この回路は、ショ
ットキーダイオード２２が縦伝導ＭＯＳＦＥＴ２１固有
のボディダイオード（図示されない）よりも低い順方向
電圧でオンされるので、ボディダイオードの影響を排除
する。
ＳＦＥＴ２１、および、ショットキーダイオード２２
は、図２において点線ブロック２３で示されるように、
共通のハウジング内に共に実装されるダイである。この
回路は、図１のダイオード１２の順方向電圧降下による
損失を防ぐために有効である。また、この回路は、ショ
ットキーダイオード２２が縦伝導ＭＯＳＦＥＴ２１固有
のボディダイオード（図示されない）よりも低い順方向
電圧でオンされるので、ボディダイオードの影響を排除
する。
【００２３】図２のＭＯＳＦＥＴ２０およびＭＯＳＦＥ
Ｔ２１は、インターナショナルレクティファイアー社か
ら販売されている３０Ｖ、３５ミリオームのダイであっ
てよい。代わりに、ダイ２０およびダイ２１は、各々、
０．１０２インチ×０．０７０インチ×０．００８イン
チ、および、０．０７１インチ×０．０７０インチ×
０．００８インチの大きさを有するＩＲＦＣ社の７３Ｘ
ＸＢ型 ＭＯＳＦＥＴであってもよい。ショットキーダ
イオード２２は、０．０２１インチ×０．０５０インチ
×０．０１０インチの大きさを有する５ＳＫＭＸＸＸ型
であってもよい。
Ｔ２１は、インターナショナルレクティファイアー社か
ら販売されている３０Ｖ、３５ミリオームのダイであっ
てよい。代わりに、ダイ２０およびダイ２１は、各々、
０．１０２インチ×０．０７０インチ×０．００８イン
チ、および、０．０７１インチ×０．０７０インチ×
０．００８インチの大きさを有するＩＲＦＣ社の７３Ｘ
ＸＢ型 ＭＯＳＦＥＴであってもよい。ショットキーダ
イオード２２は、０．０２１インチ×０．０５０インチ
×０．０１０インチの大きさを有する５ＳＫＭＸＸＸ型
であってもよい。
【００２４】ハウジング２３は、図３および図４に示さ
れる既知のＳＯ−８型パッケージの形式をとってもよ
い。従って、図３は、プラスチック絶縁体ハウジング３
０から引き出される８つのインラインピン（ピン１から
ピン８：図４）を備えたＳＯ−８表面実装ハウジングを
示す。図４で示されるように、ＭＯＳＦＥＴダイ２０、
ＭＯＳＦＥＴダイ２１、および、ショットキーダイオー
ド２２は、共通のパッケージ３０（後に述べられる）に
実装され、図２または他の回路構成等について、それら
の外部接続を可能にするように相互接続される。しか
し、好ましくは、回路インダクタンスを減ずるために、
できるだけ内部接続がなされる。従って、図６に示され
るように、多くの電力接続がパッケージ３０内でなされ
る。
れる既知のＳＯ−８型パッケージの形式をとってもよ
い。従って、図３は、プラスチック絶縁体ハウジング３
０から引き出される８つのインラインピン（ピン１から
ピン８：図４）を備えたＳＯ−８表面実装ハウジングを
示す。図４で示されるように、ＭＯＳＦＥＴダイ２０、
ＭＯＳＦＥＴダイ２１、および、ショットキーダイオー
ド２２は、共通のパッケージ３０（後に述べられる）に
実装され、図２または他の回路構成等について、それら
の外部接続を可能にするように相互接続される。しか
し、好ましくは、回路インダクタンスを減ずるために、
できるだけ内部接続がなされる。従って、図６に示され
るように、多くの電力接続がパッケージ３０内でなされ
る。
【００２５】図４において、ＭＯＳＦＥＴ２１のドレイ
ンとショットキーダイオードのカソードは互いに接続さ
れ、かつ、後に述べられるように、共通リードフレーム
セクションのピン７およびピン８に接続される。ＭＯＳ
ＦＥＴ２１のソースおよびゲートは、各々、ワイヤボン
ドによって、分離されたピン１およびピン２に接続され
る。ショットキーダイオード２２のアノードは、ワイヤ
ボンドによって、ＭＯＳＦＥＴ２１のソースに接続され
る。
ンとショットキーダイオードのカソードは互いに接続さ
れ、かつ、後に述べられるように、共通リードフレーム
セクションのピン７およびピン８に接続される。ＭＯＳ
ＦＥＴ２１のソースおよびゲートは、各々、ワイヤボン
ドによって、分離されたピン１およびピン２に接続され
る。ショットキーダイオード２２のアノードは、ワイヤ
ボンドによって、ＭＯＳＦＥＴ２１のソースに接続され
る。
【００２６】図５は、ＭＯＳＦＥＴ２０、ＭＯＳＦＥＴ
２１、および、ショットキーダイオード２２を備えたリ
ードフレーム４０をより詳細に示す。リードフレーム４
０は、ピン７とピン８が共に引き出される第１のダイパ
ッド４１Ａを備える。第１のダイパッド４１Ａは、ＭＯ
ＳＦＥＴ２１とショットキーダイオード２２の両方が実
装できるように、通常のリードフレームの主用パッド本
体よりも大きくてよい。また、リードフレーム４０は、
ＭＯＳＦＥＴ２０を受け入れ、かつ、ピン５およびピン
６が共に引き出される第２のダイパッド４１Ｂを備え
る。本発明の新規な側面によると、プラスチック絶縁体
ハウジング３０のウォールは従来のハウジングよりも薄
く、湿気に対する抵抗力をあまり減ずることなくより大
きなダイパッド４１Ａおよびダイパッド４１Ｂを収容す
る。
２１、および、ショットキーダイオード２２を備えたリ
ードフレーム４０をより詳細に示す。リードフレーム４
０は、ピン７とピン８が共に引き出される第１のダイパ
ッド４１Ａを備える。第１のダイパッド４１Ａは、ＭＯ
ＳＦＥＴ２１とショットキーダイオード２２の両方が実
装できるように、通常のリードフレームの主用パッド本
体よりも大きくてよい。また、リードフレーム４０は、
ＭＯＳＦＥＴ２０を受け入れ、かつ、ピン５およびピン
６が共に引き出される第２のダイパッド４１Ｂを備え
る。本発明の新規な側面によると、プラスチック絶縁体
ハウジング３０のウォールは従来のハウジングよりも薄
く、湿気に対する抵抗力をあまり減ずることなくより大
きなダイパッド４１Ａおよびダイパッド４１Ｂを収容す
る。
【００２７】また、リードフレームは、実装されたハウ
ジング３０内において、ピン１からピン４、および、各
々のボンドパッドの拡張部分を含む。これらは、元来、
（実装途中に）リードフレーム本体４０に統合される
が、図において、ピン１からピン４を、互いに、かつ、
ダイパッド４１Ａおよび４１Ｂから分離する分離状態で
示される。一般的に、ピン１からピン４は、互いに、か
つ、ダイパッド４１Ａおよび４１Ｂと同一平面にある。
ジング３０内において、ピン１からピン４、および、各
々のボンドパッドの拡張部分を含む。これらは、元来、
（実装途中に）リードフレーム本体４０に統合される
が、図において、ピン１からピン４を、互いに、かつ、
ダイパッド４１Ａおよび４１Ｂから分離する分離状態で
示される。一般的に、ピン１からピン４は、互いに、か
つ、ダイパッド４１Ａおよび４１Ｂと同一平面にある。
【００２８】リードフレーム４０は導電性フレームであ
り、一般的なリードフレーム半田仕上げを有してもよ
い。ショットキーダイオード２２の底部カソード表面と
ＭＯＳＦＥＴ２１の底部ドレイン表面は、導電性エポキ
シ樹脂ダイ接着部品を介してダイパッド４１Ａに接続さ
れ、従って、ピン７およびピン８に接続される。代わり
に、ショットキーダイオード２２のカソード表面とＭＯ
ＳＦＥＴ２１のドレイン表面が、ダイパッド４１Ａに半
田付けされてもよい。または、銀粒子を含む導電性ガラ
スを用いてダイパッド４１Ａに接続されてもよい。
り、一般的なリードフレーム半田仕上げを有してもよ
い。ショットキーダイオード２２の底部カソード表面と
ＭＯＳＦＥＴ２１の底部ドレイン表面は、導電性エポキ
シ樹脂ダイ接着部品を介してダイパッド４１Ａに接続さ
れ、従って、ピン７およびピン８に接続される。代わり
に、ショットキーダイオード２２のカソード表面とＭＯ
ＳＦＥＴ２１のドレイン表面が、ダイパッド４１Ａに半
田付けされてもよい。または、銀粒子を含む導電性ガラ
スを用いてダイパッド４１Ａに接続されてもよい。
【００２９】ショットキーダイオード２２のアノード電
極は、金のボンディングワイヤ５０および５１によっ
て、ＭＯＳＦＥＴ２１のソース電極にワイヤ結合され
る。ＭＯＳＦＥＴ２１のソース電極およびゲート電極
は、各々、金のワイヤ５２および５３によって、ピン１
およびピン２の内部ボンディング拡張部分に接続され
る。代わりに、アルミニウムボンディングワイヤが使用
されてもよい。
極は、金のボンディングワイヤ５０および５１によっ
て、ＭＯＳＦＥＴ２１のソース電極にワイヤ結合され
る。ＭＯＳＦＥＴ２１のソース電極およびゲート電極
は、各々、金のワイヤ５２および５３によって、ピン１
およびピン２の内部ボンディング拡張部分に接続され
る。代わりに、アルミニウムボンディングワイヤが使用
されてもよい。
【００３０】ＭＯＳＦＥＴ２０のドレインは導電性エポ
キシ樹脂ダイ接着部品を介して、ダイパッド４１Ｂに接
続される。よって、リードフレーム４０のピン５および
ピン６にも接続される。代わりに、ＭＯＳＦＥＴ２０の
ドレイン面が、ダイパッド４１Ｂに半田付けされてもよ
い。または、銀粒子を含む導電性ガラスを用いてパッド
４１Ｂに伝導されてもよい。
キシ樹脂ダイ接着部品を介して、ダイパッド４１Ｂに接
続される。よって、リードフレーム４０のピン５および
ピン６にも接続される。代わりに、ＭＯＳＦＥＴ２０の
ドレイン面が、ダイパッド４１Ｂに半田付けされてもよ
い。または、銀粒子を含む導電性ガラスを用いてパッド
４１Ｂに伝導されてもよい。
【００３１】ＭＯＳＦＥＴ２０のソース電極は、金のボ
ンディングワイヤ５４によって、ピン３の内部ボンディ
ング拡張部分にワイヤ結合される。ＭＯＳＦＥＴ２０の
ゲート電極は、金のボンディングワイヤ５５によって、
ピン４の内部ボンディング拡張部分に結合される。代わ
りに、アルミニウムボンディングワイヤが使用されても
よい。
ンディングワイヤ５４によって、ピン３の内部ボンディ
ング拡張部分にワイヤ結合される。ＭＯＳＦＥＴ２０の
ゲート電極は、金のボンディングワイヤ５５によって、
ピン４の内部ボンディング拡張部分に結合される。代わ
りに、アルミニウムボンディングワイヤが使用されても
よい。
【００３２】ピン１からピン８の内部ボンディング拡張
部分は、一般的に、銀めっきまたは金めっきされる。ボ
ンディングワイヤは、一般的に、従来技術において既知
であるサーモソニックボールボンディングを用いて、ダ
イ表面および内部ボンディング拡張部分に結合される。
しかし、本発明の範囲を逸脱することなく、他の処理も
使用できる。
部分は、一般的に、銀めっきまたは金めっきされる。ボ
ンディングワイヤは、一般的に、従来技術において既知
であるサーモソニックボールボンディングを用いて、ダ
イ表面および内部ボンディング拡張部分に結合される。
しかし、本発明の範囲を逸脱することなく、他の処理も
使用できる。
【００３３】その後、ハウジング３０が従来の成形作業
で形成される。ハウジング３０は、ＮＩＴＴＯ ＭＰ７
４００のような成形化合物であってよい。しかし、セラ
ミック、気密材料、または、射出成形金属のような他の
種類の材料が使用されてもよい。
で形成される。ハウジング３０は、ＮＩＴＴＯ ＭＰ７
４００のような成形化合物であってよい。しかし、セラ
ミック、気密材料、または、射出成形金属のような他の
種類の材料が使用されてもよい。
【００３４】図６は本発明による第２の実施の形態を示
す。図５における部品と同じ部品には、同じ符号が付さ
れている。図６の部品は、図５におけるその部品の位置
から移動させられている。ＭＯＳＦＥＴ２０はパッド４
１Ａに固定され、ＭＯＳＦＥＴ２１とショットキーダイ
オード２２は、パッド４１Ｂに固定される。ＭＯＳＦＥ
Ｔ２０およびＭＯＳＦＥＴ２１のゲートは、各々、ピン
２およびピン４に結合され、ＭＯＳＦＥＴ２１のソース
電極は、ピン３に接続される。図６に示されたさらなる
発明によると、ＭＯＳＦＥＴ２０のソース電極は、ハウ
ジング３０内のワイヤボンド１００によって、パッド４
１Ｂにワイヤ結合される。従って、ＭＯＳＦＥＴ２０の
ソースは、通常、ＭＯＳＦＥＴ２１のドレイン電極およ
びショットキーダイオード２２のカソード電極に内部で
接続される。これらの接続は、図５において、外部でな
された。さらに、本発明によると、ＭＯＳＦＥＴ２０の
ソース電極は、ワイヤボンド１０１により、ケルビン接
続として、ピン１にワイヤ結合される。
す。図５における部品と同じ部品には、同じ符号が付さ
れている。図６の部品は、図５におけるその部品の位置
から移動させられている。ＭＯＳＦＥＴ２０はパッド４
１Ａに固定され、ＭＯＳＦＥＴ２１とショットキーダイ
オード２２は、パッド４１Ｂに固定される。ＭＯＳＦＥ
Ｔ２０およびＭＯＳＦＥＴ２１のゲートは、各々、ピン
２およびピン４に結合され、ＭＯＳＦＥＴ２１のソース
電極は、ピン３に接続される。図６に示されたさらなる
発明によると、ＭＯＳＦＥＴ２０のソース電極は、ハウ
ジング３０内のワイヤボンド１００によって、パッド４
１Ｂにワイヤ結合される。従って、ＭＯＳＦＥＴ２０の
ソースは、通常、ＭＯＳＦＥＴ２１のドレイン電極およ
びショットキーダイオード２２のカソード電極に内部で
接続される。これらの接続は、図５において、外部でな
された。さらに、本発明によると、ＭＯＳＦＥＴ２０の
ソース電極は、ワイヤボンド１０１により、ケルビン接
続として、ピン１にワイヤ結合される。
【００３５】他の実装形式も使用できるが、表面実装パ
ッケージ（好ましくは、ＳＯ−８）における共通実装は
相当の基板領域を節約することに注目すべきである。結
果として得られる装置は、通常の量産半田付け技術を用
いて、プリント基板にまで半田付けできる。
ッケージ（好ましくは、ＳＯ−８）における共通実装は
相当の基板領域を節約することに注目すべきである。結
果として得られる装置は、通常の量産半田付け技術を用
いて、プリント基板にまで半田付けできる。
【００３６】本発明は、特定の実施の形態に関して述べ
られているけれども、他の多くの変形や修正、および、
他の用途が、当業者に明らかである。それ故、本発明
は、本明細書における特定の開示によっては制限され
ず、添付の特許請求の範囲によってのみ制限されること
が好ましい。
られているけれども、他の多くの変形や修正、および、
他の用途が、当業者に明らかである。それ故、本発明
は、本明細書における特定の開示によっては制限され
ず、添付の特許請求の範囲によってのみ制限されること
が好ましい。
【００３７】
【発明の効果】本発明による半導体装置により、実装さ
れる支持基板の領域を節約できる。
れる支持基板の領域を節約できる。
【図１】 既知のバックコンバータ回路の回路図。
【図２】 制御ＭＯＳＦＥＴ、および、並列に接続され
たＭＯＳＦＥＴとショットキーダイオードとからなる同
期整流器を採用した本発明の回路図。
たＭＯＳＦＥＴとショットキーダイオードとからなる同
期整流器を採用した本発明の回路図。
【図３】 本発明の実施の形態において、図２のＭＯＳ
ＦＥＴダイとショットキーダイの両方を格納するために
使用できる８ピンＳＯ−８型パッケージの斜視図。
ＦＥＴダイとショットキーダイの両方を格納するために
使用できる８ピンＳＯ−８型パッケージの斜視図。
【図４】 図３のパッケージと図２の回路の図式的な上
面図。
面図。
【図５】 一定の間隔が開けられたリードフレームパッ
ドに固定され、かつ、ダイとリードフレームピン出力と
の間にワイヤボンドを備えるＭＯＳＦＥＴとショットキ
ーダイオードダイの実装を示す、図３および図４で示さ
れたパッケージのリードフレームの上面図、および、拡
大挿入図。
ドに固定され、かつ、ダイとリードフレームピン出力と
の間にワイヤボンドを備えるＭＯＳＦＥＴとショットキ
ーダイオードダイの実装を示す、図３および図４で示さ
れたパッケージのリードフレームの上面図、および、拡
大挿入図。
【図６】 本発明のさらなる実施の形態を示す図。
１、２、３、４、５、６、７、８ ピン ２０、２１ ＭＯＳＦＥＴダイ ２２ ショットキーダイオードダイ ３０ ハウジング ４０ リードフレーム ４１Ａ、４１Ｂ ダイパッド ５０、５１、５２、５３、５４、５５、１００、１０１
ボンディングワイヤ
ボンディングワイヤ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チュアン・チェア アメリカ合衆国90278カリフォルニア州レ ドンド・ビーチ、ブーアヒーズ・アベニュ ー1908番、アパートメント３ (72)発明者 ナレシュ・タパー アメリカ合衆国90025カリフォルニア州ロ サンジェルス、ペラム・アベニュー1950 番、アパートメント９ (72)発明者 スリニ・シルベンカタチャリ アメリカ合衆国90278カリフォルニア州レ ドンド・ビーチ、メイヤー・レイン701番、 アパートメント・ジェイ
Claims (15)
- 【請求項１】 電極を備えた向かい合う表面をもつ少な
くとも第１、第２および第３の半導体ダイと、 前記第１および第２の半導体ダイが配置される第１のダ
イパッド領域と前記第３の半導体ダイが配置される別の
第２のダイパッド領域とを備えた導電性リードフレーム
と、 前記第１のダイパッド領域の一端に統合され、かつ、そ
の一端から引き出される複数の第１ピンと、 前記第２のダイパッド領域の一端に統合され、かつ、そ
の一端から引き出される複数の第２ピンと、 互いに分離され、かつ、前記第１および第２のダイパッ
ド領域から分離される複数の第３ピンと、 前記第１の半導体ダイにおける一方の表面を前記第３ピ
ンのうち少なくとも１つのピンに接続する複数の第１ボ
ンディングワイヤと、 前記第３の半導体ダイにおける一方の表面を前記第３ピ
ンのうち少なくとも１つのピン、または、前記第１のダ
イパッド領域に接続する複数の第２ボンディングワイヤ
と、 前記リードフレーム、前記第１、第２および第３の半導
体ダイ、並びに、前記第１および第２ボンディングワイ
ヤを覆うハウジングとからなり、 前記第１、第２および第３ピンは、外部接続のために、
前記ハウジングの周囲から引き出される半導体装置。 - 【請求項２】 前記第１および第３の半導体ダイが、各
々、ソース電極、ドレイン電極、および、ゲート電極を
備えたＭＯＳＦＥＴダイであり、 前記第１のダイパッド領域に接触する前記第１の半導体
ダイの表面と前記第２のダイパッド領域に接触する前記
第３の半導体ダイの表面がドレイン電極であり、 前記第１の半導体ダイのゲート電極、前記第３の半導体
ダイのゲート電極、および、前記第１の半導体ダイのソ
ース電極が、各々、前記第３ピンのうち１つのピンに接
続される請求項１に記載の半導体装置。 - 【請求項３】 前記第２の半導体ダイがショットキーダ
イオードダイであって、 前記第２の半導体ダイにおける一方の表面は、前記ショ
ットキーダイオードダイのカソード電極を備え、 前記第２の半導体ダイにおける他方の表面は、前記ショ
ットキーダイオードダイのアノード電極を備え、 前記ショットキーダイオードダイの前記カソード電極
は、前記第１の半導体ダイのドレイン電極、および、前
記第１ピンに電気的に接続されるように、前記第１のダ
イパッド領域に結合される請求項２に記載の半導体装
置。 - 【請求項４】 前記ショットキーダイオードダイの前記
アノード電極が、ボンディングワイヤを介して、前記第
１の半導体ダイの前記ソース電極に結合される請求項３
に記載の半導体装置。 - 【請求項５】 前記ハウジング、並びに、前記第１、第
２および第３ピンが、ＳＯ−８パッケージ基準に従う請
求項１から請求項４のいずれかに記載の半導体装置。 - 【請求項６】 前記第３ピンが、前記ハウジングの一方
の共通エッジに沿って配置される請求項１から請求項５
のいずれかに記載の半導体装置。 - 【請求項７】 前記第３ピンにおける各々のピンが、他
のピンおよび各々のダイパッド領域と同一平面上にある
拡張されたボンディングパッド領域を有する請求項１か
ら請求項６のいずれかに記載の半導体装置。 - 【請求項８】 さらに、前記第３の半導体ダイにおける
一方の表面を前記第３ピンのうち１つのピンに接続する
ケルビン接続ワイヤボンドを備えた請求項１から請求項
７のいずれかに記載の半導体装置。 - 【請求項９】 ドレイン電極、ソース電極、および、ゲ
ート電極を備えた向かい合う表面をもつ第１および第２
のＭＯＳＦＥＴダイと、 アノード電極およびカソード電極を備えた向かい合う表
面をもつショットキーダイオードダイと、 前記第１のＭＯＳＦＥＴダイと前記ショットキーダイオ
ードダイが配置される第１のダイパッド領域と、前記第
２のＭＯＳＦＥＴダイが配置される別の第２のダイパッ
ド領域とを備えた導電性リードフレームと、 前記第１のダイパッド領域の一端に統合され、その一端
から引き出される複数の第１ピンと、 前記第２のダイパッド領域の一端に統合され、その一端
から引き出される複数の第２ピンと、 互いに分離され、かつ、第１および第２のダイパッド領
域から分離される複数の第３ピンと、 前記第１のＭＯＳＦＥＴダイのソース電極を、前記第３
ピンのうち少なくとも１つに接続する複数の第１ボンデ
ィングワイヤと、 前記第２のＭＯＳＦＥＴダイのソース電極を、前記第３
ピンのうち別の１つ、または、前記第１のダイパッド領
域に接続する複数の第２ボンディングワイヤと、 前記リードフレーム、前記ＭＯＳＦＥＴダイおよびショ
ットキーダイオードダイ、並びに、前記ボンディングワ
イヤを覆うハウジングとからなり、 前記第１のＭＯＳＦＥＴダイとショットキーダイオード
ダイは、前記第１のＭＯＳＦＥＴダイのドレイン電極と
前記ショットキーダイオードダイのカソード電極が前記
第１のダイパッド領域に電気的に結合されるように、前
記第１のダイパッド領域に配置され、 前記第２のＭＯＳＦＥＴダイは、前記第２のＭＯＳＦＥ
Ｔダイのドレイン電極が前記第２のダイパッド領域に電
気的に結合されるように、前記第２のダイパッド領域に
配置され、 前記第１、第２および第３ピンは、外部接続のために、
前記ハウジングの周囲から引き出される半導体装置。 - 【請求項１０】 前記ショットキーダイオードダイのア
ノード電極が、ボンディングワイヤを介して、前記第１
のＭＯＳＦＥＴダイのソース電極に結合される請求項９
に記載の半導体装置。 - 【請求項１１】 前記ハウジング、並びに、前記第１、
第２および第３ピンが、ＳＯ−８パッケージ基準に従う
請求項９または請求項１０に記載の半導体装置。 - 【請求項１２】 前記第１および第２ピンが、前記ハウ
ジングの一方の共通エッジに沿って配置される請求項
９、請求項１０、または、請求項１１に記載の半導体装
置。 - 【請求項１３】 前記第３ピンが、前記ハウジングの向
かい合う他方の共通エッジに沿って配置される請求項９
から請求項１２のいずれかに記載の半導体装置。 - 【請求項１４】 前記第３ピンにおける各々のピンが、
他のピンおよび各々のダイパッド領域と同一平面上にあ
る拡張されたボンディングパッド領域を有する請求項９
から請求項１３のいずれかに記載の半導体装置。 - 【請求項１５】 さらに、前記第２のＭＯＳＦＥＴダイ
のソース電極を前記第３ピンのうち１つのピンに接続す
るケルビン接続ワイヤボンドを備えた請求項９から請求
項１４のいずれかに記載の半導体装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/577,867 US6388319B1 (en) | 1999-05-25 | 2000-05-24 | Three commonly housed diverse semiconductor dice |
| US09/812,464 US6448643B2 (en) | 2000-05-24 | 2001-03-20 | Three commonly housed diverse semiconductor dice |
| US09/577867 | 2001-03-20 | ||
| US09/812464 | 2001-03-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001358288A true JP2001358288A (ja) | 2001-12-26 |
| JP3583382B2 JP3583382B2 (ja) | 2004-11-04 |
Family
ID=27077364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001155346A Expired - Fee Related JP3583382B2 (ja) | 2000-05-24 | 2001-05-24 | 半導体ダイの実装構造 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3583382B2 (ja) |
| TW (1) | TW521416B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011199162A (ja) * | 2010-03-23 | 2011-10-06 | Sanken Electric Co Ltd | 半導体装置 |
| JP2011199161A (ja) * | 2010-03-23 | 2011-10-06 | Sanken Electric Co Ltd | 半導体装置 |
| KR101116202B1 (ko) | 2004-03-31 | 2012-03-07 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체장치 |
| WO2013046824A1 (ja) * | 2011-09-30 | 2013-04-04 | ローム株式会社 | 半導体装置 |
| JP2017005165A (ja) * | 2015-06-12 | 2017-01-05 | 富士電機株式会社 | 半導体装置 |
-
2001
- 2001-05-23 TW TW090112406A patent/TW521416B/zh not_active IP Right Cessation
- 2001-05-24 JP JP2001155346A patent/JP3583382B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101116202B1 (ko) | 2004-03-31 | 2012-03-07 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체장치 |
| JP2011199162A (ja) * | 2010-03-23 | 2011-10-06 | Sanken Electric Co Ltd | 半導体装置 |
| JP2011199161A (ja) * | 2010-03-23 | 2011-10-06 | Sanken Electric Co Ltd | 半導体装置 |
| US8304902B2 (en) | 2010-03-23 | 2012-11-06 | Sanken Electric Co., Ltd. | Semiconductor device |
| WO2013046824A1 (ja) * | 2011-09-30 | 2013-04-04 | ローム株式会社 | 半導体装置 |
| US8970020B2 (en) | 2011-09-30 | 2015-03-03 | Rohm Co., Ltd. | Semiconductor device |
| JPWO2013046824A1 (ja) * | 2011-09-30 | 2015-03-26 | ローム株式会社 | 半導体装置 |
| US9099331B2 (en) | 2011-09-30 | 2015-08-04 | Rohm Co., Ltd. | Semiconductor device |
| JP2017005165A (ja) * | 2015-06-12 | 2017-01-05 | 富士電機株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3583382B2 (ja) | 2004-11-04 |
| TW521416B (en) | 2003-02-21 |
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