JP4709349B2 - 半導体ダイハウジング装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、より詳細には、サイズおよび接合パターンが異なる複数のダイが共通ダイパッドに固定され、別のダイが別のダイパッドに固定され、すべてが共通のパッケージないしハウジング内に配設される新規な半導体装置に関する。
【０００２】
【従来の技術】
多くの電気回路、例えば、ＤＣ／ＤＣコンバータ、同期コンバータなどは、ＭＯＳＦＥＴやショットキーダイオードなどのいくつかの半導体部品を必要とする。これらの半導体部品は、携帯型電子装置に頻繁に使用され、一般に、別々に収納され、個別に支持基板に装着しなければならない。別々に収納された部品は基板上で場所をとる。さらに各部品が熱を発生し、マイクロプロセッサなど他の部品の近辺にある場合、マイクロプロセッサの動作を妨げることがある。
【０００３】
図１は、従来のバックコンバータ（back conberter）回路、又は降圧コンバータとも呼ばれる回路であり、一般に、携帯型電子装置や類似物の回路板上の集積回路やプロセッサに供給される電圧を下げるのに使用される。例えば、この回路は、ＤＣ１２Ｖの入力電圧をＤＣ５Ｖ（あるいはＤＣ３．３ＶまたはＤＣ１．５Ｖ）に下げて、集積回路やその他の負荷（図示せず）を駆動するために使用される。
【０００４】
図１に示されたバックコンバータ回路は公知の回路であり、ＮチャンネルＭＯＳＦＥＴ１０を、ＭＯＳＦＥＴゲートＧに接続された適切な制御回路１１の制御下でスイッチング機能のために使用している。ショットキーダイオード１２は、このカソードがＭＯＳＦＥＴ１０のドレインＤに接続され、出力電流をインダクタ１３とキャパシタ１４に還流するのに使用されている。
【０００５】
米国特許第５，８１４，８８４号は、ＭＯＳＦＥＴとショットキーダイオードとを共通のダイパッド上に装着して基板上のスペース、部品数とコストを減少させるパッケージを開示している。
【０００６】
【発明が解決しようとする課題】
複数の半導体装置が必要とする基板上の面積を削減し、高密度適用例において電力変換装置およびその他の電力サブシステムの部品数および組み立てコストを削減することが望ましい。
【０００７】
【課題を解決するための手段】
本発明による半導体装置は、それぞれ電極を含む対向する表面を有する少なくとも第１、第２および第３の半導体ダイと、第１および第２の分離したダイパッド領域を有し、第１と第２の半導体ダイが第１のダイパッド上に配設され、第３の半導体ダイが第２のダイパッド上に配設された導電性リードフレームと、第１のダイパッドの一縁部と一体であり、そこから延びる第１の複数のピンと、第２のダイパッドの一縁部と一体であり、そこから延びる第２の複数のピンと、互いにかつ第１および第２のダイパッドから分離された第３の複数のピンと、第１の半導体ダイの一表面を第３の複数のピンの少なくとも１つに接続する第１の複数のボンディングワイヤと、第３の半導体ダイの一表面を第３の複数のピンのうちの少なくとも別の１つに接続する第２の複数のボンディングワイヤと、リードフレーム、半導体ダイおよびボンディングワイヤを収納するハウジングとを含み、第１、第２および第３の複数のピンが外部に接続するためにこのハウジングの周囲部から延びている。
【０００８】
このハウジングと第１、第２および第３の複数のピンはＳＯ−８パッケージ標準に準拠している。第１および第２の複数のピンはハウジングの共通縁部に沿って配設することができる。第３の複数のピンはハウジングの反対側の共通縁部に沿って配設されることが好ましい。
【０００９】
本発明の別の態様では、第１と第２のダイがＭＯＳＦＥＴダイであり、それぞれソース電極、ドレイン電極およびゲート電極を有し、第１および第２のダイパッド領域にそれぞれ接触する第１および第２のＭＯＳＦＥＴダイの表面がドレイン電極であり、第１と第２のＭＯＳＦＥＴダイのそれぞれのソース電極とゲート電極が第３の複数のピンのそれぞれ１つに接続されている。
【００１０】
第２の半導体ダイはショットキーダイオードダイであることが好ましく、第２の半導体ダイの反対側表面はショットキーダイオードのカソード電極を含み、それが第１のダイパッド領域に結合され、これによりショットキーダイオードのカソード電極が第１のＭＯＳＦＥＴダイのドレイン電極と第１の複数のピンとに電気的に接続される。ショットキーダイオードダイの反対側表面はアノード電極を含んでいる。ショットキーダイオードダイのアノード電極はボンディングワイヤを介して第１のＭＯＳＦＥＴダイのソース電極に結合することが好ましい。
【００１１】
本発明のその他の特徴および利点は、添付の図面を参照して行う本発明の以下の説明から明らかになるであろう。
【００１２】
【発明の実施の形態】
図２は、ＮチャンネルＭＯＳＦＥＴ２０をスイッチング装置として使用し、ＮチャンネルＭＯＳＦＥＴ２１とショットキーダイオード２２を並列接続して同期整流に使用した同期型バックコンバータ回路である。また、図２の回路はフォワード同期型整流回路にも使用される。
【００１３】
本発明では、破線で囲ったブロック２３に示すようにＭＯＳＦＥＴ２０、ＭＯＳＦＥＴ２１およびショットキーダイオード２２が共通のハウジングにダイの形で一緒にパッケージングされている。この回路は、図１のショットキーダイオード１２の「損失の多い」順方向電圧降下で見られる損失を回避するのに有用である。また、制御回路２４の「待機」状態のときに同期型整流装置に見られる逆方向電流をショットキーダイオード２２が扱うので、垂直導通ＭＯＳＦＥＴ２１の固有ボデーダイオード効果を除去する。
【００１４】
図２のＭＯＳＦＥＴ２０、２１は３０ｖ、３５ミリオームのダイで、International Rectifier Corporation社から入手可能である。
【００１５】
ハウジング２３は、図３、４に示した公知のＳＯ８タイプの形をとることができる。すなわち、図３は８本のインラインピン１から８（図４）を備える表面実装用ＳＯ８ハウジングを示しており、これらのピンはプラスチックの絶縁ハウジング３０から延びている。図４に示すように、ＭＯＳＦＥＴダイ２０、ＭＯＳＦＥＴダイ２１およびショットキーダイオードダイ２２は共通のパッケージ３０（後述する）内に実装され、相互接続されて図２またはその他の回路構成で外部接続可能となっている。しかしながら、回路のインダクタンスを低減するためにできるだけ多くの内部接続を行うことが好ましい。
【００１６】
図４では、ＭＯＳＦＥＴ２１のドレインとショットキーダイオード２２のカソードが互いに接続され、後述するように、共通のリードフレーム部のピン７から８に接続されている。ＭＯＳＦＥＴ２１のソースとゲートはワイヤボンドにより分離され、ピン１とピン２にそれぞれ接続され、ショットキーダイオード２２のアノードはワイヤボンドによりＭＯＳＦＥＴ２１のソースに接続されている。図５は、リードフレーム４０、ＭＯＳＦＥＴ２０、ＭＯＳＦＥＴ２１およびショットキーダイオード２２をより詳細に示したものである。リードフレーム４０は第１のダイパッド４１Ａを有し、ダイパッド４１Ａからピン７とピン８が一体に延びている。第１のダイパッド４１Ａは、従来のリードフレームの主パッド本体よりも大きくして、ＭＯＳＦＥＴ２１とショットキーダイオード２２の両方をそれに搭載可能である。また、リードフレーム４０は第２のダイパッド４１Ｂを有し、ダイパッド４１Ｂからはピン５とピン６が一体に延びている。本発明の新たな態様によれば、プラスチックの絶縁ハウジング３０の壁厚は従来のハウジングより薄く、耐湿性を著しく低下させずに、より大きなダイパッド４１Ａ、４１Ｂが収容できる。
【００１７】
また、リードフレームはピン１からピン４と、成型ハウジング３０内にあるそれぞれのボンディングパッド延長部を収容する。本来、これらは（成型中）リードフレーム本体４０と一体であるが、図では、ピン１から４を互いに、かつダイパッド４１Ａ、４１Ｂから分離する苛酷な条件の下にある。一般に、ピン１から４は互いにかつダイパッド４１Ａ、４１Ｂと同一平面上にある。
【００１８】
リードフレーム４０は導電性フレームであり、従来のリードフレームのハンダ仕上げを施すことができる。ショットキーダイオード２２の底部カソード表面とＭＯＳＦＥＴ２１の底部ドレイン表面は、導電性エポキシのダイ接着剤によりダイパッド４１Ａに接続され、これによりピン７と８に接続される。あるいは、ショットキーダイオード２２のカソード表面とＭＯＳＦＥＴ２１のドレイン表面をダイパッド４１Ａにハンダ付けすることもでき、また銀粒子を含有する導電性ガラスを使用してダイパッド４１Ａに接続することもできる。
【００１９】
ショットキーダイオード２２のアノード電極は、金のボンディングワイヤ５０と５１により、ＭＯＳＦＥＴ２１のソース電極にワイヤボンディングされる。ＭＯＳＦＥＴ２１のソース電極とゲート電極は、金線５２と５３によりそれぞれピン１およびピン２の内部ボンディング延長部にボンディングされる。
【００２０】
あるいは、アルミニウムのボンディングワイヤを使用することも可能である。
【００２１】
ＭＯＳＦＥＴ２０のドレインは、導電性エポキシのダイ接着剤によりダイパッド４１Ｂに接続され、これによりリードフレーム４０のピン５と６に接続される。あるいは、銀粒子を含有する導電性ガラスを使用してＭＯＳＦＥＴ２０のドレイン表面をダイパッド４１Ｂにハンダ付け、また銀粒子を含有する導電性ガラスを使用してダイパッド４１Ｂに接続することもできる。
【００２２】
ＭＯＳＦＥＴ２０のソース電極は、金のボンディングワイヤ５４によりピン３の内部ボンディング延長部にボンディングされる。ＭＯＳＦＥＴ２０のゲート電極は金のボンディングワイヤ５５によりピン４の内部ボンディング延長部にボンディングされる。その代わりに、アルミニウムのボンディングワイヤを使用することも可能である。
【００２３】
ピンの内部ボンディング延長部は、通常は、銀または金メッキされている。ボンディングワイヤは、当技術分野で公知のように、一般に熱−超音波型ボールボンディングでダイ表面および内部ボンディング延長部にボンディングされるが、本発明の範囲から逸脱せずに他の方法を使用することも可能である。
【００２４】
その後、ＮＩＴＴＯ ＭＰ７４００などのモールド剤により、従来の成型操作でハウジング３０が形成される。しかし、セラミックやハーメチック材料あるいは射出成型金属など他のタイプの材料を使用することもできる。
【００２５】
他のパッケージスタイルを使用することも可能であるが、表面実装パッケージ（好ましくはＳＯ８）中に一緒に収納するとかなりの基板スペースが節約できることに留意されたい。こうして完成した装置は、従来の量産ハンダ付け技術によりプリント回路板にハンダ付けすることが可能である。
【００２６】
本発明を上述した実施形態に関連して説明してきたが、他の多くの変形例や修正例、および使用法を採ることは当業者にとって明らかである。したがって、本発明は、この上述の開示に限定されるものではなく、特許請求の範囲の記載によって限定されるものである。
【図面の簡単な説明】
【図１】従来のバックコンバータ回路の回路図である。
【図２】本発明の一実施例を示す図で、直列接続のＭＯＳＦＥＴと、並列接続のＭＯＳＦＥＴおよびショットキーダイオードを使用した回路図である。
【図３】本発明の一実施例による図２のＭＯＳＦＥＴダイとショットキーダイを収納するために使用可能なＳＯ８型パッケージの斜視図である。
【図４】図３のパッケージと図２の回路の概略上面図である。
【図５】両方のＭＯＳＦＥＴダイとショットキーダイオードダイがリードフレームに固定された、図３および４のパッケージのリードフレーム上面図である。
【符号の説明】
１０ ＭＯＳＦＥＴ
１１、２４ 制御回路
１２、２２ ショットキーダイオード
１３ インダクタ
１４ キャパシタ
２０、２１ ＭＯＳＦＥＴダイ
２３ ブロック
３０ ハウジング
４０ リードフレーム
４１Ａ、４１Ｂ ダイパッド
５０〜５５ ボンディングワイヤ

Claims (17)

  1. それぞれが電極を含む対向する表面を有する、少なくとも第１、第２および第３の半導体ダイと、
    第１および第２の分離されたダイパッド領域を含む導電性リードフレームであって、前記第１および第２の半導体ダイが前記第１のダイパッド上に配設され、前記第３の半導体ダイが前記第２のダイパッド上に配設された導電性リードフレームと、
    前記第１のダイパッドの一縁部と一体であり、それから延びる第１の複数のピンと、
    前記第２のダイパッドの一縁部と一体であり、それから延びる第２の複数のピンと、
    相互に分離され、かつ前記第１および第２のダイパッドから分離された第３の複数のピンと、
    前記第１の半導体ダイの一表面を前記第３の複数のピンの少なくとも１つに接続する第１の複数のボンディングワイヤと、
    前記第３の半導体ダイの一表面を前記第３の複数のピンのうち少なくとも別の１つに接続する第２の複数のボンディングワイヤと、
    前記導電性リードフレームと前記半導体ダイと前記ボンディングワイヤを収納するハウジングであって、前記第１、第２および第３の複数のピンが外部に接続するために、前記ハウジングの周囲部から延びるハウジングとを含むことを特徴とする半導体ダイハウジング装置。
  2. 前記ハウジングと前記第１、第２および第３の複数のピンがＳＯ−８パッケージ標準に準拠していることを特徴とする請求項１に記載の半導体ダイハウジング装置。
  3. 前記第１および第２の複数のピンが前記ハウジングの共通縁部に沿って配設されることを特徴とする請求項１に記載の半導体ダイハウジング装置。
  4. 前記第３の複数のピンが前記ハウジングの反対側の共通縁部に沿って配設されることを特徴とする請求項３に記載の半導体ダイハウジング装置。
  5. 前記第１と第３の半導体ダイが、それぞれソース電極、ドレイン電極およびゲート電極を有する第１と第２のＭＯＳＦＥＴダイであり、前記第１と第２のダイパッド領域にそれぞれ接触する第１と第２のＭＯＳＦＥＴダイの表面がドレイン電極であり、前記第１と第２のＭＯＳＦＥＴダイの各ソース電極およびゲート電極が前記第３の複数のピンのそれぞれ１つに接続されることを特徴とする請求項１に記載の半導体ダイハウジング装置。
  6. 前記第２の半導体ダイがショットキーダイオードダイであり、前記第２の半導体ダイの表面が前記第１のダイパッド領域に結合されたショットキーダイオードのカソード電極を含み、該ショットキーダイオードのカソード電極は前記第１のＭＯＳＦＥＴダイのドレイン電極と前記第１の複数のピンに電気的に接続され、前記ショットキーダイオードダイの前記表面に対して対向する表面がアノード電極を含むことを特徴とする請求項５に記載の半導体ダイハウジング装置。
  7. 前記ショットキーダイオードダイのアノード電極が前記ボンディングワイヤを介して前記第１のＭＯＳＦＥＴダイのソース電極に結合されることを特徴とする請求項６に記載の半導体ダイハウジング装置。
  8. 前記ハウジングと前記第１、第２および第３の複数のピンがＳＯ−８パッケージ標準に準拠することを特徴とする請求項７に記載の半導体ダイハウジング装置。
  9. 前記第１と第２の複数のピンが前記ハウジングの共通縁部に沿って配設されることを特徴とする請求項７に記載の半導体ダイハウジング装置。
  10. 前記第３の複数のピンが前記ハウジングの反対側の共通縁部に沿って配設されることを特徴とする請求項９に記載の半導体ダイハウジング装置。
  11. 前記第３の複数のピンのそれぞれが内部ボンディング延長部を有し、該内部ボンディング延長部が他の内部ボンディング延長部およびそれぞれのダイパッド領域と同一平面上にあることを特徴とする請求項１に記載の半導体ダイハウジング装置。
  12. それぞれドレイン電極、ソース電極およびゲート電極を含む対向する表面を有する第１および第２のＭＯＳＦＥＴダイと、それぞれアノード電極とカソード電極を含む対向する表面を有するショットキーダイオードダイと、第１および第２の分離したダイパッド領域を含む導電性リードフレームであって、前記第１のＭＯＳＦＥＴダイと前記ショットキーダイオードダイが、前記第１のダイパッド上に配設されて、そのドレイン電極とカソード電極がダイパッドに電気的に結合され、前記第２のＭＯＳＦＥＴダイが前記第２のダイパッド上に配設されて、そのドレイン電極が該ダイパッドに電気的に結合された導電性リードフレームと、前記第１のダイパッドの一縁部と一体であり、それから延びる第１の複数のピンと、前記第２のダイパッドの一縁部と一体であり、それから延びる第２の複数のピンと、互いにかつ前記第１および第２のダイパッドから分離された第３の複数のピンと、前記第１のＭＯＳＦＥＴダイのソース電極を第３の複数のピンの少なくとも１つに接続する第１の複数のボンディングワイヤと、前記第２のＭＯＳＦＥＴダイのソース電極を第３の複数のピンのうちの少なくとも別の１つに接続する第２の複数のボンディングワイヤと、前記導電性リードフレームと前記ＭＯＳＦＥＴダイと前記ショットキーダイオードダイおよび前記ボンディングワイヤを収納するハウジングであって、前記第１、第２および第３の複数のピンが外部に接続するために、前記ハウジングの周囲部から延びるハウジングとを含むことを特徴とする半導体ダイハウジング装置。
  13. 前記ショットキーダイオードダイのアノード電極が前記ボンディングワイヤを介して前記第１のＭＯＳＦＥＴダイのソース電極に結合されることを特徴とする請求項１２に記載の半導体ダイハウジング装置。
  14. 前記ハウジングと前記第１、第２および第３の複数のピンがＳＯ−８パッケージ標準に準拠することを特徴とする請求項１２に記載の半導体ダイハウジング装置。
  15. 前記第１および第２の複数のピンが前記ハウジングの共通縁部に沿って配設されることを特徴とする請求項１２に記載の半導体ダイハウジング装置。
  16. 前記第３の複数のピンが前記ハウジングの反対側の共通縁部に沿って配設されることを特徴とする請求項１５に記載の半導体ダイハウジング装置。
  17. 前記第３の複数のピンのそれぞれが内部ボンディング延長部を有し、該内部ボンディング延長部が他の内部ボンディング延長部およびそれぞれのダイパッド領域と同一平面上にあることを特徴とする請求項１２に記載の半導体ダイハウジング装置。
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