JP2011009767A - 半導体装置 - Google Patents

Abstract

【課題】チップ面積当たりのオン抵抗を低減し電源回路等の効率を向上させた横形パワーＭＯＳＦＥＴを提供する。
【解決手段】横形パワーＭＯＳＦＥＴは、外部ソース電極と接続してある低抵抗ｐ型半導体基板１上のｐ型半導体領域の中の半導体表面からｐ型半導体領域までを貫通する低抵抗打抜き導電領域を設け、この低抵抗打抜き導電領域で挟まれる半導体領域にドレイン電極１２ａと電気的に接続される２個以上のｎ型ドレイン領域８ｂを形成し、アクティブ領域上の外部ドレイン領域１６ａを設ける。
【選択図】図１

Description

本発明は高周波対応の電力用半導体装置に関し、特に高周波対応のパワーＭＯＳＦＥＴの低オン抵抗化並びにこれを用いた電源回路システムに関する。

従来、パソコンやＶＲＭ等のＤＣ／ＤＣ電源回路には低オン抵抗性に優れている縦形パワーＭＯＳＦＥＴが主に使用されていたが、電源回路の高周波化に伴い、電源効率向上のために従来から求められていたパワーＭＯＳＦＥＴの低オン抵抗性のみならず、帰還容量の低減も求められるようになってきた。例えば、Buck型電源回路の場合には上側パワーＭＯＳＦＥＴのスイッチング損失を低減するため、帰還容量を低減する事が高効率化に必要である。

帰還容量を低減できる構造としては横形パワーＭＯＳＦＥＴがあるが、チップ面積当たりのオン抵抗低減が難しいという問題がある。特に基板をソース電極とする横形パワーＭＯＳＦＥＴの場合には半導体裏面と半導体表面を低抵抗に接続する低抵抗打抜き拡散層の面積が大きいため、さらにチップ面積当たりのオン抵抗低減が難しい。

横形パワーＭＯＳＦＥＴにおいてチップ面積当たりのオン抵抗を低減する方法としては前述の低抵抗打抜き拡散層を低抵抗ソース基板と半導体表面間の電流経路として働くｐ型打抜き拡散層部をソース層から分離し、所要の抵抗値に相当する面積に成形し、金属配線によって接続する方法が特開平６−２３２３９６号公報（特許文献１）に開示されている。

特開平６−２３２３９６号公報

前記特開平６−２３２３９６号公報ではチップ面積当たりのオン抵抗低減のためｐ型打抜き拡散層部を低減することに着目はしているものの、ソース層からｐ型打抜き拡散層部を取り除いた場合の具体的な電極配線構造を含む平面構造と断面構造に関する好適な具体的な提案はなされてなかった。このため、必ずしもオン抵抗低減は図れないという問題があった。また、ドレイン耐圧仕様が３０Ｖ程度以下の従来パワートランジスタの寄生抵抗低減方法や実装方法は十分検討されてなかった。

さらにパワーＭＯＳＦＥＴの寄生ダイオード動作を防止して電源回路等の効率を向上するために接続するショットキダイオードの有効な接続方法に関しては十分検討されてなかった。

本発明の目的は、上記の問題を考慮してなされたものであり、電力用半導体装置の帰還容量とオン抵抗に関するものであり、本半導体装置が使用される回路の効率を向上する方法を提供することにある。

本発明の半導体装置の概要を列挙すると以下の通りである。
（１）横型パワーＭＯＳＦＥＴの低抵抗の打抜き拡散層３の間に２個以上のドレイン領域を設けるマルチドレイン型素子にした。
（２）マルチドレイン横型パワーＭＯＳＦＥＴを実現するため第１電極層１２ａの平面レイアウトを新規にした。
（３）アクティブ領域上にドレインパッドを設けた横型パワーＭＯＳＦＥＴである。
（４）低抵抗な打抜き導電領域は低抵抗ｐ型半導体領域または平面サイズが小さいシリコン溝を形成し、細長い多結晶シリコン層または金属層を埋め込む。
（５）主要アクティブ領域上を覆うようにリードを外部端子領域とをバンプ電極または導電性接着剤を通じて電気的に接続する。特にパワートランジスタとショットキダイオードとを並列接続する手段としては隣接配置して接続する。
（６）トランジスタの接続はバンプを介して縦積みにする。
（７）パワートランジスタと同一チップ上にプリドライバ用トランジスタを設ける。
（８）パワートランジスタのチップの入力と制御用ＩＣの出力端子を外部ゲート端子または外部入力端子にてバンプを利用しリード線で接続する。
（９）低抵抗半導体基板の厚さ方向の抵抗が下がるように前記低抵抗半導体基板の少なくとも一部に金属または金属化合物を埋め込む。
（１０）耐圧１００Ｖ以下のパワートランジスタで低抵抗な半導体基板の厚さを６０μｍ以下にする。

本発明の半導体装置によれば、パワートランジスタ等の電力用半導体装置を低損失、低容量化でき、さらに寄生インピーダンスによる悪影響を低減できる。また、本発明のパワートランジスタを使用して電源回路の効率を向上できる。

以上説明したように、本発明によれば、低容量で低オン抵抗でさらに寄生インダクタンスが低いパワーＭＯＳＦＥＴが実現できるため、素子の低コスト化とこれを用いた電源装置の効率向上に効果がある。

実施例１の電力用半導体装置の断面図である。 実施例１の電力用半導体装置の平面図である。 実施例１の電力用半導体装置の断面図である。 実施例２の電力用半導体装置の回路図である。 実施例３の電力用半導体装置の回路図である。 実施例４の電力用半導体装置の平面図である。 実施例４の電力用半導体装置の断面図である。 実施例５の電力用半導体装置の断面図である。 実施例６の電力用半導体装置の断面図である。

以下、本発明に係る電源装置について添付図面を参照しながら以下詳細に説明する。

＜実施例１＞
図１は本実施例の電力用半導体装置の断面図、図２は平面図、図３は平面図２のａ−ａ断面図とｂ−ｂ断面図である。図１から図３に示すように、裏面電極１７と接続してある低抵抗基板であるｐ型半導体基板１上に、ｐ型半導体基板１より高い抵抗のｐ型エピタキシャル層２ａを有し、ｐ型エピタキシャル層２の中には半導体表面からｐ型半導体基板１まで貫通する低抵抗打抜き拡散層３を有し、低抵抗打抜き拡散層３で挟まれるｐ型エピタキシャル層２ａには低抵抗打抜き拡散層３と隣接して形成されるｎ型ソース領域８ａと低抵抗打抜き拡散層３と離れて形成されたｎ型ソース領域８ｃとを設けてある。また符号８ｂはｎ型ドレイン領域である。

図２や図３（ｂ）に示すように、低抵抗打抜き拡散層３と離れて形成されるｎ型ソース領域８ｃはタングステンプラグ１１と第１電極層１２ａを介して低抵抗打抜き拡散層３と接続されている。ｎ型ドレイン領域８ｂはタングステンプラグ１１と第１電極層１２ｂを介して第２電極層１４ａと接続してあり、保護膜１５で被覆してない第２電極層１４ａ部、すなわち１６ａが外部ドレイン電極として働く電極パッドである。ここで、電極パッド１６ｃはトランジスタ動作するゲート電極６ａが配置されているアクティブ領域上に絶縁層１０を介して形成されている。

従来技術の横型パワートランジスタではｎ型ドレイン領域８ｂ上の第１電極層１２ｂとゲート電極６ａをアクティブ領域の外まで延ばして配線し、アクティブ領域の外にドレイン電極パッドとゲート電極パッドを設けていた。このため、ドレイン電極である第１電極層１２ａが細長く伸びるためにドレイン抵抗が増加し、さらにドレインパッド領域のスペースによりアクティブ領域が小さくなった。これに対し、本実施例ではドレイン抵抗の低減が図れる。

ところで、横型トランジスタ構造はドレイン・ゲート間の容量が小さいが、通常低抵抗打抜き拡散層３を拡散工程で形成するため縦方向のみならず横方向の拡散も進むため単位面積あたりのオン抵抗が低減しにくい問題があった。

本実施例では上述の低抵抗打抜き拡散層３と離れて形成されるｎ型ソース領域８ｃからのソース電極である第１電極層１２ａへの新しい配線方法により、従来技術では低抵抗打抜き拡散層３の間にはｎ型ドレイン領域８ｂが１個しか配置されなかったのに対し、２個配置することが可能となった。また、従来技術では低抵抗打抜き拡散層３の間にソース領域は２個配置されるが、本実施例では３個配置（低抵抗打抜き拡散層３と隣接して設けないソース拡散領域は１個が増加）できる。このため、単位面積あたりのＭＯＳＦＥＴのゲート幅が長くなりオン抵抗が低減できる。なお、本実施例では低抵抗打抜き拡散層３の間にソース領域は３個、ドレイン領域は２個形成する場合を示したが、同様にソース領域は５個、ドレイン領域は３個とすることや、さらに多数のソース領域とドレイン領域を配置することも可能である。

本実施例では低抵抗打抜き拡散層３の間に設けるソース領域は３個（低抵抗打抜き拡散層３を隣接して設けないソース拡散領域は１個）の場合を示してあるが、低抵抗打抜き拡散層３を隣接して設けないｎ型ソース領域８ｃの数が多くなるとチャネル抵抗は増加するものの、低抵抗打抜き拡散層３やｎ型ドレイン領域８ｂ(図２の奥行き方向に電流が流れる)の抵抗性分やソースの第１電極層１２ａの抵抗成分が増加する。このためドレイン耐圧が３０Ｖ〜４０Ｖ程度以下の場合には、通常は低抵抗打抜き拡散層３を隣接して設けないｎ型ソース領域８ｃは１個から３個の範囲に単位面積当たりのオン抵抗の最低値が存在する。

ｎ型ドレイン領域８ｂとソース電極とｐ型領域４ａはｐウエル領域で、しきい値電圧を制御するためにｎ型ソース領域８ａ，８ｃとゲート電極層５の下に形成してある。また１１ａ〜１１ｄはタングステンプラグ、第１層電極層１２，絶縁層１３を介して第２電極層１４が形成してある。

本実施例では高いドレイン・ソース間耐圧を確保するためにｎ型ドレイン領域８ｂと隣接して低濃度ｎ型半導体領域７を設けてある。

なお、本実施例の半導体装置はパワーＭＯＳＦＥＴ遮断するためのｎチャネルＭＯＳＦＥＴ（ゲート電極６ｂ，ソース拡散層８ｄ，ドレイン拡散層８ａ，低濃度ドレイン拡散層７ｂ）、さらにはｎウエル拡散層１８と低濃度ｐ型拡散領域をプロセス追加することにより、パワーＭＯＳＦＥＴをオンさせるためのｐチャンネルＭＯＳＦＥＴ（ゲート電極６ｃ，ソース拡散層９ｄ，ドレイン拡散層９ｃ，低濃度ドレイン拡散層１９）やゲート電極６ｄを使ったキャパシタを同一チップに形成することができるという特徴がある。また、キャパシタを電極パッド16ｂの下に配置することにより占有面積の増加を防げられる。

符号１４ｂは１４ａ，１４ｃと同時に形成される第２電極層でパワートランジスタからのノイズを低減するためにパワートランジスタと制御用ＭＯＳＦＥＴとの間に配置してある。

本実施例ではｐ型エピタキシャル層２ａの場合の横型パワーＭＯＳＦＥＴを例にとり説明したが相当する半導体層ががｎ型エピタキシャル層の場合の横型パワーＭＯＳＦＥＴに適用しても同様である。

＜実施例２＞
図４は本実施例の電力用半導体装置の回路図である。実施例１の電力用半導体装置は上アーム用パワーＭＯＳＦＥＴチップ４０１または下アーム用パワーＭＯＳＦＥＴチップ４０２または両方に使用できる。本実施例の回路は非絶縁型ＤＣ／ＤＣ電源回路であるＢｕｃｋ型電源回路であって、４８Ｖ〜５Ｖ程度の入力電圧Ｖｉｎの電圧を下げて５Ｖ〜０.５Ｖの出力電圧Ｖｏｕｔを得る回路である。符号３１１はマイクロプロセッサ等の負荷、３０９はインダクタンス、310はキャパシタである。パワーＭＯＳＦＥＴ４０１，４０２は、パワーMOSFET100,２００を内蔵し、本実施例ではｎチャネルＭＯＳＦＥＴ１０３，２０３とゲート保護用の多結晶シリコンダイオード１０７，２０９も内蔵した場合を示す。

外部ドレイン端子は５０１，５０５、外部ソース端子は５０２，５０６、外部ゲート端子は外部端子の５０９，５１０であって、パワーＭＯＳＦＥＴ１００，２００を遮断するための外部入力端子５０３，５０７を設けてある。

符号４０３は制御ＩＣであり、３０３，３１４はパワーＭＯＳＦＥＴ１００をオンさせるためのスイッチ、３１３はパワーＭＯＳＦＥＴ１００をオフさせるためのスイッチである。また、３１５，３１７はパワーＭＯＳＦＥＴ２００をオンさせるためのスイッチ、３１６はパワーＭＯＳＦＥＴ２００をオフさせるためのスイッチ、３０７はパワーＭＯＳＦＥＴのゲート電圧をＶｉｎ以上に制御するための昇圧回路、３０２，３０１はブートストラップ回路用のダイオードとキャパシタである。ここで、上アーム用パワーＭＯＳＦＥＴ１００をオンするためにＶｉｎより高い電源を使用できる場合には３０２，３０１，３０７は省くことができる。５０９，５１４，５１５，５１６，５１７は制御用ＩＣ４０３の外部端子である。

上アーム用パワーＭＯＳＦＥＴチップ４０１に実施例１の横型パワーMOSFETを使用した場合には帰還容量が小さくオン抵抗も低いため電源の効率が向上できる。また下アーム用パワーＭＯＳＦＥＴチップ４０２に実施例１の横型パワーＭＯＳＦＥＴを使用した場合には帰還容量が小さいため、ドレイン電圧が急激に増加した場合、すなわちパワーＭＯＳＦＥＴ２００がオフのときにパワーMOSFET１００がオンしたとき、ドレイン・ゲート間容量により結合している内部ゲート端子の電圧が上昇し、パワーＭＯＳＦＥＴを外部回路により遮断しようとしてもオンしてしまうというセルフターンオン誤動作を防止し、損失を低減できる。なお、制御用ｎチャネルＭＯＳＦＥＴ１０３，２０３が内蔵されていなくとも高効率化に有効である。

さらにｎチャネルＭＯＳＦＥＴ１０３，２０３をパワーＭＯＳＦＥＴ１００，２００と同一チップ上に内蔵した場合には寄生ゲートインピーダンスを低減できるためゲートの駆動周波数が増加しても正確にパワーＭＯＳＦＥＴ１００，200をオフ制御できる。このため出力電圧Ｖｏｕｔの安定化と負荷に流れる出力電流の安定化が図れ、電源の効率が向上する。

＜実施例３＞
図５は本実施例の電力用半導体装置の回路図である。実施例１の電力用半導体装置を本実施例の上アーム用パワーＭＯＳＦＥＴチップ４０１または下アーム用パワーＭＯＳＦＥＴチップ４０２の一方または両方に使用する。

本実施例と実施例２との違いはｐチャネルＭＯＳＦＥＴ１０２,１０４,２０２，２０４をパワーＭＯＳＦＥＴチップに内蔵している点である。このようにしたので、パワーＭＯＳＦＥＴチップの外部端子数が低減でき、また制御用ＩＣ403の構成が簡単になる。ゲート保護ダイオード１０６，２０６も追加してある。さらにキャパシタ１０８，２０８も実施例１に示した構造で内蔵している。このキャパシタは制御用ＭＯＳＦＥＴの電源電圧を安定化するために設けてある。キャパシタ１０８，２０８の容量はパワーＭＯＳＦＥＴのゲート容量以上の容量であることが望ましい。このため、キャパシタ１０８，２０８とパワーＭＯＳＦＥＴのゲート酸化膜が同じ厚さの場合にはパワーＭＯＳＦＥＴのゲート酸化膜面積よりキャパシタのゲート酸化膜面積を大きくすることが望ましい。符号５０９，５１０，５１１，５１２は制御用ＩＣの外部端子である。符号３０３，３０５のスイッチはパワーＭＯＳＦＥＴ４０１，４０２チップの外部入力端子５０３，５０７を上昇させるために使用し、符号３０４，３０６のスイッチはパワーＭＯＳＦＥＴ４０１，４０２チップの外部入力端子５０３，５０７を下降させるために使用する。本実施例ではパワーＭＯＳＦＥＴ１００，２００の内部ゲート電圧とパワーＭＯＳＦＥＴチップ４０１，４０２の外部ゲート端子の位相とを同じにするために２段のＣＭＯＳ回路をパワーＭＯＳＦＥＴチップに内蔵する回路になっている。これは通常のパワーＭＯＳＦＥＴを駆動する制御用ＩＣの信号を使用するためである。通常のパワーＭＯＳＦＥＴと互換性がなくても構わない場合にはＣＭＯＳインバータは１段でもよい。

本実施例ではｐチャネルＭＯＳＦＥＴも同一チップ上に形成してあるため、低インピーダンスでパワーＭＯＳＦＥＴをオン駆動でき、ゲートの駆動周波数が増加してもさらに正確にパワーＭＯＳＦＥＴをオン制御できる。

＜実施例４＞
図６，図７は本実施例の電力用半導体装置の模式図である。本実施例は、図４に示した回路を例として寄生抵抗が少なくなるようにパワーＭＯＳＦＥＴを実装する方法である。図６が平面図、図７は図６に示したａ−ａ′，ｂ−ｂ′，ｃ−ｃ′部の断面図である。

本実施例ではパワーＭＯＳＦＥＴチップ４０１，４０２の外部ドレイン端子５０１，５０５と外部ソース端子５０２，５０６の両方の電極が従来技術のボンディングワイヤを使用せずにはんだ等の導電性接着剤やバンプ９００等の導電性電極を介してのグランドとなる導電性電極８００である金属基板と面接触している。ここで導電性電極８００，８０１，８０２は厚さ０.２mm 以上で断面の最大の長さは１mm以上である。また、パワー半導体素子の全ての主電流外部端子である外部ドレイン端子５０１，５０５，外部ソース端子５０２，５０６等はアクティブ領域、すなわちトランジスタ動作または整流動作する領域の面積の少なくとも６割以上を覆うように形成してある。

このため、パワーＭＯＳＦＥＴやショットキダイオードの抵抗が低減でき、寄生インダクタンスによる悪影響を低減できる。特にパワーＭＯＳＦＥＴ２００と並列に接続するショットキダイオード３０８と半導体チップとを隣接して配置し、共通の導電性電極８００，８０２を用いてはんだ等の導電性接着剤や導電性電極９００であるバンプ等を介して低インピーダンスに接続してある。従来技術では、ボンディングワイヤを使用するためにパワーＭＯＳＦＥＴ２００やショットキダイオード３０８と直列に、無視できない大きさのインダクタンスがはいる。このため、パワーＭＯＳＦＥＴ２００とショットキダイオード３０８との間の電流切り替わりに時間がかかり電源回路の損失が低減できない問題があったが、本実施例では損失を低減できる。なお、本実施例ではパッケージ内に多数の素子を配置した場合を説明しているが、パワーＭＯＳＦＥＴ２００とショットキダイオード３０８だけを同一パッケージに封入する場合や、同一チップ上にパワーＭＯＳＦＥＴ２００とショットキダイオード３０８とを形成し、パワーＭＯＳＦＥＴ２００とショットキダイオード３０８の配線にボンディングワイヤを使用せずにはんだ等の導電性接着剤やバンプ等の導電性電極を介して接続してもよい。

本実施例ではさらに制御ＩＣとパワートランジスタチップの入力端子との配線にも導電性電極８０８，８１０を用いてはんだ等の導電性接着剤や導電性電極９００であるバンプ等を介して低インピーダンスに接続してある。符号８０５，８０６，８０７，８０９は制御用ＩＣからのリード線（導電性電極）で制御用ＩＣの外部端子５１６，５１７，５１８，５１９と各々バンプで接続してある。この場合には制御ＩＣからの信号が低インピーダンスでパワーＭＯＳＦＥＴチップのゲートに伝わるためパワーＭＯＳＦＥＴチップ内に制御回路を内蔵しない場合でも誤動作や制御の遅延が少なくなる。

本実施例では、同一パッケージ内に異なった動作をするパワーＭＯＳＦＥＴ１００とパワーＭＯＳＦＥＴ２００とを結線する方法であったが、本実施例に示したバンプまたは導電性接着剤を用いて半導体チップを縦積みに接続し、リード線等の低抵抗板を利用して配線する方法は、２個以上の半導体チップの外部端子をパッケージ内で並列接続することにも利用できる。すなわち、パワーMOSFETチップの各々の外部ドレイン端子，外部ソース端子，外部ゲート端子をパッケージ内で並列接続することにも利用できる。あるいは、ダイオードの外部アノード端子と外部カソード端子をパッケージ内で並列接続することにも利用できる。この場合、半導体素子のオン抵抗をチップ性能としては向上する事なく、ユーザから見たオン抵抗を低減できるという効果がある。また、縦積みするトランジスタチップのシリコンチップ厚さを薄くする事により（例えば１００μｍ以下）パッケージの厚さ増加も抑える事ができる。

＜実施例５＞
図８は本実施例の電力用半導体装置の断面図である。本実施例では実施例１の低抵抗打抜き拡散層３の代わりにシリコンチップに異方性エッチングにより幅が狭く深い溝を形成し、その中に不純物をドープした多結晶シリコンを埋め込み形成した低抵抗打抜き領域３ａに変えた。この場合、寸法Ｘが同じでも寸法Ｙを狭くできるため単位面積あたりのオン抵抗をさらに低減できる。また、さらにオン抵抗を低減するために、半導体チップの厚さが６０μｍ以下となるようにｐ型半導体基板１の厚さＺを薄くすることが望ましい。これはパワーＭＯＳＦＥＴのオン抵抗が３ｍΩ以下の場合やドレイン・ソース間の耐圧仕様が３０Ｖ以下使用の場合に有効である。なぜならば、低抵抗基板はシリコンで２〜３ｍΩcm程度が現在限界であるため、この抵抗性分を従来技術のパワー素子に適用されている200μｍ程度の厚いシリコンを６０μｍ以下にしないとオン抵抗成分のバランスが悪いためである。さらにＳｉＣ等の基板抵抗が下がりにくい基板を用いた場合は、シリコンに比べＳｉＣ基板の抵抗率が５倍程度の大きさであるため、ＳｉＣ基板を６０μｍ以下にして効果がある仕様はドレイン耐圧仕様が３００Ｖ以下の場合である。また、ドレイン耐圧仕様を３０Ｖ以下にするためにはＳｉＣ基板を実効的に１２μｍ以下にする必要がある。

＜実施例６＞
図９は本実施例の電力用半導体装置の断面図である。本実施例は実施例１の低抵抗打抜き拡散層３の代わりにシリコンチップに異方性エッチングにより幅が狭く深い溝を形成し、その中にタングステン等の金属または金属化合物からなるプラグ３ｂを埋め込み、実効的なウエハ厚さを薄くする。本実施例の場合にも実施例５と同様に寸法Ｘが同じでも寸法Ｙを狭くできるため単位面積あたりのオン抵抗をさらに低減でき、低抵抗打抜き領域３ａの低効率が下がるため、さらに低抵抗化が可能になる。

またｐ型半導体基板１の抵抗を下げる方法として本実施例ではシリコンの溝を形成しその中に銅やアルミニウム等の金属または金属化合物２０を埋め込んである。本実施例ではシリコン厚さ低減が十分でない分を金属または金属化合物２０を用いて低抵抗化を図る。本実施例の場合には、実効的な半導体基板１の厚さＵ(金属または金属化合物２０が入り込まない部分の半導体基板の厚さ)を２０μｍ以下にすることも可能であり、特にＳｉＣ等の基板抵抗が下がりにくいパワートランジスタの基板抵抗成分を低減する場合に有効である。

図９では細かいエッチング溝に金属または金属化合物２０を埋め込む場合であるが、シリコンチップが割れにくいようにシリコンチップの一部だけ、例えばアクティブ領域直下をエッチングし、実装時にはんだ等の導電性接着剤または金属または金属化合物で埋めても同様である。

以上、本発明を実施形態に基づき具体的に説明したが本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、パッケージングの構造としてフラットパッケージ構造の場合で説明したがこれに限定されることなく種々変更可能であり、例えばＢＧＡ(Ball Grid Array）パッケージ構造でも良い。また、トランジスタはパワーＭＯＳＦＥＴに限定されるものではなく、接合型電界効果トランジスタやSITやＭＥＳＦＥＴであってもよい。また、以上の説明は主としてＤＣ／ＤＣ電源に適用した場合を説明したが、それに限定されることなく、他の回路の電源回路にも適用できる。

１…ｐ型半導体基板、２，２ａ…ｐ型エピタキシャル層、３…低抵抗打抜き拡散層、３ａ…低抵抗打抜き領域、３ｂ…プラグ、４ａ…ｐ型領域、５…ゲート電極層、６ａ，６ｂ，６ｃ，６ｄ…ゲート電極、７…低濃度ｎ型半導体領域、７ｂ，１９…低濃度ドレイン拡散層、８ａ，８ｃ…ｎ型ソース領域、８ｂ…ｎ型ドレイン領域、８ｄ，９ｄ…ソース拡散層、９ｃ…ドレイン拡散層、１０，１３…絶縁層、１１，１１ａ，１１ｂ，１１ｃ，１１ｄ…タングステンプラグ、１２，１２ａ，１２ｂ…第１電極層、１４，１４ａ，１４ｂ，１４ｃ…第２電極層、１５…保護膜、１６ａ，１６ｂ，１６ｃ…電極パッド、１７…裏面電極、１８…ｎウエル拡散層、２０…金属または金属化合物、１００，２００…パワーMOSFET、１０２，１０４，２０２，２０４…ｐチャネルＭＯＳＦＥＴ、１０３，２０３…ｎチャネルＭＯＳＦＥＴ、１０６，２０６…ダイオード、１０７，２０９…多結晶シリコンダイオード、１０８，２０８，３０１，３０２，３１０…キャパシタ、３０３，３０４，３０５，３０６，３１３，３１４，３１５，３１６…スイッチ、３０７…昇圧回路、３０８…ショットキダイオード、３０９…インダクタンス、３１１…負荷、４０１，４０２…パワーＭＯＳＦＥＴチップ、５０１，５０５…外部ドレイン端子、５０２，５０６…外部ソース端子、５０３，５０７…外部入力端子、５０９，５１０，５１１，５１２，５１３，５１４，５１５，５１６，５１７，５１８，５１９…制御用ＩＣの外部端子、８００，８０１，８０２，８０３，８０８，８１０，９００…導電性電極、８０５,８０６,８０７，８０９…リード線。

Claims (7)

1. １つのパッケージ内に第１の半導体チップと、
   第２の半導体チップとを備えた、ＤＣ／ＤＣコンバータ用の半導体装置において、
   前記第１の半導体チップ上に出力用の導電性金属部材を備え、
   該出力用の導電性金属部材の上に前記第２の半導体チップを備えて、
   前記出力用の導電性金属部材から電力を出力することを特徴とするＤＣ／ＤＣコンバータ用の半導体装置。
2. 請求項１の半導体装置において、
   前記第１の半導体チップ、及び前記第２の半導体チップはＭＯＳＦＥＴであることを特徴とする半導体装置。
3. 請求項１の半導体装置において、
   前記第１の半導体チップ、及び前記第２の半導体チップは接合型電界効果トランジスタであることを特徴とする半導体装置。
4. 請求項１の半導体装置において、
   前記第１の半導体チップ、及び前記第２の半導体チップはSITであることを特徴とする半導体装置。
5. 請求項１の半導体装置において、
   前記第１の半導体チップ、及び前記第２の半導体チップはMESFETであることを特徴とする半導体装置。
6. 請求項１の半導体装置において、
   前記第１の半導体チップ、及び前記第２の半導体チップは第１面にゲート端子とトレイン端子が設けられ、かつ、第２面にソース端子が設けられていることを特徴とする半導体装置。
7. 請求項１の半導体装置において、
   前記第１の半導体チップのソース端子、及び前記第２の半導体チップのドレイン端子間に外部電力の電圧を印加することを特徴とする半導体装置。