JP2001060660A - 共通のハウジングに収納した３個の異なる半導体ダイ - Google Patents

共通のハウジングに収納した３個の異なる半導体ダイ

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Abstract

(57)【要約】 【課題】 複数の半導体装置が必要とする基板上の面積
を削減し、部品数および組み立てコストを削減するこ
と。 【解決手段】 ＮチャンネルＭＯＳＦＥＴ２０をスイッ
チング装置として使用し、ＮチャンネルＭＯＳＦＥＴ２
１とショットキーダイオード２２を並列接続して同期整
流に使用した同期型バックコンバータ回路で、ブロック
２３に示すようにＭＯＳＦＥＴ２０、ＭＯＳＦＥＴ２１
およびショットキーダイオード２２が共通のハウジング
にダイの形で一緒にパッケージングされている。制御回
路２４の「待機」状態のときに同期型整流装置に見られ
る逆方向電流をショットキーダイオード２２が扱うの
で、垂直導通ＭＯＳＦＥＴ２１の固有ボデーダイオード
効果を除去する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、より詳細には、サイズおよび接合パターンが異なる
複数のダイが共通ダイパッドに固定され、別のダイが別
のダイパッドに固定され、すべてが共通のパッケージな
いしハウジング内に配設される新規な半導体装置に関す
る。
【０００２】
【従来の技術】多くの電気回路、例えば、ＤＣ／ＤＣコ
ンバータ、同期コンバータなどは、ＭＯＳＦＥＴやショ
ットキーダイオードなどのいくつかの半導体部品を必要
とする。これらの半導体部品は、携帯型電子装置に頻繁
に使用され、一般に、別々に収納され、個別に支持基板
に装着しなければならない。別々に収納された部品は基
板上で場所をとる。さらに各部品が熱を発生し、マイク
ロプロセッサなど他の部品の近辺にある場合、マイクロ
プロセッサの動作を妨げることがある。
【０００３】図１は、従来のバックコンバータ（back c
onberter）回路、又は降圧コンバータとも呼ばれる回路
であり、一般に、携帯型電子装置や類似物の回路板上の
集積回路やプロセッサに供給される電圧を下げるのに使
用される。例えば、この回路は、ＤＣ１２Ｖの入力電圧
をＤＣ５Ｖ（あるいはＤＣ３．３ＶまたはＤＣ１．５
Ｖ）に下げて、集積回路やその他の負荷（図示せず）を
駆動するために使用される。
【０００４】図１に示されたバックコンバータ回路は公
知の回路であり、ＮチャンネルＭＯＳＦＥＴ１０を、Ｍ
ＯＳＦＥＴゲートＧに接続された適切な制御回路１１の
制御下でスイッチング機能のために使用している。ショ
ットキーダイオード１２は、このカソードがＭＯＳＦＥ
Ｔ１０のドレインＤに接続され、出力電流をインダクタ
１３とキャパシタ１４に還流するのに使用されている。
【０００５】米国特許第５，８１４，８８４号は、ＭＯ
ＳＦＥＴとショットキーダイオードとを共通のダイパッ
ド上に装着して基板上のスペース、部品数とコストを減
少させるパッケージを開示している。
【０００６】
【発明が解決しようとする課題】複数の半導体装置が必
要とする基板上の面積を削減し、高密度適用例において
電力変換装置およびその他の電力サブシステムの部品数
および組み立てコストを削減することが望ましい。
【０００７】
【課題を解決するための手段】本発明による半導体装置
は、それぞれ電極を含む対向する表面を有する少なくと
も第１、第２および第３の半導体ダイと、第１および第
２の分離したダイパッド領域を有し、第１と第２の半導
体ダイが第１のダイパッド上に配設され、第３の半導体
ダイが第２のダイパッド上に配設された導電性リードフ
レームと、第１のダイパッドの一縁部と一体であり、そ
こから延びる第１の複数のピンと、第２のダイパッドの
一縁部と一体であり、そこから延びる第２の複数のピン
と、互いにかつ第１および第２のダイパッドから分離さ
れた第３の複数のピンと、第１の半導体ダイの一表面を
第３の複数のピンの少なくとも１つに接続する第１の複
数のボンディングワイヤと、第３の半導体ダイの一表面
を第３の複数のピンのうちの少なくとも別の１つに接続
する第２の複数のボンディングワイヤと、リードフレー
ム、半導体ダイおよびボンディングワイヤを収納するハ
ウジングとを含み、第１、第２および第３の複数のピン
が外部に接続するためにこのハウジングの周囲部から延
びている。
【０００８】このハウジングと第１、第２および第３の
複数のピンはＳＯ−８パッケージ標準に準拠している。
第１および第２の複数のピンはハウジングの共通縁部に
沿って配設することができる。第３の複数のピンはハウ
ジングの反対側の共通縁部に沿って配設されることが好
ましい。
【０００９】本発明の別の態様では、第１と第２のダイ
がＭＯＳＦＥＴダイであり、それぞれソース電極、ドレ
イン電極およびゲート電極を有し、第１および第２のダ
イパッド領域にそれぞれ接触する第１および第２のＭＯ
ＳＦＥＴダイの表面がドレイン電極であり、第１と第２
のＭＯＳＦＥＴダイのそれぞれのソース電極とゲート電
極が第３の複数のピンのそれぞれ１つに接続されてい
る。
【００１０】第２の半導体ダイはショットキーダイオー
ドダイであることが好ましく、第２の半導体ダイの反対
側表面はショットキーダイオードのカソード電極を含
み、それが第１のダイパッド領域に結合され、これによ
りショットキーダイオードのカソード電極が第１のＭＯ
ＳＦＥＴダイのドレイン電極と第１の複数のピンとに電
気的に接続される。ショットキーダイオードダイの反対
側表面はアノード電極を含んでいる。ショットキーダイ
オードダイのアノード電極はボンディングワイヤを介し
て第１のＭＯＳＦＥＴダイのソース電極に結合すること
が好ましい。
【００１１】本発明のその他の特徴および利点は、添付
の図面を参照して行う本発明の以下の説明から明らかに
なるであろう。
【００１２】
【発明の実施の形態】図２は、ＮチャンネルＭＯＳＦＥ
Ｔ２０をスイッチング装置として使用し、Ｎチャンネル
ＭＯＳＦＥＴ２１とショットキーダイオード２２を並列
接続して同期整流に使用した同期型バックコンバータ回
路である。また、図２の回路はフォワード同期型整流回
路にも使用される。
【００１３】本発明では、破線で囲ったブロック２３に
示すようにＭＯＳＦＥＴ２０、ＭＯＳＦＥＴ２１および
ショットキーダイオード２２が共通のハウジングにダイ
の形で一緒にパッケージングされている。この回路は、
図１のショットキーダイオード２２の「損失の多い」順
方向電圧降下で見られる損失を回避するのに有用であ
る。また、制御回路２４の「待機」状態のときに同期型
整流装置に見られる逆方向電流をショットキーダイオー
ド２２が扱うので、垂直導通ＭＯＳＦＥＴ２１の固有ボ
デーダイオード効果を除去する。
【００１４】図２のＭＯＳＦＥＴ２０、２１は３０ｖ、
３５ミリオームのダイで、International Rectifier Co
rporation社から入手可能である。
【００１５】ハウジング２３は、図３、４に示した公知
のＳＯ８タイプの形をとることができる。すなわち、図
３は８本のインラインピン１から８（図４）を備える表
面実装用ＳＯ８ハウジングを示しており、これらのピン
はプラスチックの絶縁ハウジング３０から延びている。
図４に示すように、ＭＯＳＦＥＴダイ２０、ＭＯＳＦＥ
Ｔダイ２１およびショットキーダイオードダイ２２は共
通のパッケージ３０（後述する）内に実装され、相互接
続されて図２またはその他の回路構成で外部接続可能と
なっている。しかしながら、回路のインダクタンスを低
減するためにできるだけ多くの内部接続を行うことが好
ましい。
【００１６】図４では、ＭＯＳＦＥＴ２１のドレインと
ショットキーダイオード２２のカソードが互いに接続さ
れ、後述するように、共通のリードフレーム部のピン７
から８に接続されている。ＭＯＳＦＥＴ２１のソースと
ゲートはワイヤボンドにより分離され、ピン１とピン２
にそれぞれ接続され、ショットキーダイオード２２のア
ノードはワイヤボンドによりＭＯＳＦＥＴ２１のソース
に接続されている。図５は、リードフレーム４０、ＭＯ
ＳＦＥＴ２０、ＭＯＳＦＥＴ２１およびショットキーダ
イオード２２をより詳細に示したものである。リードフ
レーム４０は第１のダイパッド４１Ａを有し、ダイパッ
ド４１Ａからピン７とピン８が一体に延びている。第１
のダイパッド４１Ａは、従来のリードフレームの主パッ
ド本体よりも大きくして、ＭＯＳＦＥＴ２１とショット
キーダイオード１２の両方をそれに搭載可能である。ま
た、リードフレーム４０は第２のダイパッド４１Ｂを有
し、ダイパッド４１Ｂからはピン５とピン６が一体に延
びている。本発明の新たな態様によれば、プラスチック
の絶縁ハウジング３０の壁厚は従来のハウジングより薄
く、耐湿性を著しく低下させずに、より大きなダイパッ
ド４１Ａ、４１Ｂが収容できる。
【００１７】また、リードフレームはピン１からピン４
と、成型ハウジング３０内にあるそれぞれのボンディン
グパッド延長部を収容する。本来、これらは（成型中）
リードフレーム本体４０と一体であるが、図では、ピン
１から４を互いに、かつダイパッド４１Ａ、４１Ｂから
分離する苛酷な条件の下にある。一般に、ピン１から４
は互いにかつダイパッド４１Ａ、４１Ｂと同一平面上に
ある。
【００１８】リードフレーム４０は導電性フレームであ
り、従来のリードフレームのハンダ仕上げを施すことが
できる。ショットキーダイオード２２の底部カソード表
面とＭＯＳＦＥＴ２１の底部ドレイン表面は、導電性エ
ポキシのダイ接着剤によりダイパッド４１Ａに接続さ
れ、これによりピン７と８に接続される。あるいは、シ
ョットキーダイオード２２のカソード表面とＭＯＳＦＥ
Ｔ２１のドレイン表面をダイパッド４１Ａにハンダ付け
することもでき、また銀粒子を含有する導電性ガラスを
使用してダイパッド４１Ａに接続することもできる。
【００１９】ショットキーダイオード２２のアノード電
極は、金のボンディングワイヤ５０と５１により、ＭＯ
ＳＦＥＴ２１のソース電極にワイヤボンディングされ
る。ＭＯＳＦＥＴ２１のソース電極とゲート電極は、金
線５２と５３によりそれぞれピン１およびピン２の内部
ボンディング延長部にボンディングされる。
【００２０】あるいは、アルミニウムのボンディングワ
イヤを使用することも可能である。
【００２１】ＭＯＳＦＥＴ２０のドレインは、導電性エ
ポキシのダイ接着剤によりダイパッド４１Ｂに接続さ
れ、これによりリードフレーム４０のピン５と６に接続
される。あるいは、銀粒子を含有する導電性ガラスを使
用してＭＯＳＦＥＴ２０のドレイン表面をダイパッド４
１Ｂにハンダ付け、また銀粒子を含有する導電性ガラス
を使用してダイパッド４１Ｂに接続することもできる。
【００２２】ＭＯＳＦＥＴ２０のソース電極は、金のボ
ンディングワイヤ５４によりピン３の内部ボンディング
延長部にボンディングされる。ＭＯＳＦＥＴ２０のゲー
ト電極は金のボンディングワイヤ５５によりピン４の内
部ボンディング延長部にボンディングされる。その代わ
りに、アルミニウムのボンディングワイヤを使用するこ
とも可能である。
【００２３】ピンの内部ボンディング延長部は、通常
は、銀または金メッキされている。ボンディングワイヤ
は、当技術分野で公知のように、一般に熱−超音波型ボ
ールボンディングでダイ表面および内部ボンディング延
長部にボンディングされるが、本発明の範囲から逸脱せ
ずに他の方法を使用することも可能である。
【００２４】その後、ＮＩＴＴＯ ＭＰ７４００などの
モールド剤により、従来の成型操作でハウジング３０が
形成される。しかし、セラミックやハーメチック材料あ
るいは射出成型金属など他のタイプの材料を使用するこ
ともできる。
【００２５】他のパッケージスタイルを使用することも
可能であるが、表面実装パッケージ（好ましくはＳＯ
８）中に一緒に収納するとかなりの基板スペースが節約
できることに留意されたい。こうして完成した装置は、
従来の量産ハンダ付け技術によりプリント回路板にハン
ダ付けすることが可能である。
【００２６】本発明を上述した実施形態に関連して説明
してきたが、他の多くの変形例や修正例、および使用法
を採ることは当業者にとって明らかである。したがっ
て、本発明は、この上述の開示に限定されるものではな
く、特許請求の範囲の記載によって限定されるものであ
る。
【図面の簡単な説明】
【図１】従来のバックコンバータ回路の回路図である。
【図２】本発明の一実施例を示す図で、直列接続のＭＯ
ＳＦＥＴと、並列接続のＭＯＳＦＥＴおよびショットキ
ーダイオードを使用した回路図である。
【図３】本発明の一実施例による図２のＭＯＳＦＥＴダ
イとショットキーダイを収納するために使用可能なＳＯ
８型パッケージの斜視図である。
【図４】図３のパッケージと図２の回路の概略上面図で
ある。
【図５】両方のＭＯＳＦＥＴダイとショットキーダイオ
ードダイがリードフレームに固定された、図３および４
のパッケージのリードフレーム上面図である。
【符号の説明】
１０ ＭＯＳＦＥＴ １１、２４ 制御回路 １２、２２ ショットキーダイオード １３ インダクタ １４ キャパシタ ２０、２１ ＭＯＳＦＥＴダイ ２３ ブロック ３０ ハウジング ４０ リードフレーム ４１Ａ、４１Ｂ ダイパッド ５０〜５５ ボンディングワイヤ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チュアン チェア アメリカ合衆国 90245 カリフォルニア 州 エル セグンド イリノイズ コート 617 アパートメント ９ (72)発明者 ナレシュ サパー アメリカ合衆国 90025 カリフォルニア 州 ロス アンゼルス ペルハム アベニ ュー 1950 アパートメント ９ (72)発明者 スリニ チルベンカタシャリ アメリカ合衆国 90278 カリフォルニア 州 レドンド ビーチ メイヤー レーン 701 アパートメント ジェイ

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 それぞれが電極を含む対向する表面を有
    する、少なくとも第１、第２および第３の半導体ダイ
    と、 第１および第２の分離されたダイパッド領域を含む導電
    性リードフレームであって、前記第１および第２の半導
    体ダイが前記第１のダイパッド上に配設され、前記第３
    の半導体ダイが前記第２のダイパッド上に配設された導
    電性リードフレームと、 前記第１のダイパッドの一縁部と一体であり、それから
    延びる第１の複数のピンと、 前記第２のダイパッドの一縁部と一体であり、それから
    延びる第２の複数のピンと、 相互に分離され、かつ前記第１および第２のダイパッド
    から分離された第３の複数のピンと、 前記第１の半導体ダイの一表面を前記第３の複数のピン
    の少なくとも１つに接続する第１の複数のボンディング
    ワイヤと、 前記第３の半導体ダイの一表面を前記第３の複数のピン
    のうち少なくとも別の１つに接続する第２の複数のボン
    ディングワイヤと、 前記導電性リードフレームと前記半導体ダイと前記ボン
    ディングワイヤを収納するハウジングであって、該ハウ
    ジングの周囲部から外部に接続するために延びる前記第
    １、第２および第３の複数のピンを含むことを特徴とす
    る半導体装置。
  2. 【請求項２】 前記ハウジングと前記第１、第２および
    第３の複数のピンがＳＯ−８パッケージ標準に準拠して
    いることを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記第１および第２の複数のピンが前記
    ハウジングの共通縁部に沿って配設されることを特徴と
    する請求項１に記載の半導体装置。
  4. 【請求項４】 前記第３の複数のピンが前記ハウジング
    の反対側の共通縁部に沿って配設されることを特徴とす
    る請求項３に記載の半導体装置。
  5. 【請求項５】 前記第１と第２の半導体ダイが、それぞ
    れソース電極、ドレイン電極およびゲート電極を有する
    ＭＯＳＦＥＴダイであり、 前記第１と第２のダイパッド領域にそれぞれ接触する第
    １と第２のＭＯＳＦＥＴダイの表面がドレイン電極であ
    り、 前記第１と第２のＭＯＳＦＥＴダイの各ソース電極およ
    びゲート電極が前記第３の複数のピンのそれぞれ１つに
    接続されることを特徴とする請求項１に記載の半導体装
    置。
  6. 【請求項６】 前記第２の半導体ダイがショットキーダ
    イオードダイであり、前記第２の半導体ダイの反対側表
    面が前記第１のダイパッド領域に結合されたショットキ
    ーダイオードのカソード電極を含み、該ショットキーダ
    イオードのカソード電極は前記第１のＭＯＳＦＥＴダイ
    のドレイン電極と前記第１の複数のピンに電気的に接続
    され、前記ショットキーダイオードダイの反対側表面が
    アノード電極を含むことを特徴とする請求項５に記載の
    半導体装置。
  7. 【請求項７】 前記ショットキーダイオードダイのアノ
    ード電極が前記ボンディングワイヤを介して前記第１の
    ＭＯＳＦＥＴダイのソース電極に結合されることを特徴
    とする請求項６に記載の半導体装置。
  8. 【請求項８】 前記ハウジングと前記第１、第２および
    第３の複数のピンがＳＯ−８パッケージ標準に準拠する
    ことを特徴とする請求項７に記載の半導体装置。
  9. 【請求項９】 前記第１と第２の複数のピンが前記ハウ
    ジングの共通縁部に沿って配設されることを特徴とする
    請求項７に記載の半導体装置。
  10. 【請求項１０】 前記第３の複数のピンが前記ハウジン
    グの反対側の共通縁部に沿って配設されることを特徴と
    する請求項９に記載の半導体装置。
  11. 【請求項１１】 前記第３の複数のピンのそれぞれが拡
    大されたボンディングパッド領域を有し、該ボンディン
    グパッド領域が他のボンディングパッド領域およびそれ
    ぞれのダイパッド領域と同一平面上にあることを特徴と
    する請求項１に記載の半導体装置。
  12. 【請求項１２】 それぞれドレイン電極、ソース電極お
    よびゲート電極を含む対向する表面を有する第１および
    第２のＭＯＳＦＥＴダイと、 それぞれアノード電極とカソード電極を含む対向する表
    面を有するショットキーダイオードダイと、 第１および第２の分離したダイパッド領域を含む導電性
    リードフレームであって、前記第１のＭＯＳＦＥＴダイ
    と前記ショットキーダイオードダイが、前記第１のダイ
    パッド上に配設されて、そのドレイン電極とカソード電
    極がダイパッドに電気的に結合され、前記第２のＭＯＳ
    ＦＥＴダイが前記第２のダイパッド上に配設されて、そ
    のドレイン電極が該ダイパッドに電気的に結合された導
    電性リードフレームと、 前記第１のダイパッドの一縁部と一体であり、それから
    延びる第１の複数のピンと、 前記第２のダイパッドの一縁部と一体であり、それから
    延びる第２の複数のピンと、 互いにかつ前記第１および第２のダイパッドから分離さ
    れた第３の複数のピンと、 前記第１のＭＯＳＦＥＴダイのソース電極を第３の複数
    のピンの少なくとも１つに接続する第１の複数のボンデ
    ィングワイヤと、 前記第２のＭＯＳＦＥＴダイのソース電極を第３の複数
    のピンのうちの少なくとも別の１つに接続する第２の複
    数のボンディングワイヤと、 前記導電性リードフレームと前記ＭＯＳＦＥＴダイと前
    記ショットキーダイオードダイおよび前記ボンディング
    ワイヤを収納するハウジングであって、前記第１、第２
    および第３の複数のピンが外部に接続するために、前記
    ハウジングの周囲部から延びるハウジングとを含むこと
    を特徴とする半導体装置。
  13. 【請求項１３】 前記ショットキーダイオードダイのア
    ノード電極が前記ボンディングワイヤを介して前記第１
    のＭＯＳＦＥＴダイのソース電極に結合されることを特
    徴とする請求項１２に記載の半導体装置。
  14. 【請求項１４】 前記ハウジングと前記第１、第２およ
    び第３の複数のピンがＳＯ−８パッケージ標準に準拠す
    ることを特徴とする請求項１２に記載の半導体装置。
  15. 【請求項１５】 前記第１および第２の複数のピンが前
    記ハウジングの共通縁部に沿って配設されることを特徴
    とする請求項１２に記載の半導体装置。
  16. 【請求項１６】 前記第３の複数のピンが前記ハウジン
    グの反対側の共通縁部に沿って配設されることを特徴と
    する請求項１５に記載の装置。
  17. 【請求項１７】 前記第３の複数のピンのそれぞれが拡
    大されたボンディングパッド領域を有し、該ボンディン
    グパッド領域が他のボンディングパッド領域およびそれ
    ぞれのダイパッド領域と同一平面上にあることを特徴と
    する請求項１２に記載の半導体装置。
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