JP4872409B2

JP4872409B2 - 半導体装置の製造方法

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Publication number: JP4872409B2
Application number: JP2006095346A
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Inventors: 康之三宅
Original assignee: Denso Corp
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Priority date: 2006-03-30
Filing date: 2006-03-30
Publication date: 2012-02-08
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Description

本発明は、マイクロ波やミリ波等の高周波信号を取り扱う半導体装置の製造方法に関する。

従来、マイクロ波やミリ波等の高周波信号用の受信装置としては、基板上に、アンテナ素子や、増幅回路・検波回路等を構成する各半導体素子を実装したものが知られている。
また、アンテナ素子を増幅回路に接続する方法としては、ワイヤーボンディングによる接続方法が知られている。その他、各半導体素子の実装方法としては、ワイヤーボンディングにより、基板上に、トランジスタやダイオード等の半導体素子を実装する方法や、基板上にバンプを形成し、半導体素子のパッドにバンプを接続して、各半導体素子を基板上に実装する方法が知られている（例えば、特許文献１参照）。

しかしながら、マイクロ波やミリ波の高周波信号を取り扱う装置では、ワイヤーやパッド等による寄生インダクタンスや寄生容量の影響が大きく、取り扱う高周波信号の周波数が高くなる程、実装公差が小さくなって、接続部分における高周波信号の反射やロスが大きくなるといった問題があった。

また、実装公差が小さくなると、製品の歩留りが悪化し、製品のコストアップに繋がるといった問題があった。
特開平８−３１６３６８号公報

本発明は、こうした問題に鑑みなされたものであり、各素子の接続部分における実装公差の問題を解消し、高い周波数の高周波信号についても、これを高精度に検波可能な装置を製造可能な技術を提供することを目的とする。

かかる目的を達成するため、本発明では、プリント基板上に、各素子をバンプやワイヤーボンディングの手法で実装するのではなく、基板（ウェハー）上に、平面アンテナと、平面アンテナの受信信号を増幅する増幅回路と、検波回路とを一体に形成して、集積化することにより、寄生容量や寄生インダクタンスの問題を解消し、高い周波数の高周波信号についても、これを高精度に検波可能な半導体装置を構成する。

但し、増幅回路を構成するトランジスタと、検波回路を構成するダイオードとは、その構成が異なるため、基板の同一面上に、増幅回路及び検波回路を構成するための半導体層を積層することは基本的にできず、また、仮に同一面上に増幅回路及び検波回路を構成するための半導体層を形成すると、双方の電極間を接続する線路で、従来技術と同じ問題が発生する。

従って、本発明では、基板の第一面に増幅回路を形成し、第一面と対向する基板の第二面（裏面）に検波回路を形成し、これらをキャパシタで接続することにより、寄生容量や寄生インダクタンスの問題を解消する。

即ち、本発明では、基本部材形成工程と、アンテナ増幅回路形成工程と、検波回路形成工程と、を次のように実行することによって、基板の第一面に平面アンテナ及び増幅回路を形成し、基板の第二面に検波回路を形成し、増幅回路と検波回路とを、キャパシタにより電気的に接続してなる高周波信号検波用の半導体装置を製造する。

まず、基本部材形成工程では、基板の第一面に、増幅回路形成用の半導体層を積層し、基板の第一面とは反対側の第二面に、検波回路形成用の半導体層を積層してなる基本部材を形成する。

また、アンテナ増幅回路形成工程では、上記基本部材における基板の第一面に積層された半導体層を加工して、基板の第一面に増幅回路を形成すると共に、増幅回路の出力を検波回路に入力するためのキャパシタ構成部と、高周波信号を受信して受信信号を増幅回路に入力するための平面アンテナと、を基板の第一面に形成する。

その他、検波回路形成工程では、上記基本部材における基板の第二面に積層された半導体層を加工して、基板の第二面に検波回路を形成すると共に、第一面に形成されるキャパシタ構成部と対向してキャパシタを構成するキャパシタ構成部を、基板の第二面に形成する。

このように半導体装置を製造すれば、平面アンテナ、増幅回路、及び、検波回路を、一体に形成して集積化することができ、寄生容量や寄生インダクタンスの問題を解消して、高い周波数の高周波信号についても、これを高精度に検波可能な半導体装置を構成することができる。また、高精度に各素子を実装しなくても済むので、この製造方法によれば、安価に、製品を量産化することができる。

尚、基板の各面に、増幅回路及び検波回路を構成して、これをキャパシタで接続する場合には、基板を薄膜で構成しなければならず、基本部材も薄膜となって、加工がし辛い。従って、基本部材の形成時には、形状維持用の支持基板を最下層に配置し、この支持基板上に、半導体層を積層するとよい。

即ち、基本部材形成工程では、上記基板としての主基板とは別の基板である支持基板を、最下層に配置し、この支持基板上に、増幅回路形成用の半導体層及び検波回路形成用の半導体層を、主基板を挟んで積層し、支持基板と主基板との間に形成された半導体層の加工時には、この支持基板を取り除くと共に、基本部材の支持基板とは反対側に位置する最上層の半導体層の上面に、別の支持基板を構築して、半導体装置を製造するとよい。

この製造方法（請求項２）によれば、主基板の第一面に増幅回路を形成し、第二面に検波回路を形成する工程を、簡単に行うことができる。
また、高周波用の増幅回路に適したトランジスタとしては、ＩｎＧａＡｓのチャネル層を有するメサ型の高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）を挙げることができる。

アンテナ増幅回路形成工程において、増幅回路を構成するトランジスタとして、ＩｎＧａＡｓのチャネル層を有するメサ型の高電子移動度トランジスタ（ＨＥＭＴ）を形成すれば、高周波用に適した半導体装置を製造することができる（請求項３）。

また、高周波用の検波回路に適したダイオードとしては、ショットキーバリアダイオードを挙げることができる。
即ち、検波回路形成工程では、基板の第二面に積層された半導体層としてのシリコンドープされたｎ＋型のＩｎＧａＡｓ層及びシリコンドープされたｎ型のＩｎＧａＡｓ層を加工し、検波回路を構成するダイオードとして、ショットキーバリアダイオードを形成すると、高周波用に適した半導体装置を製造することができる（請求項４）。

また、基本部材形成工程では、検波回路形成用の半導体層として、ＩｎＧａＡｓ層を形成し、検波回路形成工程で、イオン注入装置を用いて、この基板の第二面に形成されたＩｎＧａＡｓ層に、Ｓｉ⁺イオンを注入し、ｎ＋型のＩｎＧａＡｓ層及びｎ型のＩｎＧａＡｓ層を形成することで、検波回路を構成するダイオードとして、ショットキーバリアダイオードを形成するようにしてもよい（請求項５）。このように検波回路を形成しても、高周波用に適した半導体装置を製造することができる。

以下、本発明の実施例について、図面と共に説明する。
図１は、以下に説明する本実施例の製造方法により製造される半導体装置１の構成を表すブロック図である。以下に説明する製造方法により製造される半導体装置１は、高周波信号受信用の平面アンテナ３の後段に、平面アンテナ３の受信信号を増幅する増幅回路５が形成され、更に、この増幅回路５の後段に、検波回路７が形成されてなる半導体装置である。

この半導体装置１は、例えば、物体が放射する微弱な電波（ミリ波）を検知し、物体を画像化するミリ波イメージング装置の構成部材として用いられる。図１には平面アンテナ３を一つだけ設けた半導体装置を示すが、例えば、この半導体装置を、同一基板上に複数配列するように形成することで、受信回路を備えた上記イメージング装置用のアレーアンテナ装置を構成することができる。

従来では、この受信回路を構成するに際して、平面アンテナ３や、増幅回路５を構成するトランジスタ、検波回路７を構成するダイオードを、バンプやワイヤーボンディングの手法で接続・実装していたが、本実施例では、バンプやワイヤーボンディングの手法で接続・実装するのではなく、同一の基板（ウェハー）上に、これらを一体に形成して、集積化することにより、寄生容量や寄生インダクタンスの問題を解消し、高い周波数の高周波信号についても、これを高精度に検波可能にする。

まず、本実施例の半導体装置１を製造するに当たっては、増幅回路５を構成するメサ型の高電子移動度トランジスタ（ＨＥＭＴ）を形成するための半導体層１１と、検波回路を構成するショットキーバリアダイオードを形成するための半導体層１３と、を薄膜のＩｎＰ層１５を挟んで積層して、基本部材１０を生成する。図２は、基本部材１０の生成方法を表す説明図であり、特に下図に、基本部材１０の構成を示したものである。

本実施例では、具体的に、図示しないＭＢＥ（分子線ビーム結晶成長）装置を用いて、エピタキシャル成長により各半導体層１１，１３を形成する。
まず、基本部材１０の最下層に配置する形状維持用の支持基板１７として、ＩｎＰ基板を用意する。そして、ＭＢＥ装置により、この支持基板１７に、シリコンを一様ドープしたＩｎＧａＡｓ層１１ａを２０ｎｍ、キャリア供給層として機能するシリコンをδドープしたＩｎＡｌＡｓ層１１ｂを２５ｎｍ、チャネル層として機能するＩｎＧａＡｓ層１１ｃを２０ｎｍ、バッファ層として機能するＩｎＡｌＡｓ層１１ｄを１００ｎｍ、順に形成して、ＨＥＭＴ形成用の半導体層１１を形成する。

また、ＩｎＡｌＡｓ層１１ｄの表面に、ＩｎＰ層１５を１０ｎｍ形成する。このＩｎＰ層１５は、本実施例において、ＨＥＭＴ形成用の半導体層１１と、ショットキーバリアダイオード形成用の半導体層１３とを、エッチング処理時に影響が及ばないように分離するための主基板として機能する。尚、Ｉｎ，Ａｌ，Ｇａ，Ａｓ，Ｐ，Ｓｉ，Ａｕ等の記号は、本願明細書において元素記号を表すものとする。

また、このＩｎＰ層１５の形成が完了すると、ＩｎＰ層１５の表面に、シリコンを一様ドープしたｎ＋型のＩｎＧａＡｓ層１３ａを１μｍ、シリコンを一様ドープしたｎ型のＩｎＧａＡｓ層１３ｂを１００ｎｍ、順に形成することで、ショットキーバリアダイオード形成用の半導体層１３を形成する。

本実施例では、このようにして、支持基板１７を、最下層に配置し、この支持基板１７上に、ＨＥＭＴ形成用の半導体層１１及びショットキーバリアダイオード形成用の半導体層１３を、ＩｎＰ層１５を挟んで積層して、基本部材１０を生成する（基本部材形成工程）。

また、この工程を終えると、検波回路形成工程に移行し、ショットキーバリアダイオード２０を構成要素に含む検波回路７を形成する。図３は、ＩｎＰ層１５の上面（以下、「Ｘ面」とする。）に形成される検波回路７の配線パターンを示した図であり、検波回路形成工程終了後におけるＸ面の配線パターンの態様を示した図である。

検波回路形成工程では、Ｘ面に、ショットキーバリアダイオード２０を構成するアノード電極２１及びカソード電極２３と、ショットキーバリアダイオード２０の出力信号を取り出すための出力パッド２５と、信号線２７ａ及び接地導体２７ｂからなるコプレーナ線路２７と、を形成する。また、この工程では、コプレーナ線路２７にスタブ２７ｃを設けて、入出力整合回路３０を形成する。

図４〜図１０は、検波回路形成工程における各手順（第１ステップ〜第１９ステップ）を説明した図であり、特に、図４及び図５は、第１ステップ〜第８ステップにおける基本部材の概略Ａ−Ａ’断面を示した図である。

まず、検波回路形成工程の第１ステップでは、ショットキーバリアダイオード２０のｎ型ＩｎＧａＡｓ層を成形するために、フォトリソグラフィーの手法により、対応領域に、レジストＲＳを形成する。

また、第１ステップの終了後には、第２ステップに移行し、リン酸と過酸化水素水と水との混合液（５０：１：１）を用いてエッチング処理を行い、ショットキーバリアダイオード２０のｎ型ＩｎＧａＡｓ層を成形する。

また、この後には、レジストＲＳを剥離し、新たにフォトレジストを塗布して、ショットキーバリアダイオード２０のｎ＋型ＩｎＧａＡｓ層を成形するために、対応領域に、レジストＲＳを形成する（第３ステップ）。そして、リン酸と過酸化水素水と水との混合液（５：１：１）を用いてエッチング処理を行い、ショットキーバリアダイオード２０のｎ＋型ＩｎＧａＡｓ層を成形する（第４ステップ）。尚、第４ステップで用いられる混合液に対するＩｎＰのエッチングレートは、ＩｎＧａＡｓに対して十分に遅いため、ｎ＋型ＩｎＧａＡｓ層の下層に位置するＩｎＰ層１５がエッチングストップ層となる。

このようにして、ショットキーバリアダイオード２０の原型を形成した後には、レジストＲＳを剥離し、カソード電極２３形成のため、新たに、フォトレジストを塗布して、アルカリ処理を施す（第５ステップ）。そして、カソード電極２３を形成する領域のレジストＲＳを取り除き、リフトオフ加工用のレジストパターンを形成する（第６ステップ）。

また、この処理を終えると、カソード電極２３を形成するため、Ｎｉ／ＡｕＧｅ等の金属を用いて、金属蒸着を行い、レジストを取り除いたｎ＋型ＩｎＧａＡｓ層の表面に、蒸着金属によるパターンを形成する（第７ステップ）。この後、レジストＲＳを剥離して、レジストＲＳ表面に形成された蒸着金属を取り除き、ｎ＋型ＩｎＧａＡｓ層の表面の蒸着金属にアロイ処理を行って、カソード電極２３を形成する（第８ステップ）。

また、第８ステップを終了すると、アノード電極２１及びコプレーナ線路２７を形成するため、基本部材１０表面に、新たに、フォトレジストを塗布して、アルカリ処理を施し、更に、アノード電極２１及びコプレーナ線路２７の接地導体２７ｂを形成する各領域のレジストＲＳを取り除いて、リフトオフ加工用のレジストパターンを形成する（第９ステップ）。尚、図６〜図８には、第９ステップ〜第１５ステップに関する図を示すが、各ステップの左図は、基本部材１０の概略Ａ−Ａ’断面図であり、右図は、基本部材１０の概略Ｂ−Ｂ’断面図である。

このようにして、第９ステップを実行した後には、Ｔｉ／Ｐｔ／Ａｕ等の金属を用いて、金属蒸着を行い、レジストＲＳを取り除いたｎ型ＩｎＧａＡｓ層の表面に、アノード電極２１を形成し、ＩｎＰ層１５の表面に、コプレーナ線路２７の接地導体２７ｂを構成する電極部２７ｂ’を形成する（第１０ステップ）。

また、第１０ステップの終了後には、加工した半導体層１３の表面保護のため、基本部材１０の表面に、パッシベーション膜（ＳｉＮ膜）ＦＭを形成し（第１１ステップ）、この後、ドライエッチング処理によって、アノード電極２１及びカソード電極２３表面、並びに、コプレーナ線路２７の接地導体２７ｂを構成する電極部２７ｂ’の表面に被覆されたパッシベーション膜ＦＭを除去し、コンタクトホールＣＨを形成する（第１２ステップ）。

そして、この処理を終えると、Ｔｉ／Ｐｔ等の金属を用いて、金属蒸着を行い、コンタクトホールＣＨを通じて、各電極２１，２３，２７ｂ’に接続されたバイアス電極ＢＳを形成する（第１３ステップ）。

また、この処理を終えると、図３に示した配線パターンを形成するため、図３に示すパターンとは逆パターンのレジストパターンを形成し、更に、このレジストパターンを形成した基本部材１０表面に、メッキ処理を施して、レジストＲＳが形成されていない領域に、Ａｕによるメッキ層ＭＴを形成する（第１４ステップ）。

そして、この処理の終了後には、レジストＲＳを剥離し、エッチング処理により、レジストＲＳを剥離した部位に形成されているバイアス電極ＢＳを取り除く処理を行う（第１５ステップ）。このようにして、本実施例では、図３に示す検波回路７の配線パターンを形成する。

また、第１５ステップを終えると、サイクロテン（ＢＣＢ）樹脂層ＲＮを、基本部材１０の表面に形成する（第１６ステップ）。そして、この上層に、出力パッド２５に繋がるホールＨＬを形成するためのレジストパターンを形成し、このレジストパターンの形成後には、ドライエッチング処理を行って、出力パッド２５に繋がるホールＨＬを形成する（第１７ステップ）。本実施例では、この処理により、カソード電極２３に繋がるメッキ層ＭＴにおいて、カソード電極２３とは反対側の端部にショットキーバリアダイオード２０の出力信号を取り出すための出力パッド２５を形成する。また、第１７ステップの終了後には、レジストＲＳを剥離する処理を行う（第１８ステップ）。

このようにして、第１８ステップまでの処理を終えると、次には、予め作成しておいた図１１に示す支持基板４０を、基本部材１０のサイクロテン（ＢＣＢ）樹脂層ＲＮの表面に載置し、この支持基板４０を検波回路７側の基本部材１０表面に貼り合わせる。この後、基本部材１０の上下を反転させる（第１９ステップ）。

尚、図９及び図１０には、第１６ステップ〜第１９ステップに関する図を示すが、各ステップの図は、基本部材１０の概略Ａ−Ａ’断面図である。また、図１１は、上記支持基板４０の作成方法を表す説明図である。第１９ステップにて基本部材１０表面に貼り合わされる支持基板４０は、次のように作成される。

即ち、支持基板４０の作成に際しては、まずＳｉ基板４０ａの両面に、ウェットエッチングの障壁とするウェットエッチングマスク膜（ＳｉＮ膜）４０ｂ，４０ｃを形成する。そして、出力パッド２５に至るホールＨＬを形成するため、表面に、レジストＲＳを形成し、ホールＨＬに対応する領域のレジストＲＳを取り除いて、レジストパターンを形成する。また、この処理を終えると、ドライエッチング処理によりホールＨＬに対応する領域のウェットエッチングマスク膜４０ｂを除去し、更に、レジストＲＳを剥離して、水酸化カリウム溶液によるウェットエッチング処理を行うことで、Ｓｉ基板４０ａにホールＨＬを形成する。また、この処理後には、ドライエッチング処理により、Ｓｉ基板４０ａの裏面に存在するウェットエッチングマスク膜４０ｃを除去し、ウェットエッチングマスク膜４０ｃを除去した面とは反対側の面に、サイクロテン（ＢＣＢ）樹脂層ＲＮを形成する。

本実施例では、このようにして支持基板４０を形成し、この支持基板４０のサイクロテン樹脂層ＲＮと、基本部材１０のサイクロテン樹脂層ＲＮとを、第１９ステップで貼り合わせて、検波回路７を挟んでＩｎＰ層１５と対向する支持基板４０を新たに基本部材１０に構築する。この第１９ステップまでの処理により、ＩｎＰ層１５のＸ面には、アノード電極２１及びカソード電極２３を備えるショットキーバリアダイオード２０、入出力整合回路３０を構成するコプレーナ線路２７、カソード電極２３に繋がる出力パッド２５が構築される。

また、このようにして、検波回路形成工程を終えると、次には、アンテナ増幅回路形成工程に移行する。図１２は、ＩｎＰ層１５の上記Ｘ面とは反対側の面であるＹ面に形成される平面アンテナ３及び増幅回路５の配線パターンを表す図であり、アンテナ増幅回路形成工程終了後におけるＹ面の配線パターンの態様を示した図である。

アンテナ増幅回路形成工程では、Ｙ面に、平面アンテナ（マイクロストリップアンテナ）３を構成するストリップ導体３ａ及び接地導体３ｂをポリイミド誘電体層３ｃを挟んで形成すると共に、ＨＥＭＴ５０を構成するゲート電極５１及びソース電極５３並びにドレイン電極５５と、平面アンテナ３のストリップ導体３ａからゲート電極５１に繋がる線路であってスタブ５７ａにより入出力整合回路５９を構成する線路５７と、検波回路７を構成するコプレーナ線路２７の信号線２７ａ端部と対向してキャパシタ６０を構成する線路であってドレイン電極５５に接続されスタブ６１ａにより入出力整合回路６３を構成する線路６１と、を形成する。

図１３〜図２１は、アンテナ増幅回路形成工程における各手順（第１ステップ〜第１３ステップ）を説明した図である。特に、図１３〜図１６は、アンテナ増幅回路形成工程の第１ステップ〜第８ステップに関する説明図であり、各ステップにおける基本部材１０の概略Ｃ−Ｃ’断面図を示したものである。

まず、アンテナ増幅回路形成工程における第１ステップでは、基本部材形成工程にて最下層に配置した支持基板１７を、研磨と塩酸によるウェットエッチングによって除去することで、シリコンドープされたＩｎＧａＡｓ層１１ａを露出させ、この露出させたＩｎＧａＡｓ層１１ａの上面におけるＨＥＭＴ５０の形成領域にレジストＲＳを形成する。そして、リン酸と過酸化水素水と水の混合液（５０：１：１）によりメサエッチング処理を行い、ＨＥＭＴ５０の原型を形成する（第２ステップ）。

尚、アンテナ増幅回路形成工程における第２ステップにおいては、混合液に対するＩｎＰのエッチングレートが、上層のＩｎＡｌＡｓに対して十分に遅いため、バッファ層として機能するＩｎＡｌＡｓ層１３ｄの下層に位置するＩｎＰ層１５がエッチングストップ層となり、ＨＥＭＴ５０を構成するシリコンドープされたＩｎＧａＡｓ層１１ａ、キャリア供給層としてのシリコンδドープされたＩｎＡｌＡｓ層１１ｂ、チャネル層としてのＩｎＧａＡｓ層１１ｃ、及び、バッファ層としてのＩｎＡｌＡｓ層１１ｄが成形される。

また、第２ステップを終了すると、レジストＲＳを剥離し、ソース電極５３及びドレイン電極５５並びに平面アンテナ３の接地導体３ｂを形成するため、対応領域のレジストＲＳを取り除いたリフトオフ加工用のレジストパターンを形成し、このレジストパターン上に金属蒸着を行うことで、対応領域に、ソース電極５３及びドレイン電極５５並びに平面アンテナ３の接地導体３ｂを形成する。そしてレジストＲＳを剥離する（第３ステップ）。

また、第３ステップを終了すると、ゲート電極５１を形成するために、新たに、基本部材１０表面に、フォトレジストを塗布して、アルカリ処理を行い、ゲート電極５１を形成する領域のレジストＲＳを取り除いて、レジストパターンを形成する（第４ステップ）。そして、クエン酸と過酸化水素水とアンモニア水の混合液により、リセスエッチング処理を行い、ソース電極５３及びドレイン電極５５に挟まれたＩｎＧａＡｓ層１１ａを除去して、リセス構造を形成する（第５ステップ）。

このようにして、第５ステップを実行した後には、Ｔｉ／Ｐｔ／Ａｕ等の金属を用いて、金属蒸着を行い、レジストＲＳを取り除いたリセス構造の部位からＩｎＰ層１５の表面に繋がるゲート電極５１を形成する（第６ステップ）。尚、図１５では、ゲート電極５１がリセス構造部位と、ＩｎＰ層１５の表面部位とで分離して表されているが、図１２に示すように、これらの部位は、断面図では図示しない領域を通じて一体に形成されている。

また、この第６ステップの終了後には、基本部材１０表面のレジストＲＳを剥離して（第７ステップ）、新たに、半導体の表面保護のために、パッシベーション膜（ＳｉＮ膜）ＦＭを形成する（第８ステップ）。

そして、ドライエッチング処理によって、ソース電極５３及びドレイン電極５５表面を被覆するパッシベーション膜ＦＭと、ゲート電極５１の内、ＩｎＰ層１５表面に形成された部位の表面を被覆するパッシベーション膜ＦＭと、を除去し、コンタクトホールＣＨを形成すると共に、平面アンテナ３の接地導体３ｂの一部領域のパッシベーション膜ＦＭを除去して、この部位にもコンタクトホールＣＨを形成する。

また、これらのコンタクトホールＣＨの形成時には、検波回路７を構成するコプレーナ線路２７の接地導体２７ｂと、平面アンテナ３の接地導体３ｂとを接続するためのビアホールＶＨを形成するため、ビアホールＶＨの形成部位に対応するパッシベーション膜ＦＭを、ドライエッチング処理によって除去する（第９ステップ）。尚、図１７〜図２１は、アンテナ増幅回路形成工程における第９ステップから第１３ステップに関する説明図であるが、各図には、対応ステップにおけるＣ−Ｃ’断面図を上図に示し、同ステップにおけるＤ−Ｄ’断面図を下図に示す。

また、この処理の後には、パッシベーション膜ＦＭを、ウェットエッチングマスク膜として機能させ、塩酸を用いたウェットエッチング処理により、ＩｎＰ層１５をエッチング処理して、コプレーナ線路２７の接地導体２７ｂに繋がるビアホールＶＨ形成用のホールＨＬを形成する。また、平面アンテナ３のストリップ導体３ａと接地導体３ｂとの間に配置する誘導体として、ポリイミド誘電体層３ｃを、図１２に点線で囲む部位に形成する（第１０ステップ）。

そして、第１０ステップの終了後には、Ｔｉ／Ｐｔ等の金属を用いて、金属蒸着を行い、コンタクトホールＣＨを通じて、ソース電極５３、ドレイン電極５５、ゲート電極５１、及び、平面アンテナ３の接地導体３ｂに接続されるバイアス電極ＢＳを形成すると共に、検波回路７を構成するコプレーナ線路２７の接地導体２７ｂに繋がるビアホールＶＨを形成する（第１１ステップ）。

このようにして、第１１ステップまでを終了すると、次には、平面アンテナ３のストリップ導体３ａ及び線路５７，６１等をＡｕメッキにて形成するために、図１２に示す配線パターンに対応するレジストパターンを形成する。尚、図１２に示すリセス構造部位のゲート電極５１、及び、ポリイミド誘電体層３ｃに被覆された領域の接地導体３ｂは、表面に露出されない配線パターンであるため、ここで形成するレジストパターンは、平面アンテナ３のストリップ導体３ａ、このストリップ導体３ａからＩｎＰ層１５表面のゲート電極５１までの線路５７、ソース電極５３、ドレイン電極５５、ドレイン電極５５から検波回路７のコプレーナ線路信号線２７ａ端部に対向する領域までの線路６１、及び、接地導体３ｂに接続されたバイアス電極ＢＳを、メッキ処理するためのものとなる。

また、レジストパターンを形成した後には、基本部材１０表面に、メッキ処理を施して、レジストＲＳが形成されていない領域に、Ａｕによるメッキ層ＭＴを形成する（第１２ステップ）。

そして、この処理後には、レジストＲＳを剥離し、エッチング処理により、レジストＲＳを剥離した部位に形成されているバイアス電極ＢＳを取り除く処理を行う（第１３ステップ）。このようにして、本実施例では、図１２に示す配線パターンを形成する。

即ち、以上の処理により、図２１に示す構成の半導体装置１、換言すれば、ＩｎＰ層１５のＹ面側に、平面アンテナ３と、ＨＥＭＴ５０で構成される増幅回路５と、を有し、ＩｎＰ層１５のＸ面側に、ショットキーバリアダイオード２０で構成される検波回路７を有し、増幅回路５と検波回路７とがキャパシタ６０により電気的に接続されてなる半導体装置１を完成させる。

この半導体装置１では、平面アンテナ３により高周波信号が受信されると、この受信信号が入出力整合回路５７を介して、ＨＥＭＴ５０に伝達される。また、ＨＥＭＴ５０により増幅された受信信号は、キャパシタ６０を通じて、ショットキーバリアダイオード２０のアノード電極２１に入力される。そして、ショットキーバリアダイオード２０のカソード電極２３から出力される信号は、出力パッド２５を通じて外部装置に伝達される。

以上、半導体装置１の構成及び製造方法について説明したが、本実施例のように、平面アンテナ３、増幅回路５、及び、検波回路７を集積化して半導体装置１を製造すれば、平面アンテナ３、増幅回路５、及び、検波回路７を夫々、ワイヤーボンディングの手法や、バンプにより基板等に接続する必要がなく、接続部分に発生する寄生容量や寄生インダクタンスの問題を解消することができる。従って、本実施例によれば、高い周波数の高周波信号についても、これを高精度に検波可能な半導体装置１を構成することができる。また、高精度に各素子を実装しなくても済むので、安価に、製品（受信装置や上述したイメージング装置等）を量産化することができる。

特に、本実施例では、ＨＥＭＴ５０及びショットキーバリアダイオード２０を構成する半導体層１１，１３の構成の相違によって発生する問題を解消するために、基板（ＩｎＰ層１５）の片面にＨＥＭＴ形成用の半導体層１１を形成し、その反対側の面に、ショットキーバリアダイオード形成用の半導体層１３を形成した。そして、この半導体層１１，１３をエピタキシャル成長させるに際して、支持基板１７を最下層に配置し、ＨＥＭＴ５０の各半導体層１１を、通常の積層順とは反対の順序で形成し、その後にＩｎＰ層１５を形成して、ＩｎＰ層１５を挟んで、ＨＥＭＴ５０及びショットキーバリアダイオード２０の各半導体層１１，１３を形成するようにした。本実施例では、このように基本部材１０を形成しているので、薄層のＩｎＰ層１５の両面に、ＨＥＭＴ５０及びショットキーバリアダイオード２０を簡単に加工して作成することができる。

尚、本実施例の増幅回路５は、「特許請求の範囲」に記載の増幅回路及びキャパシタ構成部に対応し、本実施例の検波回路７は、「特許請求の範囲」に記載の検波回路及びキャパシタ構成部に対応する。

また、本発明は、上記実施例に限定されるものではなく、種々の態様を採ることができる。
例えば、上記実施例では、基本部材作成工程にて、予めショットキーバリアダイオード形成用の半導体層１３として、ｎ＋型のＩｎＧａＡｓ層１３ａと、ｎ型のＩｎＧａＡｓ層１３ｂを形成するようにしたが、ＩｎＰ層１５の上面に、ｎ＋型のＩｎＧａＡｓ層１３ａと、ｎ型のＩｎＧａＡｓ層１３ｂを積層するのではなく、シリコンドープされていないＩｎＧａＡｓ層を形成し、後に、イオン注入装置にて、Ｓｉ⁺イオンを、そのＩｎＧａＡｓ層に注入することで、ショットキーバリアダイオードを形成してもよい。

図２２は、イオン注入装置にて、Ｓｉ⁺イオンをＩｎＧａＡｓ層に注入することで、ショットキーバリアダイオードを形成した場合における基本部材１０の断面構造の一例を示した図である。

イオン注入装置を用いて、ショットキーバリアダイオード２０’を形成する場合には、例えば、次のように検波回路形成工程を行えば良い。
まず、ｎ＋型のＩｎＧａＡｓ層と、ｎ型のＩｎＧａＡｓ層を適切な位置に形成するために、基本部材１０’の表面に、金属膜の蒸着によって、アライメントマークを形成し、その後、このアライメントマークを参考に、イオン注入装置によって、質量数２８のＳｉ⁺イオンを、基本部材１０’最上層のＩｎＧａＡｓ層１３’に注入し、このＩｎＧａＡｓ層１３’の一部領域に、ｎ型のＩｎＧａＡｓ層１３ｂ’を形成する。また、アライメントマークを参考にして、このｎ型のＩｎＧａＡｓ層１３ｂ’の隣接位置に、質量数２８のＳｉ⁺イオンを注入し、ｎ＋型のＩｎＧａＡｓ層１３ａ’を形成する。また、イオン注入したＳｉ⁺イオンを活性化させるために、活性化アニール処理を行う。

また、この処理後には、ＩｎＧａＡｓ層１３’を成形するため、リン酸と過酸化水素水と水との混合液（５０：１：１）によって、メサエッチング処理を行い、メサ型のＩｎＧａＡｓ層１３’を形成した後には、基本部材１０’表面にパッシベーション膜（ＳｉＮ膜）ＦＭを形成する。

そして、アノード電極２１’及びカソード電極２３’の形成部位のパッシベーション膜ＦＭをドライエッチング処理によって除去し、この部位に、リフトオフ加工によって、アノード電極２１’及びカソード電極２３’を形成する。

また、この処理後には、二層目のパッシベーション膜ＦＭを形成し、先に形成したアノード電極２１’及びカソード電極２３’の端部領域のパッシベーション膜ＦＭをドライエッチング処理によって除去し、この領域にコンタクトホールＣＨを形成する。

そして、出力パッド２５’の形成部位からコンタクトホールＣＨを通じてカソード電極２３’に延びる線路を形成する共に、増幅回路５のキャパシタ構成部と対向する部位からコンタクトホールＣＨを通じて、アノード電極２１’に延びる線路を形成し、その後、Ａｕメッキ処理によって、出力パッド２５’を形成する。

また、この後には、サイクロテン樹脂層ＲＮを、基本部材１０’表面に形成して、上述した検波回路形成工程の第１６ステップから第１９ステップまでの処理と同様の処理を行い、検波回路形成工程を終了する。

このように検波回路形成工程を実行しても、ショットキーバリアダイオード２０’にて構成される検波回路を形成することができ、高周波用に適した検波回路７を、平面アンテナ３及び増幅回路５と一体に形成することができる。

本実施例の半導体装置１の概略構成を表すブロック図である。基本部材１０の生成方法を表す説明図である。検波回路７の配線パターンを表す図である。検波回路形成工程第１〜第４ステップでの基本部材概略Ａ−Ａ’断面図である。検波回路形成工程第５〜第８ステップでの基本部材概略Ａ−Ａ’断面図である。検波回路形成工程第９〜第１１ステップでの基本部材概略Ａ−Ａ’断面図（左図）及び概略Ｂ−Ｂ’断面図（右図）である。検波回路形成工程第１２〜第１３ステップでの基本部材概略Ａ−Ａ’断面図（左図）及び概略Ｂ−Ｂ’断面図（右図）である。検波回路形成工程第１４〜第１５ステップでの基本部材概略Ａ−Ａ’断面図（左図）及び概略Ｂ−Ｂ’断面図（右図）である。検波回路形成工程第１６〜第１８ステップでの基本部材概略Ａ−Ａ’断面図である。検波回路形成工程第１９ステップでの基本部材概略Ａ−Ａ’断面図である。検波回路７側の基本部材１０表面に貼り合わされる支持基板４０の作成方法を表す説明図である。平面アンテナ３及び増幅回路５の配線パターンを表す図である。アンテナ増幅回路形成工程第１〜第２ステップでの基本部材概略Ｃ−Ｃ’断面図である。アンテナ増幅回路形成工程第３〜第４ステップでの基本部材概略Ｃ−Ｃ’断面図である。アンテナ増幅回路形成工程第５〜第６ステップでの基本部材概略Ｃ−Ｃ’断面図である。アンテナ増幅回路形成工程第７〜第８ステップでの基本部材概略Ｃ−Ｃ’断面図である。アンテナ増幅回路形成工程第９ステップでの基本部材概略Ｃ−Ｃ’断面図（上図）及び概略Ｄ−Ｄ’断面図（下図）である。アンテナ増幅回路形成工程第１０ステップでの基本部材概略Ｃ−Ｃ’断面図（上図）及び概略Ｄ−Ｄ’断面図（下図）である。アンテナ増幅回路形成工程第１１ステップでの基本部材概略Ｃ−Ｃ’断面図（上図）及び概略Ｄ−Ｄ’断面図（下図）である。アンテナ増幅回路形成工程第１２ステップでの基本部材概略Ｃ−Ｃ’断面図（上図）及び概略Ｄ−Ｄ’断面図（下図）である。アンテナ増幅回路形成工程第１３ステップでの基本部材概略Ｃ−Ｃ’断面図（上図）及び概略Ｄ−Ｄ’断面図（下図）である。変形例の検波回路形成工程に関する説明図である。

符号の説明

１…半導体装置、３…平面アンテナ、３ａ…ストリップ導体、３ｂ…接地導体、３ｃ…ポリイミド誘電体層、５…増幅回路、７…検波回路、１０…基本部材、１１，１３…半導体層、１５…ＩｎＰ層、１７，４０…支持基板、２０…ショットキーバリアダイオード、２１…アノード電極、２３…カソード電極、２５…出力パッド、２７…コプレーナ線路、３０，５９，６３…入出力整合回路、５１…ゲート電極、５３…ソース電極、５５…ドレイン電極、５７，６１…線路、６０…キャパシタ、ＢＳ…バイアス電極、ＣＨ…コンタクトホール、ＦＭ…パッシベーション膜、ＨＬ…ホール、ＭＴ…メッキ層、ＲＮ…サイクロテン樹脂層、ＲＳ…レジスト、ＶＨ…ビアホール

Claims

高周波信号検波用の半導体装置の製造方法であって、
基板の第一面に、増幅回路形成用の半導体層を積層し、前記基板の第一面とは反対側の第二面に、検波回路形成用の半導体層を積層してなる基本部材を形成する基本部材形成工程と、
前記基本部材における基板の第一面に積層された半導体層を加工して、前記基板の第一面に増幅回路を形成すると共に、前記増幅回路の出力を検波回路に入力するためのキャパシタ構成部と、高周波信号を受信して受信信号を前記増幅回路に入力するための平面アンテナと、を前記第一面に形成するアンテナ増幅回路形成工程と、
前記基板の第二面に積層された半導体層を加工して、前記基板の第二面に検波回路を形成すると共に、前記第一面に形成されるキャパシタ構成部と対向してキャパシタを構成するキャパシタ構成部を、前記第二面に形成する検波回路形成工程と、
を有し、前記各工程により、基板の第一面に平面アンテナ及び増幅回路を形成し、基板の第二面に検波回路を形成し、増幅回路と検波回路とを、キャパシタにより電気的に接続してなる半導体装置を製造することを特徴とする半導体装置の製造方法。
前記基本部材形成工程では、前記基板としての主基板とは別の基板である支持基板を、最下層に配置し、この支持基板上に、前記増幅回路形成用の半導体層及び検波回路形成用の半導体層を、前記主基板を挟んで積層し、
前記支持基板と前記主基板との間に形成された半導体層の加工時には、前記支持基板を取り除くと共に、前記基本部材の支持基板とは反対側に位置する最上層の半導体層の上面に、別の支持基板を構築して、前記半導体装置を製造することを特徴とする請求項１記載の半導体装置の製造方法。
前記アンテナ増幅回路形成工程では、前記増幅回路を構成するトランジスタとして、ＩｎＧａＡｓのチャネル層を有するメサ型の高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）を形成することを特徴とする請求項１又は請求項２記載の半導体装置の製造方法。
前記検波回路形成工程では、前記基板の第二面に積層された半導体層としてのシリコンドープされたｎ＋型のＩｎＧａＡｓ層及びシリコンドープされたｎ型のＩｎＧａＡｓ層を加工し、前記検波回路を構成するダイオードとして、ショットキーバリアダイオードを形成することを特徴とする請求項１〜請求項３のいずれかに記載の半導体装置の製造方法。
前記検波回路形成工程では、イオン注入装置を用いて、前記基板の第二面に形成された半導体層としてのＩｎＧａＡｓ層に、Ｓｉ⁺イオンを注入することで、ｎ＋型のＩｎＧａＡｓ層及びｎ型のＩｎＧａＡｓ層を形成し、前記検波回路を構成するダイオードとして、ショットキーバリアダイオードを形成することを特徴とする請求項１〜請求項３のいずれかに記載の半導体装置の製造方法。