JPH06310955A - 高出力電界効果トランジスタ - Google Patents
高出力電界効果トランジスタInfo
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- JPH06310955A JPH06310955A JP5095898A JP9589893A JPH06310955A JP H06310955 A JPH06310955 A JP H06310955A JP 5095898 A JP5095898 A JP 5095898A JP 9589893 A JP9589893 A JP 9589893A JP H06310955 A JPH06310955 A JP H06310955A
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- 230000005669 field effect Effects 0.000 title claims abstract description 13
- 230000003071 parasitic effect Effects 0.000 claims description 2
- 239000008186 active pharmaceutical agent Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 11
- 239000012141 concentrate Substances 0.000 description 3
- 238000004904 shortening Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
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- General Physics & Mathematics (AREA)
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- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】本発明はトランジスタの中央部にドレイン電流
が集中しないように構成し、全体の電力負荷効率を向上
させることができる高出力電界効果トランジスタを提供
することを目的とする。 【構成】１対のゲート電極５とドレイン電極６とが複数
個、信号ライン２にワイヤ４で並列接続されて成る高出
力電界効果トランジスタにおいて、ワイヤ４で信号ライ
ン２と接続される複数のゲート電極５のゲート長を、全
ての並列経路のドレイン電極５とソース電極６間に概略
均等な電流が流れる長さで構成する。
が集中しないように構成し、全体の電力負荷効率を向上
させることができる高出力電界効果トランジスタを提供
することを目的とする。 【構成】１対のゲート電極５とドレイン電極６とが複数
個、信号ライン２にワイヤ４で並列接続されて成る高出
力電界効果トランジスタにおいて、ワイヤ４で信号ライ
ン２と接続される複数のゲート電極５のゲート長を、全
ての並列経路のドレイン電極５とソース電極６間に概略
均等な電流が流れる長さで構成する。
Description
【０００１】
【産業上の利用分野】本発明は高出力電界効果トランジ
スタ（高出力ＦＥＴ）に関する。高出力ＦＥＴは、直・
交流の高入力インピーダンス回路、各種増幅器等に広く
適用されるものである。
スタ（高出力ＦＥＴ）に関する。高出力ＦＥＴは、直・
交流の高入力インピーダンス回路、各種増幅器等に広く
適用されるものである。
【０００２】高出力ＦＥＴにあっては、高出力で高利
得、且つ高効率なものが求められている。
得、且つ高効率なものが求められている。
【０００３】
【従来の技術】図５は従来の高出力ＦＥＴを説明するた
めの図である。この図において、符号１は基板である。
２はマイクロストリップライン、３は高出力ＦＥＴであ
り、高出力ＦＥＴ３の両側にマイクロストリップライン
２が独立に基板１上に形成されている。
めの図である。この図において、符号１は基板である。
２はマイクロストリップライン、３は高出力ＦＥＴであ
り、高出力ＦＥＴ３の両側にマイクロストリップライン
２が独立に基板１上に形成されている。
【０００４】高出力ＦＥＴ３において、５はゲート電
極、６はドレイン電極、７はソース電極、１０はフィン
ガー部である。フィンガー部１０は、ドレイン電極６と
ソース電極７とが噛み合った部分であり、並列に複数形
成されている。
極、６はドレイン電極、７はソース電極、１０はフィン
ガー部である。フィンガー部１０は、ドレイン電極６と
ソース電極７とが噛み合った部分であり、並列に複数形
成されている。
【０００５】また、高出力ＦＥＴ３と両側のマイクロス
トリップライン２とは、一方のライン２を各々のゲート
電極５にワイヤ４で橋接し、他方のライン２を各々のド
レイン電極６にワイヤ４で橋接することによって接続さ
れている。
トリップライン２とは、一方のライン２を各々のゲート
電極５にワイヤ４で橋接し、他方のライン２を各々のド
レイン電極６にワイヤ４で橋接することによって接続さ
れている。
【０００６】この接続によって高出力ＦＥＴ３にマイク
ロストリップライン２を介して電力が供給される。とこ
ろで、高出力ＦＥＴは、フィンガー部１０が多くなる程
に高出力となり、また、ゲート電極及びドレイン電極か
ら櫛歯状に枝別れしたフィンガーが多く、且つ各電極か
ら対向するフィンガーの噛み合わせが多くなる程に高出
力となる。
ロストリップライン２を介して電力が供給される。とこ
ろで、高出力ＦＥＴは、フィンガー部１０が多くなる程
に高出力となり、また、ゲート電極及びドレイン電極か
ら櫛歯状に枝別れしたフィンガーが多く、且つ各電極か
ら対向するフィンガーの噛み合わせが多くなる程に高出
力となる。
【０００７】このタイプの高出力ＦＥＴの説明図を図６
に示す。但し、この図６において図５の各部に対応する
部分には同一符号を付し、更にその右横にａを付す。ま
た、図６には高出力ＦＥＴ３ａの２つのフィンガー部１
０ａが示してある。
に示す。但し、この図６において図５の各部に対応する
部分には同一符号を付し、更にその右横にａを付す。ま
た、図６には高出力ＦＥＴ３ａの２つのフィンガー部１
０ａが示してある。
【０００８】図６において、１１ａはゲートフィンガー
であり、ゲート電極５ａから各々並行に櫛歯状に分岐し
ているものである。１２ａはドレインフィンガーであ
り、ドレイン電極６ａから各々並行に櫛歯状に分岐して
いるものである。
であり、ゲート電極５ａから各々並行に櫛歯状に分岐し
ているものである。１２ａはドレインフィンガーであ
り、ドレイン電極６ａから各々並行に櫛歯状に分岐して
いるものである。
【０００９】１３ａはソースフィンガーであり、各々が
ソース電極７ａにエアブリッジ１４でゲート電極５ａを
飛び越えて接続されている。また、各フィンガー１１
ａ，１２ａ，１３ａの配列は、ドレインフィンガー１２
ａ間に２本のゲートフィンガー１１ａが配置され、その
ゲートフィンガー１１ａ間にソースフィンガー１３ａが
配置されている。
ソース電極７ａにエアブリッジ１４でゲート電極５ａを
飛び越えて接続されている。また、各フィンガー１１
ａ，１２ａ，１３ａの配列は、ドレインフィンガー１２
ａ間に２本のゲートフィンガー１１ａが配置され、その
ゲートフィンガー１１ａ間にソースフィンガー１３ａが
配置されている。
【００１０】このような従来構成においては、高出力を
目的としてゲート幅を稼ぐために、１つのゲート電極１
４ａと同じゲート長となるようにゲートフィンガー１１
ａが並列に接続されている。
目的としてゲート幅を稼ぐために、１つのゲート電極１
４ａと同じゲート長となるようにゲートフィンガー１１
ａが並列に接続されている。
【００１１】
【発明が解決しようとする課題】ところで、上述の図５
に示した従来例においては、ドレイン電極６側のワイヤ
４の長さが中央から両端に向かうに従って長くなり、ワ
イヤ４の持つ抵抗成分によって中央部にドレイン電流が
集中することになる。
に示した従来例においては、ドレイン電極６側のワイヤ
４の長さが中央から両端に向かうに従って長くなり、ワ
イヤ４の持つ抵抗成分によって中央部にドレイン電流が
集中することになる。
【００１２】このため、中央部における電力負荷効率が
悪くなるので、高出力ＦＥＴ３全体の電力負荷効率が悪
くなるといった問題がある。一方、図６においては、ド
レイン電極６ａのワイヤ（図６には示さず）の接続箇所
である中心部からドレインフィンガー１２ａの先端まで
の長さが、ドレイン電極６ａの先端から枝別れしたドレ
インフィンガー１２ａへ向かうに従って長くなる。
悪くなるので、高出力ＦＥＴ３全体の電力負荷効率が悪
くなるといった問題がある。一方、図６においては、ド
レイン電極６ａのワイヤ（図６には示さず）の接続箇所
である中心部からドレインフィンガー１２ａの先端まで
の長さが、ドレイン電極６ａの先端から枝別れしたドレ
インフィンガー１２ａへ向かうに従って長くなる。
【００１３】つまり、ドレイン電極６ａの中心部から両
端に向かうに従って抵抗成分が大きくなるので、中央部
にドレイン電流が集中し、先に記述したと同様に中央部
における電力負荷効率が悪くなり、この結果、全体の電
力負荷効率が悪くなるといった問題がある。
端に向かうに従って抵抗成分が大きくなるので、中央部
にドレイン電流が集中し、先に記述したと同様に中央部
における電力負荷効率が悪くなり、この結果、全体の電
力負荷効率が悪くなるといった問題がある。
【００１４】本発明は、このような点に鑑みてなされた
ものであり、トランジスタの中央部にドレイン電流が集
中しないように構成し、全体の電力負荷効率を向上させ
ることができる高出力電界効果トランジスタを提供する
ことを目的としている。
ものであり、トランジスタの中央部にドレイン電流が集
中しないように構成し、全体の電力負荷効率を向上させ
ることができる高出力電界効果トランジスタを提供する
ことを目的としている。
【００１５】
【課題を解決するための手段】図１に本発明の第１原理
説明図を示す。この図１に示す高出力電界効果トランジ
スタは、１対のゲート電極５とドレイン電極６とが複数
個並列に配置されており、それら各素子が信号ライン２
にワイヤ４で並列接続されている。図１にはゲート電極
５、ドレイン電極６及びソース電極７を１組しか示して
いないが、ドレイン電極６を接続するワイヤを３分岐し
て示しているように、ここでは各電極５，６，７が３組
あるとする。
説明図を示す。この図１に示す高出力電界効果トランジ
スタは、１対のゲート電極５とドレイン電極６とが複数
個並列に配置されており、それら各素子が信号ライン２
にワイヤ４で並列接続されている。図１にはゲート電極
５、ドレイン電極６及びソース電極７を１組しか示して
いないが、ドレイン電極６を接続するワイヤを３分岐し
て示しているように、ここでは各電極５，６，７が３組
あるとする。
【００１６】第１原理の特徴は、ワイヤ４で信号ライン
２と接続される複数のゲート電極５のゲート長を、全て
の並列経路のドレイン電極５とソース電極６間に概略均
等な電流が流れる長さとしたことである。
２と接続される複数のゲート電極５のゲート長を、全て
の並列経路のドレイン電極５とソース電極６間に概略均
等な電流が流れる長さとしたことである。
【００１７】図１に示すＲLD1 は信号ライン２と両端部
のドレイン電極６とを接続するワイヤ４の抵抗値であ
る。ＲLD2 は信号ライン２と中央部のドレイン電極５と
を接続するワイヤ４の抵抗値である。
のドレイン電極６とを接続するワイヤ４の抵抗値であ
る。ＲLD2 は信号ライン２と中央部のドレイン電極５と
を接続するワイヤ４の抵抗値である。
【００１８】ＲDS1 は両端部のドレイン電極６とソース
電極７間の抵抗値、ＲDS2 は中央部のドレイン電極６と
ソース電極７間の抵抗値である。各ドレイン電極６を接
続するワイヤ長は、中央部よりも両端部の方が長くなる
ので、その抵抗値はＲLD1 ＞ＲLD2 となる。
電極７間の抵抗値、ＲDS2 は中央部のドレイン電極６と
ソース電極７間の抵抗値である。各ドレイン電極６を接
続するワイヤ長は、中央部よりも両端部の方が長くなる
ので、その抵抗値はＲLD1 ＞ＲLD2 となる。
【００１９】このため中央部と両端部に同じ電流が流れ
るようにするには、ＲDS1 ＝ＲDS2＋ＲLD2 −ＲLD1 と
なるＲDS1 を設定すればよい。この場合、ＲDS1 ＜Ｒ
DS2 となる。
るようにするには、ＲDS1 ＝ＲDS2＋ＲLD2 −ＲLD1 と
なるＲDS1 を設定すればよい。この場合、ＲDS1 ＜Ｒ
DS2 となる。
【００２０】ＲDS1 はゲート長に応じて変化するので、
中央部よりも両端部のゲート長を短くすればＲDS1 を減
少させることができる。つまり、両端部のゲート長がＲ
DS1がＲDS2 ＋ＲLD2 −ＲLD1 となるような長さに設定
されている。
中央部よりも両端部のゲート長を短くすればＲDS1 を減
少させることができる。つまり、両端部のゲート長がＲ
DS1がＲDS2 ＋ＲLD2 −ＲLD1 となるような長さに設定
されている。
【００２１】図２に本発明の第２原理説明図を示し、そ
の説明を行う。この図に示す高出力電界効果トランジス
タは、１対のゲート電極５ａとドレイン電極６ａが櫛歯
状に分岐された複数のフィンガーを有し、かつ各々の複
数のフィンガーがソース電極７ａのフィンガーを介して
概略交互に配置されたフィンガー部を有するものであ
る。
の説明を行う。この図に示す高出力電界効果トランジス
タは、１対のゲート電極５ａとドレイン電極６ａが櫛歯
状に分岐された複数のフィンガーを有し、かつ各々の複
数のフィンガーがソース電極７ａのフィンガーを介して
概略交互に配置されたフィンガー部を有するものであ
る。
【００２２】第２原理の特徴は、フィンガー部内の、ゲ
ート長５ａの複数のフィンガーにおけるゲート長を、各
々のドレインフィンガーとソースフィンガー間に概略均
等な電流が流れる長さとしたことである。
ート長５ａの複数のフィンガーにおけるゲート長を、各
々のドレインフィンガーとソースフィンガー間に概略均
等な電流が流れる長さとしたことである。
【００２３】図２に示すＲDS3 は両端部のドレインフィ
ンガーとソースフィンガー間の抵抗値、ＲDS4 は中央部
のドレインフィンガーとソースフィンガー間の抵抗値で
ある。
ンガーとソースフィンガー間の抵抗値、ＲDS4 は中央部
のドレインフィンガーとソースフィンガー間の抵抗値で
ある。
【００２４】ＲK はドレイン電極６ａの信号ライン２ａ
への接続点から両端部のドレインフィンガーまでの寄生
抵抗値である。ＲK により中央部に電流が集中するた
め、中央部と両端部に同じ電流が流れるようにするに
は、ＲDS3 ＝ＲDS4 −ＲK となるＲDS3 を設定すればよ
い。この場合、ＲDS3 ＜ＲDS4 となる。
への接続点から両端部のドレインフィンガーまでの寄生
抵抗値である。ＲK により中央部に電流が集中するた
め、中央部と両端部に同じ電流が流れるようにするに
は、ＲDS3 ＝ＲDS4 −ＲK となるＲDS3 を設定すればよ
い。この場合、ＲDS3 ＜ＲDS4 となる。
【００２５】ＲDS3 はゲート長に応じて変化するので、
中央部よりも両端部のゲート長を短くすればＲDS3 を減
少させることができる。つまり、両端部のゲートフィン
ガーのゲート長がＲDS3 がＲDS4 −ＲK となるような長
さに設定されている。
中央部よりも両端部のゲート長を短くすればＲDS3 を減
少させることができる。つまり、両端部のゲートフィン
ガーのゲート長がＲDS3 がＲDS4 −ＲK となるような長
さに設定されている。
【００２６】
【作用】上述した第１原理によれば、両端部のゲート長
を短くすることによりＲDS1 がＲDS2 ＋ＲLD2 −ＲLD1
となるような長さとしたので、両端部の相互コンダクタ
ンスが向上して利得が向上する。従って、高出力電界効
果トランジスタ全体での利得が向上し、電力負荷効率が
向上する。
を短くすることによりＲDS1 がＲDS2 ＋ＲLD2 −ＲLD1
となるような長さとしたので、両端部の相互コンダクタ
ンスが向上して利得が向上する。従って、高出力電界効
果トランジスタ全体での利得が向上し、電力負荷効率が
向上する。
【００２７】第２原理においては、同一フィンガー部に
おける両端部のゲートフィンガーのゲート長をＲDS3 を
ＲDS4 −ＲK となるような長さとしたので、同一フィン
ガー部内における両端部の相互コンダクタンスが向上し
て利得が向上する。
おける両端部のゲートフィンガーのゲート長をＲDS3 を
ＲDS4 −ＲK となるような長さとしたので、同一フィン
ガー部内における両端部の相互コンダクタンスが向上し
て利得が向上する。
【００２８】従って、高出力電界効果トランジスタ全体
での利得が向上し、加えて中央部の消費電力が小さくな
るため、電力負荷効率が向上する。即ち第１及び第２原
理によれば、出力電力を低下させることなく、利得、電
力負荷効率を向上させることができる。
での利得が向上し、加えて中央部の消費電力が小さくな
るため、電力負荷効率が向上する。即ち第１及び第２原
理によれば、出力電力を低下させることなく、利得、電
力負荷効率を向上させることができる。
【００２９】
【実施例】以下、図面を参照して本発明の第１実施例に
ついて説明する。図３は本発明の第１実施例による高出
力ＦＥＴを説明するための図である。この図において図
５に示す従来例の各部に対応する部分には同一符号を付
し、その説明を省略する。
ついて説明する。図３は本発明の第１実施例による高出
力ＦＥＴを説明するための図である。この図において図
５に示す従来例の各部に対応する部分には同一符号を付
し、その説明を省略する。
【００３０】但し、図３に示す高出力ＦＥＴ３ｂは図５
に示した高出力ＦＥＴ３及びマイクロストリップライン
２の上半分に対応するものである。また、図３におい
て、１６はゲートフィンガー、１７はドレインフィンガ
ーである。
に示した高出力ＦＥＴ３及びマイクロストリップライン
２の上半分に対応するものである。また、図３におい
て、１６はゲートフィンガー、１７はドレインフィンガ
ーである。
【００３１】この図３に示す第１実施例による高出力Ｆ
ＥＴ３ｂが図５に示した従来の高出力ＦＥＴ３と異なる
点は、並列に設けられた複数のフィンガー部１０の内、
中央部のフィンガー部１０のゲート長Ｌｇ２よりも端部
のゲート長Ｌｇ１を短くした点にある。
ＥＴ３ｂが図５に示した従来の高出力ＦＥＴ３と異なる
点は、並列に設けられた複数のフィンガー部１０の内、
中央部のフィンガー部１０のゲート長Ｌｇ２よりも端部
のゲート長Ｌｇ１を短くした点にある。
【００３２】ゲートフィンガー１６のゲート長Ｌｇ１を
短くすると空乏層が小さくなり、電流を妨げる力が弱く
なるので、ドレインからソースに流れる電流が増加す
る。即ち、両端のゲート長Ｌｇ１を中央のゲート長Ｌｇ
２よりも短く構成すれば、短くした分、両端部にドレイ
ン電流が多く流れるようになる。
短くすると空乏層が小さくなり、電流を妨げる力が弱く
なるので、ドレインからソースに流れる電流が増加す
る。即ち、両端のゲート長Ｌｇ１を中央のゲート長Ｌｇ
２よりも短く構成すれば、短くした分、両端部にドレイ
ン電流が多く流れるようになる。
【００３３】これによって、ドレイン電極６に接続され
るワイヤ４の長さが両端に向かうに従い長くなり、その
分、抵抗成分が増加して電流が流れにくくなることを相
殺することができる。
るワイヤ４の長さが両端に向かうに従い長くなり、その
分、抵抗成分が増加して電流が流れにくくなることを相
殺することができる。
【００３４】従って、中央部、両端部に係わらず平均的
にドレイン電流が流れるようにゲート長Ｌｇを調整すれ
ば、従来問題となっていた中央部にドレイン電流が集中
することを無くすことができ、高出力ＦＥＴ３ｂ全体の
電力負荷効率を向上させることができる。
にドレイン電流が流れるようにゲート長Ｌｇを調整すれ
ば、従来問題となっていた中央部にドレイン電流が集中
することを無くすことができ、高出力ＦＥＴ３ｂ全体の
電力負荷効率を向上させることができる。
【００３５】次に、第２実施例による高出力ＦＥＴを図
４を参照して説明する。但し、図４において図６に示す
従来例の各部に対応する部分には同一符号を付し、その
説明を省略する。また、図４には図６に示した高出力Ｆ
ＥＴ３ａのフィンガー部１０ａの一方に対応する部分が
示してある。
４を参照して説明する。但し、図４において図６に示す
従来例の各部に対応する部分には同一符号を付し、その
説明を省略する。また、図４には図６に示した高出力Ｆ
ＥＴ３ａのフィンガー部１０ａの一方に対応する部分が
示してある。
【００３６】この図４に示す第２実施例における改善点
も図３に示した第１実施例で説明した原理を適用したも
のであり、図６に示す従来のものと異なる点は、フィン
ガー部１０ａ内における中央部のゲートフィンガー１１
ａのゲート長Ｌｇ４よりも両端部のゲート長Ｌｇ３の長
さを短くした点にある。
も図３に示した第１実施例で説明した原理を適用したも
のであり、図６に示す従来のものと異なる点は、フィン
ガー部１０ａ内における中央部のゲートフィンガー１１
ａのゲート長Ｌｇ４よりも両端部のゲート長Ｌｇ３の長
さを短くした点にある。
【００３７】これによって、空乏層が小さくなり電流を
妨げる力が弱くなるので、両端部にドレイン電流が多く
流れるようになり、これで、ドレインフィンガー１２ａ
の長さがドレイン電極６ａの中心部から両端部に向かう
に従い長くなり、その分、抵抗成分が増加して電流が流
れにくくなることを相殺することができる。
妨げる力が弱くなるので、両端部にドレイン電流が多く
流れるようになり、これで、ドレインフィンガー１２ａ
の長さがドレイン電極６ａの中心部から両端部に向かう
に従い長くなり、その分、抵抗成分が増加して電流が流
れにくくなることを相殺することができる。
【００３８】従って、中央部、両端部に係わらず平均的
にドレイン電流が流れるようにゲート長Ｌｇを調整すれ
ば、従来問題となっていた中央部にドレイン電流が集中
することを無くすことができ、高出力ＦＥＴ３ｃ全体の
電力負荷効率を向上させることができる。
にドレイン電流が流れるようにゲート長Ｌｇを調整すれ
ば、従来問題となっていた中央部にドレイン電流が集中
することを無くすことができ、高出力ＦＥＴ３ｃ全体の
電力負荷効率を向上させることができる。
【００３９】
【発明の効果】以上説明したように、本発明の高出力電
界効果トランジスタによれば、トランジスタの中央部よ
りも両端部のゲート長を短くすることによって、両端部
の相互コンダクタンスを上げ、トランジスタの中央部に
ドレイン電流が集中しないように構成したので、トラン
ジスタ全体の利得、及び電力負荷効率を向上させること
ができる効果がある。
界効果トランジスタによれば、トランジスタの中央部よ
りも両端部のゲート長を短くすることによって、両端部
の相互コンダクタンスを上げ、トランジスタの中央部に
ドレイン電流が集中しないように構成したので、トラン
ジスタ全体の利得、及び電力負荷効率を向上させること
ができる効果がある。
【図１】本発明の第１原理説明図である。
【図２】本発明の第２原理説明図である。
【図３】本発明の第１実施例による高出力ＦＥＴを説明
するための図である。
するための図である。
【図４】本発明の第２実施例による高出力ＦＥＴを説明
するための図である。
するための図である。
【図５】従来例による高出力ＦＥＴを説明するための図
である。
である。
【図６】他の従来例による高出力ＦＥＴを説明するため
の図である。
の図である。
２ 信号ライン ４ ワイヤ ５ ゲート電極 ６ ドレイン電極 ７ ソース電極 ＲLD1 信号ライン２とドレイン電極６とを接続する両
端部のワイヤの抵抗値 ＲLD2 信号ライン２とドレイン電極６とを接続する中
央部のワイヤの抵抗値 ＲDS1 両端部のドレイン電極６とソース電極７間の抵
抗値 ＲDS2 中央部のドレイン電極６とソース電極７間の抵
抗値
端部のワイヤの抵抗値 ＲLD2 信号ライン２とドレイン電極６とを接続する中
央部のワイヤの抵抗値 ＲDS1 両端部のドレイン電極６とソース電極７間の抵
抗値 ＲDS2 中央部のドレイン電極６とソース電極７間の抵
抗値
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (4)
- 【請求項１】 １対のゲート電極(5) とドレイン電極
(6) とが複数個、信号ライン(2) にワイヤ(4) で並列接
続されて成る高出力電界効果トランジスタにおいて、 前記ワイヤ(4) で前記信号ライン(2) と接続される複数
のゲート電極(5) のゲート長を、全ての並列経路のドレ
イン電極(5) とソース電極(6) 間に概略均等な電流が流
れる長さとしたことを特徴とする高出力電界効果トラン
ジスタ。 - 【請求項２】 前記信号ライン(2) と前記複数のドレイ
ン電極(5) とを最短距離で接続する最短ワイヤの抵抗値
(RLD2)と、該最短ワイヤが接続されたドレイン電極(6)
とソース電極(7) 間の抵抗値(RDS2)とを加算した値か
ら、該信号ライン(2) と該複数のドレイン電極(6) とを
最長距離で接続する最長ワイヤの抵抗値(RLD1)を引いた
値に、該最長ワイヤが接続されたドレイン電極(6) とソ
ース電極(7) 間の抵抗値(RDS1)が等しくなる長さに、前
記ゲート長を設定したことを特徴とする請求項１記載の
高出力電界効果トランジスタ。 - 【請求項３】 １対のゲート電極(5a)とドレイン電極(6
a)が櫛歯状に分岐された複数のフィンガーを有し、かつ
各々の複数のフィンガーがソース電極(7a)のフィンガー
を介して概略交互に配置されたフィンガー部を有する高
出力電界効果トランジスタにおいて、 前記フィンガー部内の、前記ゲート電極(5a)の複数のフ
ィンガーにおけるゲート長を、各々のドレインフィンガ
ーとソースフィンガー間に概略均等な電流が流れる長さ
としたことを特徴とする高出力電界効果トランジスタ。 - 【請求項４】 信号ライン(2a)へのドレイン電極(6a)の
接続点に最短距離の前記ドレインフィンガーと前記ソー
スフィンガー間の抵抗値(RDS4)から、該ドレイン電極(6
a)の接続点から最長距離のドレインフィンガーまでの寄
生抵抗値(Rk) を引いた値に、該ドレイン電極(6a)の接
続点から最長距離のドレインフィンガーとソースフィン
ガー間の抵抗値(RDS3)が等しくなる長さに、前記ゲート
長を設定したことを特徴とする請求項３記載の高出力電
界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5095898A JPH06310955A (ja) | 1993-04-22 | 1993-04-22 | 高出力電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5095898A JPH06310955A (ja) | 1993-04-22 | 1993-04-22 | 高出力電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310955A true JPH06310955A (ja) | 1994-11-04 |
Family
ID=14150127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5095898A Withdrawn JPH06310955A (ja) | 1993-04-22 | 1993-04-22 | 高出力電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310955A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1993
- 1993-04-22 JP JP5095898A patent/JPH06310955A/ja not_active Withdrawn
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| WO2020059322A1 (ja) * | 2018-09-21 | 2020-03-26 | ソニーセミコンダクタソリューションズ株式会社 | 半導体素子および電子回路 |
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| Date | Code | Title | Description |
|---|---|---|---|
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