JPWO2018211643A1 - 増幅器 - Google Patents

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Abstract

複数のトランジスタセルと、ゲートパッドと、ドレインパッドを有するトランジスタチップと、表面にメタルパターンが形成された整合基板と、該トランジスタチップの幅及び該整合基板の幅より幅が大きい端子と、該端子と該メタルパターンを接続する複数の端子ワイヤと、該メタルパターンと該トランジスタチップを接続する複数のチップワイヤと、を備え、複数の該端子ワイヤの該端子に接続された部分のワイヤ間距離よりも、複数の該端子ワイヤの該メタルパターンに接続された部分のワイヤ間距離が大きい。

Description

この発明は増幅器に関する。
特許文献１には、金属キャリア上の誘電体基板にＦＥＴが固定され、この誘電体基板上にマイクロストリップ線路が形成され、ＦＥＴのゲート電極、ドレイン電極とマイクロストリップ線路よりも幅広なマイクロストリップ線路の入出力上部電極が複数の金属ワイヤで接続されたことが開示されている。特許文献１には、さらに、ＦＥＴの幅方向のエッジ部から中央部になるに従い金属ワイヤの長さを長くすることが開示されている。
特許文献２には、入出力端子と半導体増幅素子の入出力電極を複数の配線で接続するマイクロ波増幅器が開示されている。このマイクロ波増幅器は、複数の配線による配線列における各配線のインピーダンス値を中央列の配線で最も小さくし、配線列の端に向かう程各配線のインピーダンス値を大きくするものである。これにより、各配線における伝送電力の均一化を図り、マイクロ波増幅器の利得、電力付加効率および歪み特性の向上が図られる。
日本特開平１０−２２３６７４号公報 日本特開平１１−２３８８５１号公報
パッケージの中にトランジスタチップと整合基板をダイボンドし、ボンディングワイヤで必要な電気的接続を実現することで、増幅器が製造される。内部整合型ではないディスクリート型の増幅器では、トランジスタチップと整合基板をワイヤで接続し、パッケージの入出力端子と整合基板をワイヤで接続する。
増幅器の高出力化の要求に応えるために、並列な複数のトランジスタセルを結合する構造を有するトランジスタチップを用いることがある。複数のトランジスタセルは均一動作することが望ましい。しかしながら、平行に設けられた複数のワイヤからの磁界の相互作用、および端子などの導体における表皮効果により、各トランジスタセルでの入出力信号には位相差が発生する。そのため、複数のトランジスタセルの動作は不均一になる。その結果、複数のトランジスタセルの均一動作を仮定した場合と比較して、増幅器の電力利得、飽和出力電力および電力付加効率が低下してしまう。
本発明は上述の問題を解決するためになされたものであり、トランジスタチップに形成された複数のトランジスタセルを均一動作させることができる増幅器を提供することを目的とする。
本願の発明にかかる増幅器は、複数のトランジスタセルと、ゲートパッドと、ドレインパッドを有するトランジスタチップと、表面にメタルパターンが形成された整合基板と、該トランジスタチップの幅及び該整合基板の幅より幅が大きい端子と、該端子と該メタルパターンを接続する複数の端子ワイヤと、該メタルパターンと該トランジスタチップを接続する複数のチップワイヤと、を備え、複数の該端子ワイヤの該端子に接続された部分のワイヤ間距離よりも、複数の該端子ワイヤの該メタルパターンに接続された部分のワイヤ間距離が大きいことを特徴とする。
本願の発明に係る他の増幅器は、複数のトランジスタセルと、ゲートパッドと、ドレインパッドを有するトランジスタチップと、表面にメタルパターンが形成され、該メタルパターンの幅は該ゲートパッドの幅又は該ドレインパッドの幅より大きい整合基板と、端子と、該端子と該メタルパターンを接続する複数の端子ワイヤと、該メタルパターンと該トランジスタチップを接続する複数のチップワイヤと、を備え、複数の該チップワイヤの該メタルパターンに接続された部分のワイヤ間距離よりも、複数の該チップワイヤの該トランジスタチップに接続された部分のワイヤ間距離が大きいことを特徴とする。
本発明のその他の特徴は以下に明らかにする。
この発明によれば、複数のワイヤを非平行とし、表皮効果の影響が小さい場所にワイヤを接続することで、トランジスタチップに形成された複数のトランジスタセルを均一動作させることができる。
実施の形態１に係る増幅器の断面図である。 パッケージの内部の平面図である。 比較例に係る増幅器の内部構成を示す平面図である。 比較例に係る複数の端子ワイヤの断面図である。 表皮効果による電流不均衡を示す図である。 実施の形態２に係る増幅器の内部の平面図である。
本発明の実施の形態に係る増幅器について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る増幅器１０の断面図である。増幅器１０は、パッケージ１２を備えている。パッケージ１２は、金属ベース部分１２ａ、金属ベース部分１２ａの上に設けられた側壁部分１２ｂ、および側壁部分１２ｂの上に設けられたふた部分１２ｃを備えている。パッケージ１２に端子１３と端子１４が固定されている。
端子１３と端子１４だけがパッケージ１２から露出している。パッケージ１２の中には整合基板２０、２４とトランジスタチップ２２が設けられている。整合基板２０、トランジスタチップ２２、および整合基板２４は別々の基板に形成されている。トランジスタチップ２２は例えばＧａＮなどで形成された電界効果トランジスタである。
端子１３と整合基板２０は端子ワイヤＷ１で接続されている。整合基板２０とトランジスタチップ２２はチップワイヤＷ２で接続されている。トランジスタチップ２２と整合基板２４はチップワイヤＷ３で接続されている。整合基板２４と端子１４は端子ワイヤＷ４で接続されている。このように、トランジスタチップ２２を用いた増幅器１０の入出力接続構造が形成されている。なお、パッケージ１２として別の構造を採用してもよい。
図２は、パッケージ１２の内部の平面図である。図２におけるｘ方向は幅方向であり、ｙ方向は長さ方向である。言いかえればｙ方向は高周波信号の伝送方向であり、ｘ方向は当該伝送方向と垂直の方向である。トランジスタチップ２２は複数のトランジスタセルを有することで高出力に対応できるものである。トランジスタチップ２２は、幅方向に沿って並んだ複数のゲートパッド２２ａと、幅方向に伸びるストライプ状のドレインパッド２２ｂを有している。トランジスタチップ２２全体として見れば、幅方向の長さの方が長さ方向の長さより大きい。
整合基板２０は、誘電体２０ａと、誘電体２０ａの上に設けられたメタルパターン２０ｂを備えている。つまり、整合基板２０の表面にはメタルパターン２０ｂが形成されている。整合基板２０は入力整合基板として機能する。
整合基板２４は、誘電体２４ａと、誘電体２４ａの上に設けられたメタルパターン２４ｂを備えている。つまり、整合基板２４の表面にはメタルパターン２４ｂが形成されている。整合基板２４は出力整合基板として機能する。
端子１３、１４の幅はＸａである。この幅Ｘａは、トランジスタチップ２２の幅、整合基板２０、２４の幅、およびメタルパターン２０ｂ、２４ｂの幅より大きい。端子１３は入力端子として機能する。端子１４は出力端子として機能する。
端子ワイヤＷ１は複数設けられている。複数の端子ワイヤＷ１は端子１３とメタルパターン２０ｂを接続している。複数の端子ワイヤＷ１と端子１３との接続点は、端子１３の幅をＸａとしたとき、端子１３の幅方向の一端１３ａから端子１３の幅方向の他端１３ｂへＸａ／４進んだ場所と、他端１３ｂから一端１３ａへＸａ／４進んだ場所との間だけにある。Ｘａ／４とは、Ｘａを４で除算した値のことである。複数の端子ワイヤＷ１と端子１３の接続点は、端子１３の幅方向全体にわたって存在するのではなく、端子１３の中央部分に集中している。
端子ワイヤＷ１とメタルパターン２０ｂとの接続点はメタルパターン２０ｂの幅方向全体にわたって存在する。その結果、複数の端子ワイヤＷ１の端子１３に接続された部分のワイヤ間距離よりも、複数の端子ワイヤＷ１のメタルパターン２０ｂに接続された部分のワイヤ間距離が大きくなっている。つまり、複数の端子ワイヤＷ１はｙ正方向に進むほど端子間距離が大きくなる。また、複数の端子ワイヤＷ１は端に近いワイヤほどワイヤ長が長くなっている。複数の端子ワイヤＷ１は非平行に設けられている。
端子ワイヤＷ４は複数設けられている。複数の端子ワイヤＷ４は端子１４とメタルパターン２４ｂを接続している。複数の端子ワイヤＷ４と端子１４との接続点は、端子１４の幅をＸａとしたとき、端子１４の幅方向の一端１４ａから端子１４の幅方向の他端１４ｂへＸａ／４進んだ場所と、他端１４ｂから一端１４ａへＸａ／４進んだ場所との間だけにある。つまり、複数の端子ワイヤＷ４と端子１４の接続点は、端子１４の幅方向全体にわたって存在するのではなく、端子１４の中央部分に集中している。
端子ワイヤＷ４とメタルパターン２４ｂとの接続点はメタルパターン２４ｂの幅方向全体にわたって存在する。その結果、複数の端子ワイヤＷ４の端子１４に接続された部分のワイヤ間距離よりも、複数の端子ワイヤＷ４のメタルパターン２４ｂに接続された部分のワイヤ間距離が大きくなっている。つまり、複数の端子ワイヤＷ４はｙ負方向に進むほど端子間距離が大きくなる。また、複数の端子ワイヤＷ４は端に近いワイヤほどワイヤ長が長くなっている。複数の端子ワイヤＷ４は非平行に設けられている。
チップワイヤＷ２は複数設けられている。チップワイヤＷ２はメタルパターン２０ｂとトランジスタチップ２２を接続している。具体的には、複数のチップワイヤＷ２はメタルパターン２０ｂとゲートパッド２２ａを接続している。１つのゲートパッド２２ａに１つのチップワイヤＷ２が接続されている。複数のチップワイヤＷ２は平行に設けられている。
チップワイヤＷ３は複数設けられている。チップワイヤＷ３はメタルパターン２４ｂとトランジスタチップ２２を接続している。具体的には、複数のチップワイヤＷ３はメタルパターン２４ｂとドレインパッド２２ｂを接続している。１つのドレインパッド２２ｂにすべてのチップワイヤＷ３が接続されている。複数のチップワイヤＷ３は平行に設けられている。
複数の端子ワイヤＷ１を第１ワイヤと称し、複数の端子ワイヤＷ４を第４ワイヤと称し、複数のチップワイヤＷ２を第２ワイヤと称し、複数のチップワイヤＷ３を第３ワイヤと称する。そうすると、高周波信号は、第１ワイヤから、第２ワイヤ、第３ワイヤ、第４ワイヤをこの順に伝送し、端子１４から出力されると言うことができる。
図３は、比較例に係る増幅器のパッケージ内部構成を示す平面図である。複数の端子ワイヤＷ１は平行に設けられ、複数のチップワイヤＷ２は平行に設けられ、複数のチップワイヤＷ３は平行に設けられ、複数の端子ワイヤＷ４は平行に設けられている。
図４は、比較例に係る複数の端子ワイヤＷ１の断面図である。複数の端子ワイヤＷ１に電流が流れると複数の端子ワイヤＷ１の周囲に磁界が発生する。複数の端子ワイヤＷ１に同じ向きの電流が流れると、端子ワイヤＷ１間の磁界が打ち消しあう。そのため、複数の端子ワイヤＷ１全体の磁界は図４の一点鎖線のようになる。破線は電気力線を表す。電気力線の密度が電界の強さを表す。電界は、端子ワイヤＷ１とパッケージ１２の間では、磁界に対して垂直に生じる。しかしながら、両端の端子ワイヤＷ１については、隣接する端子ワイヤＷ１の数が中央の端子ワイヤＷ１と比較して少ないため、磁界の相互作用も小さくなる。このことにより、両端の端子ワイヤＷ１には中央の端子ワイヤＷ１よりも電流が多く流れる。したがって両端の端子ワイヤＷ１の実効的な寄生インダクタンスは、中央の端子ワイヤＷ１の実効的な寄生インダクタンスより小さくなる。
また、幅が大きい端子１３と端子１４では、表皮効果によって端子中心から離れるほど電流が多く流れる。図５は、表皮効果によって端子を流れる電流が不均衡となったことを示す図である。図５においては複数の端子ワイヤＷ１が平行になっている。また、複数の端子ワイヤＷ１は端子１３の中央にも端部にも固定されている。大きな矢印は端子１３の端部で大きな電流が流れることを示す。小さな矢印は端子１３の中央で小さな電流が流れることを示す。両端の端子ワイヤＷ１には多くの電流が流れるので、上記の磁界の相互作用による効果とは別に、実効的な寄生インダクタンスが小さくなる。
両端の端子ワイヤＷ１の実効的な寄生インダクタが小さくなることにより、特に両端のトランジスタセルは、中央のトランジスタセルと比較して位相差を伴って動作する。結果として複数のトランジスタセルの動作は不均一となり、トランジスタチップ２２の電力利得、飽和出力電力、および電力付加効率が低下してしまう。なお、複数のチップワイヤＷ２、複数のチップワイヤＷ３又は複数の端子ワイヤＷ４を平行に設けた場合にも同じ現象が生じてしまう。
ところが、本発明の実施の形態１に係る増幅器１０によればこの問題を解消できる。実施の形態１に係る増幅器１０では、複数の端子ワイヤＷ１の端子１３に接続された部分のワイヤ間距離よりも、複数の端子ワイヤＷ１のメタルパターン２０ｂに接続された部分のワイヤ間距離が大きくなっている。つまり、信号の伝送が進行する方向に向かってワイヤ間距離が大きくなるので、端にある端子ワイヤＷ１ほどワイヤ長が長くなる。言いかえれば、中央の端子ワイヤＷ１が最も短く、中央の端子ワイヤＷ１からの距離が大きい端子ワイヤＷ１ほど長い。こうすることで、端部および端部に近い端子ワイヤＷ１の寄生インダクタンスの低減を補償することができる。
複数の端子ワイヤＷ４についても、端子１４に接続された部分のワイヤ間距離よりも、メタルパターン２４ｂに接続された部分のワイヤ間距離を大きくすることで、端部および端部に近い端子ワイヤＷ４の寄生インダクタンスの低減を抑制することができる。
さらに、複数の端子ワイヤＷ１は非平行となっているので、複数の端子ワイヤＷ１の電流の向きも非平行である。そのため、複数の端子ワイヤＷ１を平行にした場合と比べて複数の端子ワイヤＷ１間での磁界の相互作用は弱くなる。その結果、各端子ワイヤＷ１の実効的な寄生インダクタの偏差を低減できる。複数の端子ワイヤＷ４についても、非平行に設けられているので、各端子ワイヤＷ４の実効的な寄生インダクタの偏差を低減できる。こうして、実施の形態１に係る増幅器１０では、磁界の相互作用による弊害を抑制する。
表皮効果による弊害は、端子１３、１４の中央にワイヤを集中させることで抑制する。具体的には、上述のとおり、複数の端子ワイヤＷ１と端子１３との接続点は、端子１３の幅をＸａとしたとき、端子１３の幅方向の一端１３ａから端子１３の幅方向の他端１３ｂへＸａ／４進んだ場所と、他端１３ｂから一端１３ａへＸａ／４進んだ場所との間だけにある。また、複数の端子ワイヤＷ４と端子１４との接続点は、端子１４の幅をＸａとしたとき、端子１４の幅方向の一端１４ａから端子１４の幅方向の他端１４ｂへＸａ／４進んだ場所と、他端１４ｂから一端１４ａへＸａ／４進んだ場所との間だけにある。つまり、複数の端子ワイヤＷ１と端子１３の接続点は端子１３の中央部分に集中し、複数の端子ワイヤＷ４と端子１４の接続点は端子１４の中央部分に集中している。こうすることで、整合基板２０、２４及びメタルパターン２０ｂ、２４ｂより幅の広い端子１３、１４を採用しつつ、表皮効果で外側の端子ワイヤＷ１、Ｗ４に大きな電流が流れることを緩和できる。よって、複数の端子ワイヤＷ１、Ｗ４の両端に位置するワイヤの実効的な寄生インダクタの減少を抑制できる。
したがって、実施の形態１に係る増幅器１０によれば、複数の端子ワイヤＷ１、Ｗ４の磁界の相互作用、および端子１３、１４での表皮効果による各トランジスタセルの信号の位相差を低減できる。よって、トランジスタチップ２２に形成された複数のトランジスタセルを均一動作させ、増幅器１０の高利得化、高出力化および高効率化を実現することができる。
本発明の実施の形態１に係る増幅器１０はその特徴を失わない範囲で様々な変形が可能である。例えば、複数の端子ワイヤＷ１を平行に設けても、複数の端子ワイヤＷ４が上記特徴を有することで、複数のトランジスタセルをある程度均一動作に近づけることができる。また、複数の端子ワイヤＷ４を平行に設けても、複数の端子ワイヤＷ１が上記特徴を有することで、複数のトランジスタセルをある程度均一動作に近づけることができる。また、複数の端子ワイヤＷ１、Ｗ４を端子１３、１４の中央部分に集中させる際の上記の数値限定は例示である。端子ワイヤＷ１、Ｗ４と端子１３、１４との接続点を端子１３、１４の端部からどの程度離すかは必要に応じて設定すればよい。
実施の形態１で言及した変形は以下の実施の形態に係る増幅器に応用することができる。なお、以下の実施の形態に係る増幅器は実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。
実施の形態２．
図６は、実施の形態２に係る増幅器３０の内部の平面図である。整合基板２０、２４の表面にはメタルパターン２０ｂ、２４ｂが形成されている。メタルパターン２０ｂ、２４ｂの幅はゲートパッド２２ａの幅およびドレインパッド２２ｂの幅より大きい。ゲートパッド２２ａの幅というのは複数のゲートパッド２２ａ全体の幅という意味である。ゲートパッド２２ａの幅とドレインパッド２２ｂの幅はほぼ等しい。
メタルパターン２０ｂの幅はゲートパッド２２ａの幅より大きいので、複数のチップワイヤＷ２を平行にすることが可能である。しかし、実施の形態２では、複数のチップワイヤＷ２のメタルパターン２０ｂに接続された部分のワイヤ間距離よりも、複数のチップワイヤＷ２のトランジスタチップ２２に接続された部分のワイヤ間距離が大きくなっている。これにより、複数のチップワイヤＷ２は非平行になるので、磁界の相互作用によって両端のチップワイヤＷ２の実効的な寄生インダクタンスが小さくなることを抑制できる。また、複数のチップワイヤＷ２は端に近いワイヤほどワイヤ長が長いので、端部および端部に近いチップワイヤＷ２の寄生インダクタンスの低減を補償することができる。
また、複数のチップワイヤＷ２とメタルパターン２０ｂの接続点をメタルパターン２０ｂの端部を避けてメタルパターン２０ｂの中央部に集中させることで、メタルパターン２０ｂの表皮効果によって両端のチップワイヤＷ２の実効的な寄生インダクタンスが小さくなることを抑制できる。このとき、複数のチップワイヤＷ２とメタルパターン２０ｂとの接続点は、メタルパターン２０ｂの幅をＸｂとしたとき、メタルパターン２０ｂの幅方向の一端２０ｃからメタルパターン２０ｂの幅方向の他端２０ｄへＸｂ／４進んだ場所と、他端２０ｄから一端２０ｃへＸｂ／４進んだ場所との間だけにあるようにすることが好ましい。
メタルパターン２４ｂの幅はドレインパッド２２ｂの幅より大きいので、複数のチップワイヤＷ３を平行にすることが可能である。しかし、実施の形態２では、複数のチップワイヤＷ３のメタルパターン２４ｂに接続された部分のワイヤ間距離よりも、複数のチップワイヤＷ３のトランジスタチップ２２に接続された部分のワイヤ間距離が大きくなっている。これにより、複数のチップワイヤＷ３は非平行になるので、磁界の相互作用によって両端のチップワイヤＷ３の実効的な寄生インダクタンスが小さくなることを抑制できる。また、複数のチップワイヤＷ３は端に近いワイヤほどワイヤ長が長いので、端部および端部に近いチップワイヤＷ３の寄生インダクタンスの低減を補償することができる。
また、複数のチップワイヤＷ３とメタルパターン２４ｂの接続点をメタルパターン２４ｂの端部を避けてメタルパターン２４ｂの中央部に集中させることで、メタルパターン２４ｂの表皮効果によって両端のチップワイヤＷ３の実効的な寄生インダクタンスが小さくなることを抑制できる。このとき、複数のチップワイヤＷ３とメタルパターン２４ｂとの接続点は、メタルパターン２４ｂの幅をＸｂとしたとき、メタルパターン２４ｂの幅方向の一端２４ｃからメタルパターン２４ｂの幅方向の他端２４ｄへＸｂ／４進んだ場所と、他端２４ｄから一端２４ｃへＸｂ／４進んだ場所との間だけにあるようにすることが好ましい。
上記のように複数のチップワイヤＷ２、Ｗ３を設けることで、トランジスタチップ２２に形成された複数のトランジスタセルを均一動作させることができる。複数のチップワイヤＷ３を平行に設けても、複数のチップワイヤＷ２が上記特徴を有することで、複数のトランジスタセルをある程度均一動作に近づけることができる。複数のチップワイヤＷ２を平行に設けても、複数のチップワイヤＷ３が上記特徴を有することで、複数のトランジスタセルをある程度均一動作に近づけることができる。なお、図２に示される端子ワイヤＷ１、Ｗ４を図６の端子ワイヤＷ１、Ｗ４と置き換えて、複数のトランジスタセルの動作の均一性をさらに高めてもよい。
１３，１４ 端子、 ２０，２４ 整合基板、 ２２ トランジスタチップ、 Ｗ１，Ｗ４ 端子ワイヤ、 Ｗ２，Ｗ３ チップワイヤ

Claims (10)

  1. 複数のトランジスタセルと、ゲートパッドと、ドレインパッドを有するトランジスタチップと、
    表面にメタルパターンが形成された整合基板と、
    前記トランジスタチップの幅及び前記整合基板の幅より幅が大きい端子と、
    前記端子と前記メタルパターンを接続する複数の端子ワイヤと、
    前記メタルパターンと前記トランジスタチップを接続する複数のチップワイヤと、を備え、
    複数の前記端子ワイヤの前記端子に接続された部分のワイヤ間距離よりも、複数の前記端子ワイヤの前記メタルパターンに接続された部分のワイヤ間距離が大きいことを特徴とする増幅器。
  2. 前記整合基板は、入力整合基板と、出力整合基板とを有し、
    前記端子は、入力端子と、出力端子とを有し、
    複数の前記端子ワイヤは、前記入力端子と前記入力整合基板を接続する複数の第１ワイヤと、前記出力整合基板と前記出力端子を接続する複数の第４ワイヤとを有し、
    複数の前記チップワイヤは、前記入力整合基板と前記トランジスタチップを接続する複数の第２ワイヤと、前記トランジスタチップと前記出力整合基板を接続する複数の第３ワイヤと、を有することを特徴とする請求項１に記載の増幅器。
  3. 複数の前記端子ワイヤは端に近いワイヤほどワイヤ長が長いことを特徴とする請求項１に記載の増幅器。
  4. 複数の前記端子ワイヤは非平行に設けられたことを特徴とする請求項３に記載の増幅器。
  5. 複数の前記端子ワイヤと前記端子との接続点は、前記端子の幅をＸａとしたとき、前記端子の幅方向の一端から前記端子の幅方向の他端へＸａ／４進んだ場所と、前記他端から前記一端へＸａ／４進んだ場所との間だけにあることを特徴とする請求項１〜４のいずれか１項に記載の増幅器。
  6. 複数のトランジスタセルと、ゲートパッドと、ドレインパッドを有するトランジスタチップと、
    表面にメタルパターンが形成され、前記メタルパターンの幅は前記ゲートパッドの幅又は前記ドレインパッドの幅より大きい整合基板と、
    端子と、
    前記端子と前記メタルパターンを接続する複数の端子ワイヤと、
    前記メタルパターンと前記トランジスタチップを接続する複数のチップワイヤと、を備え、
    複数の前記チップワイヤの前記メタルパターンに接続された部分のワイヤ間距離よりも、複数の前記チップワイヤの前記トランジスタチップに接続された部分のワイヤ間距離が大きいことを特徴とする増幅器。
  7. 前記整合基板は、入力整合基板と、出力整合基板とを有し、
    前記端子は、入力端子と、出力端子とを有し、
    複数の前記端子ワイヤは、前記入力端子と前記入力整合基板を接続する複数の第１ワイヤと、前記出力整合基板と前記出力端子を接続する複数の第４ワイヤとを有し、
    複数の前記チップワイヤは、前記入力整合基板と前記トランジスタチップを接続する複数の第２ワイヤと、前記トランジスタチップと前記出力整合基板を接続する複数の第３ワイヤと、を有することを特徴とする請求項６に記載の増幅器。
  8. 複数の前記チップワイヤは端に近いワイヤほどワイヤ長が長いことを特徴とする請求項６に記載の増幅器。
  9. 複数の前記チップワイヤは非平行に設けられたことを特徴とする請求項８に記載の増幅器。
  10. 複数の前記チップワイヤと前記メタルパターンとの接続点は、前記メタルパターンの幅をＸｂとしたとき、前記メタルパターンの幅方向の一端から前記メタルパターンの幅方向の他端へＸｂ／４進んだ場所と、前記他端から前記一端へＸｂ／４進んだ場所との間だけにあることを特徴とする請求項６〜９のいずれか１項に記載の増幅器。
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