JPH0522410B2 - - Google Patents
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- JPH0522410B2 JPH0522410B2 JP57211130A JP21113082A JPH0522410B2 JP H0522410 B2 JPH0522410 B2 JP H0522410B2 JP 57211130 A JP57211130 A JP 57211130A JP 21113082 A JP21113082 A JP 21113082A JP H0522410 B2 JPH0522410 B2 JP H0522410B2
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- transistors
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- 229920006395 saturated elastomer Polymers 0.000 description 14
- 238000010586 diagram Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- Logic Circuits (AREA)
- Power Engineering (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、負荷として電界効果型トランジスタ
を使用する電流切り換え型論理回路（CML）の
改良に関する。
を使用する電流切り換え型論理回路（CML）の
改良に関する。
従来の技術と問題点
従来、CMLとして第１図に見られるものが知
られている。
られている。
図に於いて、１は入力用トランジスタ（駆動用
トランジスタ）、２は基準用トランジスタ（駆動
用トランジスタ）、３及び４は負荷用抵抗、５は
電流源用抵抗、６は入力端子、７は基準端子、８
及び９は出力端子、１０はドレイン側電源端子、
１１はソース側電源端子、VDDはドレイン側供給
電圧、VSSはソース側供給電圧をそれぞれ示して
いる。
トランジスタ）、２は基準用トランジスタ（駆動
用トランジスタ）、３及び４は負荷用抵抗、５は
電流源用抵抗、６は入力端子、７は基準端子、８
及び９は出力端子、１０はドレイン側電源端子、
１１はソース側電源端子、VDDはドレイン側供給
電圧、VSSはソース側供給電圧をそれぞれ示して
いる。
この回路は、バイポーラ・トランジスタを使用
した作動増幅回路を電界効果型トランジスタに置
換したものである。この回路では、負荷及び電流
源として抵抗を使用しているので、電圧利得が小
さく、また、トランジスタとは別に抵抗も形成し
なければならない。そこで、第２図に見られるよ
うな改良された回路が現れた。
した作動増幅回路を電界効果型トランジスタに置
換したものである。この回路では、負荷及び電流
源として抵抗を使用しているので、電圧利得が小
さく、また、トランジスタとは別に抵抗も形成し
なければならない。そこで、第２図に見られるよ
うな改良された回路が現れた。
第２図に於いて、改良された回路では、負荷並
びに電流源がソース・ゲート間を接続し定電流源
型式とした電界効果型トランジスタで構成されて
いる。ここで、１２並びに１３は負荷用トランジ
スタ、１４は電流源用トランジスタをそれぞれ示
し、第１図に関して説明した部分と同部分は同記
号で指示してある。
びに電流源がソース・ゲート間を接続し定電流源
型式とした電界効果型トランジスタで構成されて
いる。ここで、１２並びに１３は負荷用トランジ
スタ、１４は電流源用トランジスタをそれぞれ示
し、第１図に関して説明した部分と同部分は同記
号で指示してある。
この回路では、電圧利得が高く、また、抵抗を
作成する必要がないから製造工程が簡単になる。
作成する必要がないから製造工程が簡単になる。
さて、CMLでは電流源からの電流を二つの負
荷に振り分けて流すので、負荷で回路電流が制限
されないようにする必要がある。
荷に振り分けて流すので、負荷で回路電流が制限
されないようにする必要がある。
従つて、第２図の回路に於いて、負荷用トラン
ジスタ１２及び１３の一個分の飽和ドレイン電流
をそれぞれIL、電流源用トランジスタ１４の飽和
ドレイン電流をIOとすると、 IO＞IL＞1/2IO としなければならない。また、駆動用トランジス
タ、即ち、入力用トランジスタ１及び基準用トラ
ンジスタ２はトランジスタ１２及び１３の飽和ド
レイン電流IL以上の電流を流すことができなけれ
ばならない。
ジスタ１２及び１３の一個分の飽和ドレイン電流
をそれぞれIL、電流源用トランジスタ１４の飽和
ドレイン電流をIOとすると、 IO＞IL＞1/2IO としなければならない。また、駆動用トランジス
タ、即ち、入力用トランジスタ１及び基準用トラ
ンジスタ２はトランジスタ１２及び１３の飽和ド
レイン電流IL以上の電流を流すことができなけれ
ばならない。
ここで、飽和ドレイン電流ILの上限及び下限を
定める条件を詳細に説明する。
定める条件を詳細に説明する。
上限（IO＞IL）について、
図３は第２図の回路に於ける負荷線を説明する
為の線図であり、縦軸に駆動用トランジスタのド
レイン電流IDを、横軸にドレイン・ソース間電圧
VDSを採つてある。
為の線図であり、縦軸に駆動用トランジスタのド
レイン電流IDを、横軸にドレイン・ソース間電圧
VDSを採つてある。
図に於いて、ＡはIO＞ILの場合の負荷線、Ｂは
IO＞ILの場合の負荷線、L1及びL2は出力をそれぞ
れ示している。
IO＞ILの場合の負荷線、L1及びL2は出力をそれぞ
れ示している。
さて、IO＞IL、即ちＡの場合、駆動用トランジ
スタがオンになると、出力はL1まで下がるのに
対し、IO＞IL、即ちＢの場合、駆動用トランジス
タがオンになると、出力は電流源用トランジスタ
の飽和ドレイン電流IOで制限されL2までしか下が
らない。従つて。上限であるIO＞ILは出力を十分
に下げる為の条件である。
スタがオンになると、出力はL1まで下がるのに
対し、IO＞IL、即ちＢの場合、駆動用トランジス
タがオンになると、出力は電流源用トランジスタ
の飽和ドレイン電流IOで制限されL2までしか下が
らない。従つて。上限であるIO＞ILは出力を十分
に下げる為の条件である。
下限（IL＞1/2IO）について、
負荷用トランジスタの飽和ドレイン電流ILと電
流源用トランジスタの飽和ドレイン電流IOとの関
係をIL＝1/2IOとすれば、入出力特性の対称性は
最も良好になる。然しながら、この場合、第２図
の回路が平衡状態に於いて、既に負荷用トランジ
スタは飽和電流ILに達する電流を流していること
になる。
流源用トランジスタの飽和ドレイン電流IOとの関
係をIL＝1/2IOとすれば、入出力特性の対称性は
最も良好になる。然しながら、この場合、第２図
の回路が平衡状態に於いて、既に負荷用トランジ
スタは飽和電流ILに達する電流を流していること
になる。
第２図の回路は差動動作を行う回路であること
から、二つの駆動用トランジスタの一方がオフす
れば、他方は残りの電流を全て流さなければなら
ない。ところが、平衡状態で飽和電流が流れてい
ることから、一方の駆動用トランジスタがオフす
れば残りの電流は駆動用トランジスタのゲートか
ら流入することになり、電極断線の虞がでてくる
のである。但し、これは駆動用トランジスタの前
段の回路に充分な電流供給能力がある場合であつ
て、それがない場合には、ゲートからの電流すら
も充分に供給することはできないから、オンすべ
き駆動用トランジスタは所定量の電流を流すこと
ができない。この為、オフすべき駆動用トランジ
スタも充分にオフすることができず、第２図の回
路は差動動作をしても、充分な出力が得られない
ことになる。
から、二つの駆動用トランジスタの一方がオフす
れば、他方は残りの電流を全て流さなければなら
ない。ところが、平衡状態で飽和電流が流れてい
ることから、一方の駆動用トランジスタがオフす
れば残りの電流は駆動用トランジスタのゲートか
ら流入することになり、電極断線の虞がでてくる
のである。但し、これは駆動用トランジスタの前
段の回路に充分な電流供給能力がある場合であつ
て、それがない場合には、ゲートからの電流すら
も充分に供給することはできないから、オンすべ
き駆動用トランジスタは所定量の電流を流すこと
ができない。この為、オフすべき駆動用トランジ
スタも充分にオフすることができず、第２図の回
路は差動動作をしても、充分な出力が得られない
ことになる。
また、IL＝1/2IOの条件を意図した場合、実際
にはトランジスタの製造ばらつきに依つてIL＜1/
２IOになる可能性がある。この場合、第２図の回
路は、平衡状態に於いても、駆動用トランジスタ
に負荷用トランジスタの飽和電流以上の電流を流
すことを要求されることになる。従つて、第２図
の回路では、平衡状態に於いて既に駆動用トラン
ジスタのゲートから電流が流入することになる。
そして、第２図の回路が差動動作して、一方の駆
動用トランジスタをオフしようとすれば、他方の
駆動用トランジスタには更に大きい電流が要求さ
れることになり、ゲートからの電流の流入はます
ます大きくなつてしまう。この為、前記したIL＝
１／２IOでの現象がより顕著となり、電極断線の可
能性、或いは、出力の低下が大きくなるのであ
る。
にはトランジスタの製造ばらつきに依つてIL＜1/
２IOになる可能性がある。この場合、第２図の回
路は、平衡状態に於いても、駆動用トランジスタ
に負荷用トランジスタの飽和電流以上の電流を流
すことを要求されることになる。従つて、第２図
の回路では、平衡状態に於いて既に駆動用トラン
ジスタのゲートから電流が流入することになる。
そして、第２図の回路が差動動作して、一方の駆
動用トランジスタをオフしようとすれば、他方の
駆動用トランジスタには更に大きい電流が要求さ
れることになり、ゲートからの電流の流入はます
ます大きくなつてしまう。この為、前記したIL＝
１／２IOでの現象がより顕著となり、電極断線の可
能性、或いは、出力の低下が大きくなるのであ
る。
そこで、第２図の回路では、IL＞1/2IOとせざ
るを得なかつたのである。この条件であれば、平
衡状態に於いても、駆動用トランジスタに流れる
電流1/2IOは、負荷用トランジスタの飽和電流IL
に達することはなく、余裕をもつていることにな
る。この為、一方の駆動用トランジスタがオフし
ようとしても、他方の駆動用トランジスタはゲー
トから電流が流入しなくても、流れる電流を増加
させることが可能である。
るを得なかつたのである。この条件であれば、平
衡状態に於いても、駆動用トランジスタに流れる
電流1/2IOは、負荷用トランジスタの飽和電流IL
に達することはなく、余裕をもつていることにな
る。この為、一方の駆動用トランジスタがオフし
ようとしても、他方の駆動用トランジスタはゲー
トから電流が流入しなくても、流れる電流を増加
させることが可能である。
然しながら、この場合には、第４図に見られる
ように、入出力特性の対称性は悪くなつてしまう
のである。
ように、入出力特性の対称性は悪くなつてしまう
のである。
尚、第２図の回路で使用したトランジスタは、
具体的には、 ゲート長：１〔μm〕 ゲート幅：トランジスタ１２，１３が10〔μm〕 トランジスタ１，２が15〔μm〕 トランジスタ１４が15〔μm〕 ピンチ・オフ電圧：−１〔Ｖ〕 である。このとき、IOとILの関係は、IO＜2IL、即
ち、IL＞1/2IOである。
具体的には、 ゲート長：１〔μm〕 ゲート幅：トランジスタ１２，１３が10〔μm〕 トランジスタ１，２が15〔μm〕 トランジスタ１４が15〔μm〕 ピンチ・オフ電圧：−１〔Ｖ〕 である。このとき、IOとILの関係は、IO＜2IL、即
ち、IL＞1/2IOである。
第２図の回路に於ける入出力伝達特性を第４図
に線図として示してあり、Ａは入力電圧と出力電
圧との関係を、そして、Ｂは入力電圧と出力電流
との関係をそれぞれ表し、Ａ並びにＢに於いて、
同じ記号は同じ意味をもつものとする。尚、第４
図で入力電圧とは、駆動用トランジスタ１のゲー
ト電圧、即ち、入力端子６に於ける電圧である。
また、Ａ及びＢの何れに於いても、一点鎖線で指
示された入力電圧の値は、入力側外部回路の電流
供給能力が小さい場合の入力電圧の上限を示して
いる。
に線図として示してあり、Ａは入力電圧と出力電
圧との関係を、そして、Ｂは入力電圧と出力電流
との関係をそれぞれ表し、Ａ並びにＢに於いて、
同じ記号は同じ意味をもつものとする。尚、第４
図で入力電圧とは、駆動用トランジスタ１のゲー
ト電圧、即ち、入力端子６に於ける電圧である。
また、Ａ及びＢの何れに於いても、一点鎖線で指
示された入力電圧の値は、入力側外部回路の電流
供給能力が小さい場合の入力電圧の上限を示して
いる。
第４図のＡに於いて、VD1は駆動用トランジス
タ１のドレイン電圧、即ち、出力端子８に於ける
電圧である。また、VD2は駆動用トランジスタ２
のドレイン電圧、即ち、出力端子９に於ける電圧
である。
タ１のドレイン電圧、即ち、出力端子８に於ける
電圧である。また、VD2は駆動用トランジスタ２
のドレイン電圧、即ち、出力端子９に於ける電圧
である。
ここで、電圧VD1並びにVD2は、何れもハイ・
レベルである場合には、ドレイン側供給電圧VDD
と等しくなる。
レベルである場合には、ドレイン側供給電圧VDD
と等しくなる。
第４図のＢに於いて、ID1は駆動用トランジス
タ１のドレイン電流、ID2は駆動用トランジスタ
２のドレイン電流、IS1は駆動用トランジスタ１
のソース電流、IS2は駆動用トランジスタ２のソ
ース電流、ID12は負荷用トランジスタ１２のドレ
イン電流、ID13は負荷用トランジスタ１３のドレ
イン電流IG1,2は駆動用トランジスタ１或いは２の
ゲートから流入する電流である。尚、駆動用トラ
ンジスタ１のドレイン電流ID1と負荷用トランジ
スタ１２のドレイン電流ID12、駆動用トランジス
タ１のドレイン電流ID2と負荷用トランジスタ１
３のドレイン電流ID13のそれぞれの特性線は重な
つている。
タ１のドレイン電流、ID2は駆動用トランジスタ
２のドレイン電流、IS1は駆動用トランジスタ１
のソース電流、IS2は駆動用トランジスタ２のソ
ース電流、ID12は負荷用トランジスタ１２のドレ
イン電流、ID13は負荷用トランジスタ１３のドレ
イン電流IG1,2は駆動用トランジスタ１或いは２の
ゲートから流入する電流である。尚、駆動用トラ
ンジスタ１のドレイン電流ID1と負荷用トランジ
スタ１２のドレイン電流ID12、駆動用トランジス
タ１のドレイン電流ID2と負荷用トランジスタ１
３のドレイン電流ID13のそれぞれの特性線は重な
つている。
ここで、電流ID1並びにID2は、何れもハイ・レ
ベルである場合には、負荷用トランジスタ１２及
び１３の飽和ドレイン電流ILと等しくなる。
ベルである場合には、負荷用トランジスタ１２及
び１３の飽和ドレイン電流ILと等しくなる。
また、電流IS1並びにIS2は、何れもハイ・レベ
ルである場合には、電流源用トランジスタ１４の
飽和ドレイン電流IOと等しくなる。
ルである場合には、電流源用トランジスタ１４の
飽和ドレイン電流IOと等しくなる。
第２図の回路に於いて、入力電圧が平衡状態に
あると、駆動用トランジスタ１及び２にはそれぞ
れ1/2IOのソース電流（ドレイン電流も1/2IO）が
流れ、負荷用トランジスタ１２及び１３にも、そ
れぞれ1/2IOの電流が流れ、出力電圧が低下する。
また、入力電圧が非平衡状態にあると駆動用トラ
ンジスタ１並びに２のいずれか一方はハイレベル
のソース電流IO（ドレイン電流もハイレベルのIL）
が流れ、負荷用トランジスタ１２及び１３のいず
れか一方は完全に導通状態になり、導通状態にな
つた負荷用トランジスタ１２又は１３の一方にIL
の電流が流れ、出力電圧は更に低下する。
あると、駆動用トランジスタ１及び２にはそれぞ
れ1/2IOのソース電流（ドレイン電流も1/2IO）が
流れ、負荷用トランジスタ１２及び１３にも、そ
れぞれ1/2IOの電流が流れ、出力電圧が低下する。
また、入力電圧が非平衡状態にあると駆動用トラ
ンジスタ１並びに２のいずれか一方はハイレベル
のソース電流IO（ドレイン電流もハイレベルのIL）
が流れ、負荷用トランジスタ１２及び１３のいず
れか一方は完全に導通状態になり、導通状態にな
つた負荷用トランジスタ１２又は１３の一方にIL
の電流が流れ、出力電圧は更に低下する。
しかし平衡状態の時の負荷用トランジスタ１２
及び１３の於ける電圧降下は十分に小さいので、
回路の入出力伝達特性は、第４図に見られるよう
に対称性が極めて悪いものとなつている。
及び１３の於ける電圧降下は十分に小さいので、
回路の入出力伝達特性は、第４図に見られるよう
に対称性が極めて悪いものとなつている。
この入出力伝達特性の対称性を良好にする為に
は、IO＝2IL即ちIL＝1/2IOにすると良いのである
が、第２図の回路では不可能である。
は、IO＝2IL即ちIL＝1/2IOにすると良いのである
が、第２図の回路では不可能である。
その理由は、非平衡状態の時、不足の電流を入
力側外部回路からトランジスタ１のゲート・ダイ
オードを介して供給しなければならないが、この
電流の流入量は入力側外部回路の電流供給能力に
依存することに依る。
力側外部回路からトランジスタ１のゲート・ダイ
オードを介して供給しなければならないが、この
電流の流入量は入力側外部回路の電流供給能力に
依存することに依る。
しかし、通常、入力側外部回路の電流供給能力
は小さいから、ゲート電流が流れ始めると入力電
圧は上昇せず、従つて、出力電圧を変化させるこ
とはできなくなる。また、この電流供給能力が十
分であるとしても（この場合には、IL＝1/2IOと
することも可能であるが）、今度は負荷用トラン
ジスタ１２或いは１３にILの電流が流れたときは
（IO−IL）なる電流がゲート・ダイオードを通つ
て入力側から流入し、ゲートに大電流を流すこと
になるので電極断線の原因になる。
は小さいから、ゲート電流が流れ始めると入力電
圧は上昇せず、従つて、出力電圧を変化させるこ
とはできなくなる。また、この電流供給能力が十
分であるとしても（この場合には、IL＝1/2IOと
することも可能であるが）、今度は負荷用トラン
ジスタ１２或いは１３にILの電流が流れたときは
（IO−IL）なる電流がゲート・ダイオードを通つ
て入力側から流入し、ゲートに大電流を流すこと
になるので電極断線の原因になる。
そこで、従来は、IO＞IL＞1/2IO、に設定するこ
とに依り、ゲート電流が流れない入力電圧の範囲
で出力電圧を変化させているのである。
とに依り、ゲート電流が流れない入力電圧の範囲
で出力電圧を変化させているのである。
発明の目的
本発明は、前記のような電極断線や出力低下を
発生させることなく、前記入出力伝達特性の対称
性を改善する。
発生させることなく、前記入出力伝達特性の対称
性を改善する。
発明の実施例
第５図は本発明一実施例を表す要部回路図であ
り、第１図及び第２図に関して説明した部分と同
部分は同記号で指示してある。
り、第１図及び第２図に関して説明した部分と同
部分は同記号で指示してある。
図から明らかなように、本実施例では、第２図
に示す回路に於いて、負荷用トランジスタ１２及
び１３に並列にそれぞれダイオード１５及び１６
を接続した。尚、ダイオード１５或いは１６は大
電流を流す必要から、負荷用トランジスタ１２或
いは１３と同様にプレーナ形とする。
に示す回路に於いて、負荷用トランジスタ１２及
び１３に並列にそれぞれダイオード１５及び１６
を接続した。尚、ダイオード１５或いは１６は大
電流を流す必要から、負荷用トランジスタ１２或
いは１３と同様にプレーナ形とする。
ダイオード１５並びに１６としては、それぞれ
二個のダイオードで構成されているが、これは、
必要に応じて個数を増減することができる。そし
て、ダイオード接続個数に依り出力の電圧振幅が
決定される。尚、ダイオード１個当たりの電圧は
約0.7〔Ｖ〕である。
二個のダイオードで構成されているが、これは、
必要に応じて個数を増減することができる。そし
て、ダイオード接続個数に依り出力の電圧振幅が
決定される。尚、ダイオード１個当たりの電圧は
約0.7〔Ｖ〕である。
ここで使用しているトランジスタの寸法及び特
性を例示すると、 ゲート長：１〔μm〕 ゲート幅：トランジスタ１２，１３が10〔μm〕 トランジスタ１，２が20〔μm〕 トランジスタ１４が20〔μm〕 ピンチ・オフ電圧：−１〔Ｖ〕 である。この場合に於ける電流源用トランジスタ
１４のゲート幅は20〔μm〕であり、負荷用トラン
ジスタ１２，１３のゲート幅は10〔μm〕であるか
ら、IO＝2IL即ちIL＝1/2IOである。
性を例示すると、 ゲート長：１〔μm〕 ゲート幅：トランジスタ１２，１３が10〔μm〕 トランジスタ１，２が20〔μm〕 トランジスタ１４が20〔μm〕 ピンチ・オフ電圧：−１〔Ｖ〕 である。この場合に於ける電流源用トランジスタ
１４のゲート幅は20〔μm〕であり、負荷用トラン
ジスタ１２，１３のゲート幅は10〔μm〕であるか
ら、IO＝2IL即ちIL＝1/2IOである。
第５図の回路の負荷線は第６図に見られる通り
である。第６図では、縦軸に駆動用トランジスタ
のドレイン電流ID、横軸にドレイン・ソース間電
圧VDSを採つてあり、IVは駆動用トランジスタ１
及び２の電流・電圧特性、LTはトランジスタ１
２及び１３の負荷線、LDはダイオード１５及び
１６の負荷線、LAは綜合負荷線をそれぞれ示し
ている。
である。第６図では、縦軸に駆動用トランジスタ
のドレイン電流ID、横軸にドレイン・ソース間電
圧VDSを採つてあり、IVは駆動用トランジスタ１
及び２の電流・電圧特性、LTはトランジスタ１
２及び１３の負荷線、LDはダイオード１５及び
１６の負荷線、LAは綜合負荷線をそれぞれ示し
ている。
第５図の回路に於ける入出力伝達特性を第７図
に線図として示してあり、Ａは入力電圧と出力電
圧との関係を、そして、Ｂは入力電圧と出力電流
との関係をそれぞれ表し、Ａ並びにＢに於いて、
同じ記号は同じ意味をもつものとする。尚、第７
図で入力電圧とは、駆動用トランジスタ１のゲー
ト電圧、即ち、入力端子６に於ける電圧である。
また、第７図Ａに於いては、対比の為、第２図の
回路に於ける入出力伝達特性を破線で介挿してあ
る。
に線図として示してあり、Ａは入力電圧と出力電
圧との関係を、そして、Ｂは入力電圧と出力電流
との関係をそれぞれ表し、Ａ並びにＢに於いて、
同じ記号は同じ意味をもつものとする。尚、第７
図で入力電圧とは、駆動用トランジスタ１のゲー
ト電圧、即ち、入力端子６に於ける電圧である。
また、第７図Ａに於いては、対比の為、第２図の
回路に於ける入出力伝達特性を破線で介挿してあ
る。
第７図のＡに於いて、VD1は駆動用トランジス
タ１のドレイン電圧、即ち、出力端子８に於ける
電圧である。また、VD2は駆動用トランジスタ２
のドレイン電圧、即ち、出力端子９に於ける電圧
である。更にまた、V15,16はダイオード１５或い
は１６の電圧降下である。
タ１のドレイン電圧、即ち、出力端子８に於ける
電圧である。また、VD2は駆動用トランジスタ２
のドレイン電圧、即ち、出力端子９に於ける電圧
である。更にまた、V15,16はダイオード１５或い
は１６の電圧降下である。
ここで、電圧VD1並びにVD2は、何れもハイ・
レベルである場合には、ドレイン側供給電圧VDD
と等しくなる。
レベルである場合には、ドレイン側供給電圧VDD
と等しくなる。
ところで、第２図の回路に於ける入出力伝達特
性である破線の特性線との対比から明らかなよう
に、駆動用トランジスタ１のドレイン電圧VD1及
び駆動用トランジスタ２のドレイン電圧VD2のロ
ー・レベルは本発明に依る場合の方が高くなつて
いる。
性である破線の特性線との対比から明らかなよう
に、駆動用トランジスタ１のドレイン電圧VD1及
び駆動用トランジスタ２のドレイン電圧VD2のロ
ー・レベルは本発明に依る場合の方が高くなつて
いる。
この理由は、ダイオード１５，１６を用いたこ
とに依る。即ち、第６図から明らかなように、電
流電圧特性IVと負荷線との交点が下限値となる
が、トランジスタ１２及び１３のみの負荷線LT
よりも、ダイオード１５，１６の負荷線LDの影
響を含めた綜合負荷線LAの方がダイオード１５
及び１６を入れた分だけロー・レベルは上昇して
いる。
とに依る。即ち、第６図から明らかなように、電
流電圧特性IVと負荷線との交点が下限値となる
が、トランジスタ１２及び１３のみの負荷線LT
よりも、ダイオード１５，１６の負荷線LDの影
響を含めた綜合負荷線LAの方がダイオード１５
及び１６を入れた分だけロー・レベルは上昇して
いる。
第７図のＢに於いて、ID1は駆動用トランジス
タ１のドレイン電流、ID2は駆動用トランジスタ
２のドレイン電流、IS1並びにIS2は駆動用トラン
ジスタ１のソース電流及び駆動用トランジスタ２
のソース電流、ID12は負荷用トランジスタ１２の
ドレイン電流（飽和した場合：IL）、ID13は負荷用
トランジスタ１３のドレイン電流（飽和した場
合：IL）、I15,16はダイオード１５或いは１６を流
れる電流である。尚、ドレイン電流ID1及びドレ
イン電流ID2の特性線と重なつている。
タ１のドレイン電流、ID2は駆動用トランジスタ
２のドレイン電流、IS1並びにIS2は駆動用トラン
ジスタ１のソース電流及び駆動用トランジスタ２
のソース電流、ID12は負荷用トランジスタ１２の
ドレイン電流（飽和した場合：IL）、ID13は負荷用
トランジスタ１３のドレイン電流（飽和した場
合：IL）、I15,16はダイオード１５或いは１６を流
れる電流である。尚、ドレイン電流ID1及びドレ
イン電流ID2の特性線と重なつている。
ここで、入力電圧が非平衡状態にあるとドレイ
ン電流ID1及びID2の何れか一方はハイ・レベルと
なり、電流源用トランジスタ１４の飽和ドレイン
電流IOと等しくなる。そして、トランジスタ１２
及び１３のいずれか一方のトランジスタが完全に
導通になると、導通側の負荷用トランジスタには
電流ILが流れ、残り（IO−IL）はダイオードを流
れる。
ン電流ID1及びID2の何れか一方はハイ・レベルと
なり、電流源用トランジスタ１４の飽和ドレイン
電流IOと等しくなる。そして、トランジスタ１２
及び１３のいずれか一方のトランジスタが完全に
導通になると、導通側の負荷用トランジスタには
電流ILが流れ、残り（IO−IL）はダイオードを流
れる。
また、平衡状態では、本実施例に於いてIL＝1/
２IOであるから両方の負荷にそれぞれILの電流が
流れるとともに、ドレイン電流ID1及びID2もそれ
ぞれIL＝1/2IOとなる。従つて、入出力伝達特性
は第７図に見られる通りとなり、上下の対称性は
極めて良好である。
２IOであるから両方の負荷にそれぞれILの電流が
流れるとともに、ドレイン電流ID1及びID2もそれ
ぞれIL＝1/2IOとなる。従つて、入出力伝達特性
は第７図に見られる通りとなり、上下の対称性は
極めて良好である。
第８図は負荷部分（片方のみ）のパターンを表
す要部平面図である。
す要部平面図である。
図に於いて、TLは負荷用トランジスタ、TLG
は負荷用トランジスタのゲート電極、Ｄはダイオ
ード、SdはダイオードＤのシヨツトキ電極、Od
はオーミツク電極をそれぞれ示している。
は負荷用トランジスタのゲート電極、Ｄはダイオ
ード、SdはダイオードＤのシヨツトキ電極、Od
はオーミツク電極をそれぞれ示している。
第９図は他の実施例の要部回路図であり、第５
図に関して説明した部分と同部分は同記号で指示
してある。
図に関して説明した部分と同部分は同記号で指示
してある。
本実施例では、ダイオード１５及び１６にドレ
イン側供給電圧VDDの代わりに電圧VCを印加する
ようにしたものである。この電圧VCは、 VC＝VL＋VD で表され、VLは出力のロウ・レベル、VDはダイ
オード１５或いは１６の順方向電圧降下をそれぞ
れ示し、電圧VCを制御すれば第６図に示したダ
イオードの負荷線LDを左右にずらすことができ、
従つて、綜合負荷線も変わり、その結果、出力の
電圧振幅を任意に選択することができるものであ
る。
イン側供給電圧VDDの代わりに電圧VCを印加する
ようにしたものである。この電圧VCは、 VC＝VL＋VD で表され、VLは出力のロウ・レベル、VDはダイ
オード１５或いは１６の順方向電圧降下をそれぞ
れ示し、電圧VCを制御すれば第６図に示したダ
イオードの負荷線LDを左右にずらすことができ、
従つて、綜合負荷線も変わり、その結果、出力の
電圧振幅を任意に選択することができるものであ
る。
発明の効果
本発明に依る電流切り換え形論理回路に於いて
は、ソースが共通に接続された二つの電界効果型
駆動用トランジスタと、前記電界効果型駆動用ト
ランジスタのドレイン側に接続され、且つ、ソー
ス及びゲートが接続されたデイプレツシヨン型の
二つの電界効果型負荷用トランジスタと、前記電
界効果型駆動用トランジスタのソースに共通に接
続された電界効果型電流源用トランジスタと、前
記電界効果型負荷用トランジスタ及び前記電界効
果型駆動用トランジスタの接続点にカソード側が
接続されると共にアノード側が電源に接続された
ダイオードとを備えてなり、二つの前記電界効果
型負荷用トランジスタの飽和ドレイン電流の和が
前記電界効果型電流源用トランジスタの飽和ドレ
イン電流と略等しく設定されている。
は、ソースが共通に接続された二つの電界効果型
駆動用トランジスタと、前記電界効果型駆動用ト
ランジスタのドレイン側に接続され、且つ、ソー
ス及びゲートが接続されたデイプレツシヨン型の
二つの電界効果型負荷用トランジスタと、前記電
界効果型駆動用トランジスタのソースに共通に接
続された電界効果型電流源用トランジスタと、前
記電界効果型負荷用トランジスタ及び前記電界効
果型駆動用トランジスタの接続点にカソード側が
接続されると共にアノード側が電源に接続された
ダイオードとを備えてなり、二つの前記電界効果
型負荷用トランジスタの飽和ドレイン電流の和が
前記電界効果型電流源用トランジスタの飽和ドレ
イン電流と略等しく設定されている。
前記構成を採ることに依り、ダイオードの作用
で出力の電圧振幅を変えるようにして入出力伝達
特性の対称性を良好にすることが可能である。具
体的には、従来の電界効果型トランジスタのみを
負荷としたCMLは、電流源用トランジスタの飽
和電流IOと負荷用トランジスタ一個分の飽和電流
ILとの間に IO＞IL＞1/2IO なる関係を維持しなければならず、従つて、入出
力伝達特性の対称性が悪かつたが、それと比較す
ると、電界効果型トランジスタとダイオードとを
並列にして負荷とする本発明の場合、負荷用トラ
ンジスタ一個分の飽和電流ILを1/2IOとして、容
易に入出力伝達特性の対称性を向上させることが
できる。しかも、それを実現するには、IL並びに
IOが共にデイプレツシヨン型電界効果トランジス
タの飽和電流であることから、ゲート幅比を２：
１とすることで容易に実現することができる。ま
た、抵抗とダイオードとを並列にして負荷とする
電流切り換え型論理回路と比較した場合、抵抗を
用いないから製造が簡単であると共に電圧利得が
高い旨の利点がある。更にまた、駆動用トランジ
スタのゲートには大きな電流が流れないので、例
えばゲート電極が断線する等の虞もない。
で出力の電圧振幅を変えるようにして入出力伝達
特性の対称性を良好にすることが可能である。具
体的には、従来の電界効果型トランジスタのみを
負荷としたCMLは、電流源用トランジスタの飽
和電流IOと負荷用トランジスタ一個分の飽和電流
ILとの間に IO＞IL＞1/2IO なる関係を維持しなければならず、従つて、入出
力伝達特性の対称性が悪かつたが、それと比較す
ると、電界効果型トランジスタとダイオードとを
並列にして負荷とする本発明の場合、負荷用トラ
ンジスタ一個分の飽和電流ILを1/2IOとして、容
易に入出力伝達特性の対称性を向上させることが
できる。しかも、それを実現するには、IL並びに
IOが共にデイプレツシヨン型電界効果トランジス
タの飽和電流であることから、ゲート幅比を２：
１とすることで容易に実現することができる。ま
た、抵抗とダイオードとを並列にして負荷とする
電流切り換え型論理回路と比較した場合、抵抗を
用いないから製造が簡単であると共に電圧利得が
高い旨の利点がある。更にまた、駆動用トランジ
スタのゲートには大きな電流が流れないので、例
えばゲート電極が断線する等の虞もない。
第１図及び第２図は従来例の要部回路図、第３
図は第２図に見られる回路の負荷線を説明する為
に線図、第４図は第２図に見られる回路の入出力
伝達特性を表す線図、第５図は本発明一実施例の
要部回路図、第６図は第５図に見られる実施例の
負荷線を説明する為の線図、第７図は本発明一実
施例の入出力伝達特性を表す線図、第８図は本発
明一実施例を具体的な装置とした場合に於ける負
荷部分の要部平面図、第９図は他の実施例の要部
回路図をそれぞれ表している。 図に於いて、１は入力用トランジスタ（駆動用
トランジスタ）、２は基準用トランジスタ（駆動
用トランジスタ）、６は入力端子、７は基準端子、
８並びに９は出力端子、１０はドレイン側電源端
子、１１はソース側電源端子、１２並びに１３は
負荷用トランジスタ、１４は電流源用トランジス
タ、１５及び１６はダイオードである。
図は第２図に見られる回路の負荷線を説明する為
に線図、第４図は第２図に見られる回路の入出力
伝達特性を表す線図、第５図は本発明一実施例の
要部回路図、第６図は第５図に見られる実施例の
負荷線を説明する為の線図、第７図は本発明一実
施例の入出力伝達特性を表す線図、第８図は本発
明一実施例を具体的な装置とした場合に於ける負
荷部分の要部平面図、第９図は他の実施例の要部
回路図をそれぞれ表している。 図に於いて、１は入力用トランジスタ（駆動用
トランジスタ）、２は基準用トランジスタ（駆動
用トランジスタ）、６は入力端子、７は基準端子、
８並びに９は出力端子、１０はドレイン側電源端
子、１１はソース側電源端子、１２並びに１３は
負荷用トランジスタ、１４は電流源用トランジス
タ、１５及び１６はダイオードである。
Claims (1)
- 【特許請求の範囲】 １ ソースが共通に接続された二つの電界効果型
駆動用トランジスタと、 前記電界効果型駆動用トランジスタのドレイン
側に接続され、且つ、ソース及びゲートが接続さ
れたデイプレツシヨン型の二つの電界効果型負荷
用トランジスタと、 前記電界効果型駆動用トランジスタのソースに
共通に接続された電界効果型電流源用トランジス
タと、 前記電界効果型負荷用トランジスタ及び前記電
界効果型駆動用トランジスタの接続点にカソード
側が接続されると共にアノード側が電源に接続さ
れたダイオードと、 を備えてなり、 二つの前記電界効果型負荷用トランジスタの飽
和ドレイン電流の和が前記電界効果型電流源用ト
ランジスタの飽和ドレイン電流と略等しく設定さ
れてなること、 を特徴とする電流切り換え型論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211130A JPS59100626A (ja) | 1982-11-30 | 1982-11-30 | 電流切り換え型論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211130A JPS59100626A (ja) | 1982-11-30 | 1982-11-30 | 電流切り換え型論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59100626A JPS59100626A (ja) | 1984-06-09 |
| JPH0522410B2 true JPH0522410B2 (ja) | 1993-03-29 |
Family
ID=16600878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57211130A Granted JPS59100626A (ja) | 1982-11-30 | 1982-11-30 | 電流切り換え型論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100626A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191936A (ja) * | 1983-04-15 | 1984-10-31 | Nec Corp | 高速論理回路 |
| JPS6010919A (ja) * | 1983-06-30 | 1985-01-21 | Hitachi Ltd | 論理回路 |
| JPS63131720A (ja) * | 1986-11-21 | 1988-06-03 | Fujitsu Ltd | 可変遅延回路 |
| JPS63280515A (ja) * | 1987-05-13 | 1988-11-17 | Nec Corp | 論理回路 |
| JP2544808B2 (ja) * | 1989-06-12 | 1996-10-16 | 沖電気工業株式会社 | 差動増幅回路 |
| JPH0817321B2 (ja) * | 1989-11-02 | 1996-02-21 | 富士通株式会社 | 制御可能な遅延論理回路 |
| GB2313725B (en) * | 1996-05-31 | 1998-04-08 | Ebrahim Bushehri | A circuit arrangement for a logic gate |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5295135A (en) * | 1976-02-06 | 1977-08-10 | Nippon Telegr & Teleph Corp <Ntt> | Semi-conductor logic circuit |
| JPS55118230A (en) * | 1979-03-05 | 1980-09-11 | Mitsubishi Electric Corp | Switching circuit |
| JPS5640331A (en) * | 1979-09-11 | 1981-04-16 | Nec Corp | High-speed logical operation circuit |
-
1982
- 1982-11-30 JP JP57211130A patent/JPS59100626A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5295135A (en) * | 1976-02-06 | 1977-08-10 | Nippon Telegr & Teleph Corp <Ntt> | Semi-conductor logic circuit |
| JPS55118230A (en) * | 1979-03-05 | 1980-09-11 | Mitsubishi Electric Corp | Switching circuit |
| JPS5640331A (en) * | 1979-09-11 | 1981-04-16 | Nec Corp | High-speed logical operation circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59100626A (ja) | 1984-06-09 |
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