JPS5919416A - 集積回路に適したしきい値増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の分野） 本発明は、しきい飴増幅器、詳しくは相補型金属・酸化
物・半導体（０ＭＯ８）電界効果１〜ランジスタ技術を
使用した製法により集積回路で製造するのに適したしき
い鎮増幅器に関する。

（従来技術の説明） 東（西回路は、従来、デジタル形式で、作動する種類の
１）のど、アナログ形式０什動する種類のものどに分Ｌ
Ｊｌうれている。相補型金属・酸化物・半導体電界効果
トランジスタの製法は、一般的に、入力信号おＪ：び出
力信号の両方ともがデジタルであるデジタル形式のもの
に使用されている。本発明は、集積回路の一部で／、に
いセンリ゛−によって得られるようなアナログデータと
集積回路の一部であるデジタル論理回路との間のインタ
ーフェイスを形成する問題を取り扱う。

この点においては、アナログデータをどのように扱うか
を決定する手段を設けることが本質的なことである。こ
のような手段は、理想的な場合には、入力がしきい値を
通って連続的に変化する際に１″またはＩＩ　ＯＩＩの
出力を発生するしきい値崩幅器を有する。

このしきい値崩幅器は回路の一部として［ミラー　（Ｉ
Ｉｌｉｒｒｏｒ）　Ｊを利用し、該ミラーはアナログ回
路におりるその対応部としてバイポーラ電流ミラーを有
する。従来のバイポーラ電流ミラーにおいては、ダイオ
ード接続のトランジスタが作動電流路に設けられＣ１動
作点を安定化すべき能動バイポーラトランジスタの入力
接合部の両端間に接続されている。バイポーラトランジ
スタのベース電流の流れや温度の影響により動作点の安
定性が低下する傾向にあり、これらの制約を補償するた
めに通常他の回路手段が採用されている。本発明は、電
界効果トランジスタ形式でミラーの原理を利用する。

（発明の概要） 従って、本発明の目的は、集積回路で製造する７− のに適した改良しぎい値崩幅器を提供するにある。

本発明の他の目的は、しきい値を容易に選択することが
できる、集積回路で製造するのに適した改良しぎい値崩
幅器を提供するにある。

本発明の別の目的は、相補型金属・酸化物や半導体（０
ＭＯ８）技術を用いた、集積回路に適した改良しきい値
崩幅器を提供するにある。

本発明のこれらの目的及び他の目的は、集積回路に適し
た新規なしきい値崩幅器により達成される。このしきい
値崩幅器には、バイアス電源に接続される第１および第
２の端子が設けられている。

しきい値崩幅器は第１および第２の電源端子間に接続さ
れた第１の直列回路を有し、この回路は、ソースが第１
の電源端子に接続され、かつドレインとゲートが相互接
続されたダイオード接続の第１のＦＥＴ素子と、トレイ
ンとゲートが相互に接続され、この相互接続部が第１の
素子のゲート・ドレイン接続部に導電接続されたダイオ
ード接続の第２のＦ　Ｅ　Ｔ素子と、第２の素子のソー
スと第２の電源端子との間に接続された電流検知用の抵
８− 杭とを有している。ざらに、第１の直列回路に所望の電
流を設定する手段が設【プられている。

また、第１の電源端子と第２の電源端子との間に接続さ
れた第２の直列回路が設けられ、この回路は、ソースが
第１の電源端子に接続された第３のＦＥＴ素子と、ドレ
インが第３の素子のトレインに接続され、かつソースが
第２の電源端子に接続された第４のＦ　Ｅ−ｒ’素子と
を有している。第１および第３の素子は同じ極性型のも
のであり、そして第２および第４の素子は同じ極性型の
ものであって、第１および第３の素子とは相補型のもの
である。

第１および第３の素子のゲートは、これらの素子のゲー
ト・ソース間電圧を等しくするために互いに接続されて
いる。第４の素子のゲートは、第４の素子のゲート・ソ
ース間電圧が第２の素子のゲートと第２の電源端子との
間の電圧に等しくなるように第２の素子のゲート・ドレ
イン接続部に接続されている。

検知すべき電流を電流検知用の抵抗に結合すべく入力端
子が設りられでいる。この検知される電流による抵抗の
電圧降下は、第２の電源端子の電圧に対（）で第２の素
子のソースの電１Ｆを変位させる。まｌこ、第４の素子
のゲー１〜・ソース間電圧は、検知される電流がない１
１ｈ１第４の素子を低導電状態に保ら、そして検知され
た電流が所定の値を超えた］１ｈ１第１の素子を高導電
状態に保つ向きに作動され、第３の素子はこの間ずつと
導電することが出来るようになっている。

第３および第４の素子のドレイン接続部に結合された出
力手段が設（）られてい−Ｃ１これにより検知された電
流が所定の値より小さい時、第１のレベルのデジタル出
力を発生し、検知された電流が所定の値より大きい時、
第２のレベルのデジタル出力を発生１−る。

しきい値崩幅器は、２つの相補型の構成で実施しうる。

一方の構成のものは、第１および第２の電源端子が、イ
れぞれ電源の正の端子および負の端子であり、第１おに
び第３のＦ　ｔＥ　Ｔ素子がｎチャネル素子であって、
第２および第４のＦ　Ｅ　Ｔ索子がｎチャネル素子であ
る。他方の構成においては、第１および第２の電源端子
が、それぞれ電源の負の端子および正の端子であり、第
１および第３の）−Ｅｌ−素子がｎチャネル素子であっ
て、第２および第４のＦ　Ｅ　Ｔ素子がｎチャネル素子
である。

完全に集積回路化されたものにおいては、第１の直列回
路の電流を設定する手段が第５のＦト−「素子で構成さ
れ、この第５のＦＥｌ−素子は第１の素子のゲー１〜・
ドレイン接続部を第２の素子のゲート・トレイン接続部
に導電接続している。この第５の素子は、第１および第
２の素子に比べて導電度が低くなるように選択される。

ゼロ以外のしきい値が要求される場合には、第２の素子
のゲート領域の幅は第４の素子の幅と異るように変更さ
れ、これにより第１の素子のダイオード電圧降下に対し
て第２の素子のダイオード電圧降下を調整し、また第３
の素子が導電を開始する検知電流の値を変位させる。

本発明の好適形態においては、第１および第２の電源端
子は、それぞれ電源の正の端子および負１１− の端子ひあり、第１および第３のＦＥＴ索子はｎチャネ
ル素子であり、第２　ｄ３よび第４のＦ　Ｅ　Ｔ素子は
ｎチャネル素子であり、第１および第３の素子のも（根
は正の端子に接続され、第２おＪ：び第４の木ｒのＢｔ
板は負の端子に接続される。

出力１段は、反転ＣＭ　ＯＳバッファ増幅器を有しく１
）」、く、あるいはＪζす６１「実な出力状態を望む揚
台には、出力手段【よヒスラリシスを右する反転バラ−
ノア増幅器を含んで？　１３Ｊ：い。

本弁明の新規で独特／、に特徴は、本発明の特許請求の
範囲に記載されている。しかしながら、本発明自体（よ
、他の目的および利点とともに、添付図面を参照した次
の記載からＪ、く理解されうるであろう。

（好適実施例の説明） 第１図を参照すると、相補型金属・酸化物・半導体（０
ＭＯ８）電界効果１〜ランジスタ技術を使用して集積回
路どして形成された新規なしきい値崩幅器が示されてい
る。このしきい値崩幅器はアナログデータとデジタル入
力を必要とする装置と１２− の間のインターフェイスとして設計されているものであ
る。この用途においては、しきい値崩幅器はしきい値、
好ましくは急な傾斜を有するしきい値を有していて、こ
の傾斜上に入るアナログ信号はほとんどなく、大部分の
アナログ信号は傾斜の上方または下方のいづれかに入り
、これにより通常の場合「低」の論理値または「高」の
論理値を出力する。（しきい値崩幅器は、０Ｍ０８回路
と同様に、入出力が反転する）。中間の値の出力を排除
しな【プればならない場合には、しきい値崩幅器の出力
にヒステリシスゲートを設けてもいい。

しぎい値崩幅器は少くとも４つの素子を有している。す
なわち、第１の直列路に設けられたｎチャネル素子（Ｔ
１）と０チヤネル素子（Ｔ２＞、および第２の直列路に
設【）られたｎチャネル素子（Ｔ３）とｎチャネル素子
（Ｔ４）を有し、これにより０ＭＯ８処理に適合するよ
うにしている。

後述するように、ｎチャネル素子のゲートおよびｎチャ
ネル素子のゲー１〜は、相互接続され、バイポーラ電流
ミラーのＦＥＴ形式のものを形成しＣいる３、 ｐチャネルおにびｎチャネル素子は、各々、チャネルを
表ね覆長い垂直線と、チャネルの上端および下端近くに
あってソースおよびトレイン電極を表わす２つの短い水
平線によって図示されている。素子がｐヂ１７ネル素子
（チャネルの月利はｎ導電型）の場合には、電極の間に
描かれている矢印がチャネルから頗れる方向に、ｎチャ
ネル素子（チャネルの月利はＰ導電型）の場合には、矢
印がヂャネル方向に示されている。ヂトネル側の短い垂
直線は、絶縁ゲートを表わし、これは素子の入力または
制御電極である。

ｎチャネル素子においては、ソースおよびドレインの両
方ともｎ型にドープされＩＣ基板内における小さなＰ＋
拡散部分であり、ここに電極が取り句けられている。ソ
ースとトレインは、バイアスを逆に接続することにより
、逆に１にとができるので、通常ｎチャネル素子におい
ては最も正にバイアスされた接続部を゛ソース″と呼び
、正のバイアスが低い方の接触部を“ドレイン″と呼ん
でいる。ソースとドレイン間の導電は、絶縁グー１〜の
すぐ下のｎ材料肉にｐチャネルを誘起することによって
生じる。ゲートがソースに対して素子のしきい値よりも
負になると導電が生じる。これはソースとトレイン電極
間に多数キ１７リア（正孔）が生じることによる導電で
ある。これは゛エンハンスメントモード′°の動作と呼
ばれている。

ｎチャネル素子は、電極が取り角【ノられた２つの旧−
領域を含むより大きなｐ領域内に形成される。前記２つ
のｎ十領域はそれぞれソースとトレインを形成し、これ
ら２つの拡散部分間の領域の子方に絶縁ゲートが形成さ
れるように離隔して配設されている。ｎチャネル素子の
場合と同様に、ｎチャネル素子のソースとトレイン電極
もまた逆にすることができる。最も負の方向にバイアス
された電極をソース電極と定義し、負の方向のバイアス
が低い方の電極をドレインとして定義する。

０チヤネル素子は、ｎチャネル内に多数電荷（電子）を
誘起する正の電位をゲートに印加することにより、ター
ンオンする。ゲートに印加された正１５− の電位が、ソースに対して測定して、素子のしきい値を
超えた時導電が生じる。

第１図に示ずＣＭＯ８ｔ、ぎい値崩幅器においては、入
力端子１１おＪ：びアース間に加えられる電流ｌを検知
し、この電流が１ノぎい値Ｊ、り小さい場合に【よ、出
力バッファ［３１の出力０１に低レベルの出力を発生し
、電流がしきい値より大ぎい場合には、出力バッファの
出力０１に高レベルの出力を発生づるように段目され−
Ｃいる。

しぎい（ｆｆ増幅器は、次に示す回路構成を有している
。１なわら、増幅器は７．５ボルトのＶｄｄ電源にＪ：
り給電され、このＶｄｄ電源の負の端子は共通アースに
接続されている。しきい値崩幅器は、正の電源端子ど共
通端子との間に接続された第１の直列回路を有し、この
第１の直列回路は前述した素子Ｔ１およびＴ２と他の回
路素子とを有している。また、しきい値崩幅器は、正の
端子と共通端子どの間に接続された第２の直列回路を有
し、この第２の直列回路は、萌）ホした索子Ｔ３および
Ｔ４を有している。

＝１６＝ しきい値崩幅器の回路説明をさらに続けると、前記ｎチ
ャネル素子−「１はダイオ−−ド接続されている。Ｔ１
のソースと基板は正のＶｄｄ端子に接続され、１−１の
ドレインとゲートは互いに接続されている。第５の索子
Ｔ５はｎチャネル素子であって、そのソースは−［１の
ゲート・トレイン接続部に接続されている。素子Ｔ５は
、チャネルの長い素子であって、第１の直列路の電流を
基準化する直列抵抗として動作する。Ｔ５のゲートはア
ースに接続され、ドレインは素子Ｔ２のトレインに接続
されている。トランジスタＴ２はダイオード接続された
ｎチャネル素子であって、グー］へとドレインは相Ｈに
接続され、基板はアースに接続され、ソースは入力端子
１１を介して外部抵抗Ｒ１の一方の端子に接続されてい
る。抵抗Ｒ１の他ブつの端子はアースに接続されている
。

しきい値崩幅器の回路は、第２の直列路の素子、第１お
よび第２の直列路の素子のゲート間の相互接続、および
出力バッフ７Ｂ１によって完成される。ｐチャネル索子
Ｔ３のソースと基板は正のＶｄｄ端子に接続され、王３
のドレインはｎチャネル素子Ｔ４のトレインに接続され
ている。−「４のソースと基板はアースに接続されてい
る。索子Ｔ３のグー］〜は、第１の電流ミラー接続のた
めダイオード接続の素子Ｔ１のゲート・ドレイン接続部
に接続されている。索子Ｔ４のゲートは、第２の電流ミ
ラー接続のためダイオード接続の索子Ｔ２のゲート・ド
レイン接続部に接続されている。しきい値増幅器の出力
は、素子−「３およびＴ４のドレインから取り出され、
代表的には０Ｍ０８段である反転バッファ１３１を介し
−Ｃ出力０１に結合されている。

以上説明したしきい値増幅器は第２図に示す伝達特性（
入出力電圧特性）を有している。この特性は、次に示１
構造、りなわら、素子ＴＩ　Ｔ３およびＴ４が単位面積
をＮ？ｌると共に、同じ幅と長さの比（１０／１０）を
有し、そして素子Ｔ２が単位面積の４倍の面積ぐ、同様
な幅と長さの比（１０／１０）を有しでいるど仮定した
場合のものである。

前記伝達特性は、入力電圧Ｖｉｎの関数としてバッファ
入力に現れる電圧と定義されている。また、入力電圧は
、入力端子１１に入力された外部電流によって抵抗１（
１の両端間に生じる電圧降下として定義されている。代
表的には、第１の直列路に帰因して抵抗Ｒ１に流れる電
流は数十マイクロアンペア（例えば３０）であって、外
部電流ににるものは数十ミリアンペアである。このよう
な状況において、抵抗Ｒ１の電圧降下は実質的に外部電
流のみに帰因していると云え、抵抗Ｒ１は１オームの固
定抵抗であるので、前記出力特性は、入力電流の関数と
して出力電圧を表わしているものとみなすことかできる
。第２図において、Ｖｄｄ電源電圧が５ボルトの場合、
入力電圧（電流）がゼ［１の時、出ツノ電圧は５ボルト
よりわずかに（０，１Ｖ未満）低い。入力電圧が０．０
９ポル１−に増加すると、出力電圧は伝達特性の第１の
下方へ変面する屈折部に到達する。そして、０．１３ボ
ルトにおいて、上向きの四部をなすように変向する他の
屈折部が生じ、その後出力電圧は実質的にＯボー１９− ル１〜である。０．０９ポル１−と０．１３ポルＩ−の
間の領域において、伝達特性は最も大きな傾斜を有し、
この傾斜部分の中心はほぼ０．１１ボルトの付近で生じ
る。理想的なしきい値増幅器のしぎい領領域は、するど
く明確な屈折部とばば垂直な傾斜部を有している。しか
しながら、実際には屈折部はむしろゆるやかであって、
傾斜は２０から２００まで変化することがある。今問題
にしているものにおいては、傾斜はほぼ１２５である。

他の構成ではｉ　ｏｏｏｏにもすることもできる。

しきい値増幅器は、２つの直列路内に接続された２つの
同じ様に接続された電流ミラー（Ｔ３−−「１；および
１−１−　Ｔ　２　）を右Ｊるものとして特１％（ζ［
【」ることかできる。第１の直列路は、Ｖｄｄ電源の１
の端子に接続されでいるダイオード接続の１ヘランジス
タ王１、高インピーダンスのトランジスタ１５、ダイオ
ード接続のトランジスタＴ２おにび共通端子に接続され
た抵抗Ｒ１から構成されている。素子の構造は、第１の
直列路に低電流を維持するように設六１され（いる。こ
の直列路の電２０− 流は、トランジスタＴ５のインピーダンスによって設定
される。４５は、低いコンダクタンスを得るため役いチ
ャネルを有し、このチャネル艮ざは代表的には−［１お
よび−「２の長さの１０倍である。

Ｔ１およびＴ２は導電状態にある時、電流は−「５によ
って主として設定された電流で公称電流の約１０分の１
である。１−１のドレインは、一般にＶｄｄよりも１ボ
ルトないし１．５ボルト低い電圧であり、Ｔ２のトレイ
ンは、一般的にＲ１の電位より６１ボルトないし１．５
ボルト高い電圧にある。

前述したように、直列路の電流は、数十マイク【］アン
ペアのオーダーであり、これによる外部抵抗Ｒ１の電圧
降下は無視しうる（Ｒ１が低いインピーダンスであると
仮定して）。

第２の直列路は、Ｖｄｄ電源の正端子に接続されたｐチ
ャネル素子Ｔ３と、共通端子に接続された０チヤネル素
子Ｔ４とを有している。２つのｐチャネル素子Ｔ３、Ｔ
１が第１の電流ミラーを形成している。これらの素子Ｔ
３、ＴＩのソースは互いに接続され、そしてＴ３のゲー
トは、素子Ｔ３のグーＩ〜・ソース間ｔｈ　Ｉ’ｒが索
子Ｔ１のグー１〜・ソース間電圧に等しくなるＪ、うに
、−（−１のゲート・ドレイン接続点に接続されている
。そして、電流の通路が′［３のドレインからＪＩ：通
端子に存在り−ると仮定Ｊると、−「３がＩｍ　？ｔｒ
状態になる。Ｔ３が導電しＩことした場合、−Ｉ−３と
１１とは同じ構成を有しているので、１３は−１−１の
ゲート・ソース間電圧（Ｖ（＋３）によって制御される
導電電流を有り−る。

２つのｎヂＩ７ネル累子］４、゛［２が、変形された第
２の電流ミラーを形成している。王４のソースは直接共
通端子に接続され、Ｔ２のソースは１Ａ−ムの抵抗Ｒ１
を介して共通端子に接続されている。外部電流がゼロ（
１−０）で、た望周囲電流が３０マイクロアンペアであ
ると仮定づると、２つのソースの電圧は実質的に同じ値
である。Ｔ４およびＴ２の基板はアースに接続されてお
り、これはボディ（ｂｏｄｙ）効宋にＪ、る差が無祝し
うろことを意味している（１＝Ｏのどき）。１−４のゲ
ートとＴ２のゲート・ドレイン接続部との相互接続によ
り、Ｔ４のゲート・ソース間電圧はＴ２のアースに対す
るゲート電圧に等しい（１−０のとき、Ｔ４のＶ（Ｉｓ
は−「２のＶ（Ｉｓにほぼ等しくなる）。

Ｔ２ＩまＴ４よりも大きな゛′幅″を有し、Ｔ１に対し
て指定された電流で設定されているので、（ｌ−０のと
ぎ）Ｔ２のＶ（＋３はこの“′周ｌ電流″を導通するた
めにはＴ４が必要とするＶ（Ｉｓよりも小さく、ゲート
の幅にはず反比例する。Ｔ２のアースに対するグー１〜
電圧はＴ４に印加され、そしてＴ４は周囲電流を流すに
必要であるよりも低い導電度を有する。

しきい値崩幅器の出力は、Ｔ４の導電度に依存して高ま
たは低になる。Ｔ３は常に（作動された）導電し得る状
態にある。分岐のない第１の直列路のＴ１とＴ２の間の
第１の直列接続は、１−２の電流を−「１の電流と等し
くする。第２の直列路に接続されたＢ１への出力分岐回
路には、直流電流が流れず、−■−３と１４間の電流を
ほぼ等しくするようにする。しかしながら、ドレイン接
続点における電圧は、直列に接続された索子Ｔ３、Ｔ４
の導電度に比例した中間の値になろうとする。

２３− Ｔ３およびＴ４の構造（ゲートの幅および長さ）が同じ
であり、一時的な状態において−１３およびＴ４の出力
電圧降下が等しい（Ｖｄｄ／２）と仮定した場合、２つ
の電流ミラーの動作は、より低いＶＯ８を有するＴ４よ
りもＪ：り強＜Ｔ３をオンにする傾向にある。前述の装
置パラメータで安定な状態が発生し、またＩｍＯとする
とＴ４は実質的にオフの状態、Ｔ３は実質的にオンの状
態になり、出カド１ツインの相Ｈ接続部はＥ高−１にな
る。実際には、１３１は常に作１１されていて、・−「
４の導電度が低い時にはドレインの相ｎ接続部は「高４
であり、１４の導電度が１３の導電度を超えた時のみド
レインの相互接続部は１゛低」になる。

しきいｆｆｉ増幅器は、入力がアースに短絡され、同じ
構造を有している場合、完全に対称的な構造である。こ
の場合、出力はＶｄｄとアースとの中間にあることが期
待される。実際には、ｎチャネル素子どｐヂトネル素子
の２次効果の間の非対称性により、この同じ条件下で出
力はＶｄｄに近くなる。

同じｍ造の場合の実際のしきい値は、約１０Ｉｌｌｖ２
４− Ｃある。

増幅器の出力は、基本的には、入力が不平衡手段に供給
される場合の電流源（高出力インピーダンス）の２つの
大きな電流の差である。実際には、Ｔ４またはＴ１、Ｔ
２、Ｔ３を完全にオフ状態にするのに充分大きな入力を
供給することが耐曲ではあるが、全ての素子は通常導電
状態にある。通常、入力は一１／２ないし＋１ポル１〜
に維持されている。

入力信号がゼロの時、出力レベルがＶｄｄ近くになるこ
とを保証するために、Ｔ２の構造はＴ４の構造より−ｂ
大きく作られている。これはＴ４の電流を減少させる。

出力端子０１におけるバッファ出力は、−「３がより導
電性になりＴ４の導電性が小さい時、バッファの反転作
用により、「低」であって、はぼゼロ電位に近いレベル
になる。Ｔ４がＴ３よりも一層導通性になった時、しき
い値崩幅器の出力は切り換えられる。Ｒ１に流れる電流
１が増加するにつれて、Ｔ２のソースの電圧はアースに
対して高くなり、グー１〜・ド１メイン接続部の電圧も
同様に、第１の直列路における電流を実質的に変更Ｊる
ことなく上臂する。電流Ｉが所定の値を超え−Ｃ増加し
た後］−２のアースに対するグー１〜電圧〈−「４のＶ
Ｏ８はこの電圧に等しい）は、−「４をより強くオン状
態にし始めるに必要なＴ４のＶＯ８を超える。

このため、Ｔ４はＴ３よりも導電性になる。この状態に
なると、しきい値を超える。１−４の導電度が大きくな
ると、ドレインの相互接続部をＶｄｄに近い値からアー
ス電位に近い値へ駆動し、出力端子０１にお（）る反転
バッファ出力は正のＶｄｄ電位に向って駆動される。

しきい値の急峻さは、索子Ｔ３および−「４の構造およ
び電圧利得が同じであるとすると、Ｔ４の急峻さに近く
なる。第２図に示ずＪ：うに、しきい値の位置は、Ｖｄ
ｄ電位に比例し、かつＴ５の直列抵抗の値およびＴ２と
］−４どの幅の比によって影響を受ける。第３図には、
しきい値電圧が、面積の比を４から１まで減らし、直列
抵抗を増加することによって低下することが示されてい
る。プロットされた最も低い抵抗は２０　Ｋ、Ωｅあり
、最も高い抵抗は３００にΩである。面積比が１の場合
、しぎい値電圧は、直列抵抗の変化によって強く影響を
受（プないが、面積比がより高くなる場合には抵抗の増
加とともにしきい値の低下が著しくなっている。第４図
は、−■−４とＴ２どのグー１−幅の比を調整し、直列
抵抗を一定にし、Ｔ１、Ｔ２および−［３の構造を同じ
と仮定した場合のしきい値に対する影響を示している。

しきい値領域の傾斜およびしきい値の値は、４つの素子
の構造に依存して変化している。素子Ｔ１、丁３、Ｔ４
が同じ場合には、利得は、″チャネル短縮効果″の目安
であるλの関数である。また、λはチャネルの長さに依
存している。素子がより良くなるにつれて、λは減少し
、利得は増加Ｊる。コンピューターによるシミュレーシ
ョンの結果、素子ＴＩ　Ｔ３およびＴ４の幅と長さの比
が１０／１０であり、］−２が３０／１０である場合（
Ｔ５は１０／３０）、５０の傾斜を２４０　ｒｎＶにお
いて）達成することができることが示され２７− ている。素子Ｔ１、Ｔ３、Ｔ４の幅と長さの比が２０１
５であり、Ｔ２が１００１５である場合（Ｔ５は５１５
０）　、２０の傾斜を（１２５ＩＩＩＶにおいて）達成
することができる。

例示したしきい値作用は、ｎチャネル素子の役割とｎチ
ャネル素子の役割を交換した場合でも達成することがｒ
き、この場合検知される電流はｎチャネル素子のソース
とｖｄｄｌｌ線との間に結合された抵抗中に流れる。

ざらに、これまで示した構造上の比は変えてもよい。例
えば、第１図の実施例において、素子Ｔ１．１−３おに
びＴ４は同じ構造のものである場合、しさい（−１をア
ース電位Ｊ：すｎくり−る場合には丁２を他の素子より
６大きな面積の素子にしてよく、しさい鎮を）７一ス電
位より−５低くりる場合にはＴ２を他の素子よりも小さ
い面積の素子にしてよい。

出力特性がゆっくり変化する値であって、明確な出力状
態（１なわら、＾の値かまたは低の値のみ）が望ましい
場合には、出力バッファは第５図に示すようｌ＝、ヒス
テリシスグー１〜として知られて２８− いるシュミットトリガ−（Ｂｌ’　）の形式にしてもよ
い。このヒステリシスゲート８１’　は、しきい値増幅
器の入力が上昇する時第１の出力を発生するより高い第
１のしきい値電圧と、しきい値増幅器の入力が減少する
時第２の出ノｊを発生ずるより低い第２のしきい値とを
有している。この実際の実施例においては、電流検知用
の抵抗は１オ一ム未満のものであり、検知される電流は
１２０Ｈ７で変化する。

Ｔ２のソースは基板に接続する必要はない。すなわちソ
ースを基板と異る電位にしてもよい。ソースが基板に対
して正電位である場合には、素子の実際のしぎい値を変
化さぜる゛ボディ効果″が強くなる。この効果は通常回
路動作に無害である。

しかしながら、ソースを負電位にすると、問題が生じる
。０ＭＯ８の製法においては、本来Ｖｄｄとアース（基
板）との間にバイポーラトランジスタが形成される。こ
の有害な寄生１〜ランジスタ作用は、ゲート入力がアー
スより約０．７ボルト低く駆動されたとき生じる。従っ
て、これはしきい値増幅器に対りる負人力のダイブミッ
クレンジを制限Ｊる。

王５で例示した直列抵抗は、第３図に示した範囲内の値
を有づる抵抗であってよく、または集積回路の場合には
、図示のように、（長いチャネルを有する）大きな構造
の［Ｆｌ−であってもよい。

いずれの場合にも素子Ｔ１おＪ：びＴ２の構造は、回路
が動作しているとき導電を維持するのに適当なものでな
りればな６４にい。

ここに開示したしきい値崩幅器を集積回路で作った場合
、この増幅器の機能部は入力端子１１として単一のパッ
ドを余計に必要と覆るのみであり（出力が内部的にデツ
プに使用される場合）、他のものは不要である。

第５図の実施例には、ダイオード接続形式にするために
ドレインにグー１〜を接続した、長いｐチャネルのＦＦ
ＴＴ５が示されている。また、この接続は第１図の実施
例のゴー５に適応してもよい。

この接続は、センサのしきい値を、素子の”　ｖ　ｔ’
ｓ　”に影響を与える製造上の変動に余り左右されない
ようにする傾向がある。

第６図および第７図の実施例においては、１１１および
Ｔ１３が第１および第２の直列路の電流を直接設定する
ための低い導電度を右する良いチャネルの素子である。

これらの導電度の比は、チレネルの構造によって設定す
ることができる。これらの素子はグー１−とゲートを接
続して、グー１−・ソース間電圧を等しくするか、また
はダイオード接続にしてもよい。代表的には、素子の人
きざは、Ｔ　１１および−［１３に対して１０／１００
である。

【図面の簡単な説明】

第１図は、相補型金属・酸化物・半導体電界効果トラン
ジスタ製法による集積回路に適しＩこしきい値崩幅器の
第１の実施例の電気回路図であり、第２、第３および第
４図は、実験用のしきい値崩幅器の性能曲線図であり、 第５、第６および第７図は、本発明の他の実施例の電気
回路図であって、第５図はゆっくり変化する波形に適用
できるようにヒステリシス出力段３１− を使用したものである。 １−１・・・ｐチャネル素子（第１の１＝１巳−１゛素
子）、１’　２−ｎ９’−ｐネル索子（第２のＦＥＩ°
索子）、１”　：３−ＩＲ−−ｖ　ネル索−ｒ（第３１
７１　Ｆ　ＩＥ　Ｔ−素子）、１４・・・ｎチャネル素
子（第４の１＝ＥＴ素子）、丁５・・・ｐチャネル素子
（第５の［１ヨ丁素子）、「３１・・・反転バッファ増
幅器（出力手段）、［３１’　・・・シコミッ１へ１〜
リガ＝（出力手段）、Ｒ１・・・電流検知用抵抗、 １１・・・入力端子。 特許出願人 ゼネラル・エレクＩ〜リックカンパニイ代理人　（７６
３０）生　沼　徳　二 ３３−ｇｌ− ３２− ＦＩＧ、　１ ＦＩＧ、５ ＦＩＧ、２ ＩＮ ＦＩＧ、　３ １坑（キロｆ−−ン ＦＩＧ、　４

Claims (1)

【特許請求の範囲】
1. １．８）バイアス電源に接続するための第１および第２
   の電源端子と、 ｂ）前記第１および第２の電源端子間に接続されている
   第１の直列回路であって、（１）ソースが前記第１の電
   源端子に接続された第１のＦ　Ｌ　Ｔ−素子、〈１１）
   ドレインとゲートが互いに接続され、この接続部が前記
   第１のＦＥＴ素子のドレインに導電接続されているダイ
   オード接続の第２のＦＥＴ素子、（ｉｉｉ　）前記第２
   のＦＥＴ素子のソースと前記第２の電源端子との間に接
   続された電流検知用抵抗、および（ｉＶ）当該第１の直
   列回路に所望の電流を設定する手段を有する第１の直列
   回路と、Ｃ）前記第１および第２の電源端子間に接続さ
   れている第２の直列回路であって、（１）ソースが前記
   第１の電源端子に接続された第３のＦ　Ｅ　Ｔ素子、お
   よび（１１）ドレインが前記第３のＦＥＴ素子のドレイ
   ンに接続され、ソースが前記第２の電源端子に接続され
   た第４のＦ　Ｅ　Ｔ素子を有し、前記第３のＦＥＴ素子
   が前記第１のＦＥＴ素子と同じ極性型のものであり、そ
   して前記第４のＦＥＴ素子が前記第２のＦＥＴ素子と同
   じ極性型のものであって、前記第１および第３のＦ　Ｅ
   　Ｔ素子とは相補型である第２の直列回路とを含み、ｄ
   ）前記第１および第３のＦＥＴ素子は、各直列路内に一
   定の導電度の比を有し、 ｅ）更に、前記第４のＦＥＴ素子のゲート・ソース間電
   圧が前記第２のＦＥＴ素子のゲートと前記第２の電源端
   子との間の電圧に等しくなるように、前記第４のＦＥＴ
   素子のゲートを前記第２のＦ　Ｅ−ｒ素子のゲート・ド
   レイン接続部に接続する手段と、 ｆ）検知される電流を前記電流検知用抵抗に結合する入
   力端子とを含み、 このため検知電流による抵抗の電圧降下が前記第２の電
   源端子の電圧に対する前記第２のＦＥＴ素子のソースの
   電圧を変位させ、そして前記第４の１−１１素子のゲー
   １−・ソース間電圧を変位さゼ、ｂつ（前記第４のＦＥ
   Ｔ索子が、検知される電流が４Ｔ、い時、低い導電状態
   に４Ｔす、前記検知電流が所定の値を超えた時、高い導
   電状態になり、この際前記第３のＦ　ＩＥ−ｒ素子は常
   に導電し得る状態にあり、 ０）そして更に、前記第３　ｄ３よび第４のＦＥＴ素子
   のドレイン接続部に結合されていて、検知電流が前記所
   定の値より小さい時、第１のレベルのディジタル出力を
   発生し、検知電流が前記所定の値Ｊ：り大きい時、第２
   のレベルのディジタル出力を発生Ｊる出力手段を設【ノ
   たしきい値崩幅器。 ２、特許請求の範囲第１項記載のしきい値崩幅器におい
   て、前記第１および第２の電源端子がそれぞれ前記電源
   の正の端子および負の端子であり、前記第１のＦ　Ｆ　
   １−素子おにび第３のＦＥ’Ｔ−素子がｐチャンネル素
   子であり、前記第２のＦ　Ｆ　Ｔ索子および第４のＦＥ
   Ｔ索子がｎチャネル素子である、しきい値崩幅器。 ３、特許請求の範囲第１項記載のしきい値崩幅器におい
   て、前記第１および第２の電源端子がそれぞれ前記電源
   の負の端子および正の端子であり、前記第１のＦＥＴ素
   子および第３のＦＥＴ索子がｎチャネル素子であり、前
   記第２のＦＥＴ素子および第４のＦＥＴ索子がｎチャネ
   ル素子であるしきい値崩幅器。 ４、特許請求の範囲第１項記載のしきい値崩幅器におい
   て１前記第１のＦＥＴ素子は、ゲー］・とドレインとが
   Ｕいに接続されることによりダイオード接続されており
   、前記第１の直列回路の電流を設定する手段が■１記第
   １のＦＥＴ素子のゲート・ドレイン接続部を前記第２の
   １Ｆ１−素子のゲート・トレイン接続部に導電接続する
   第５の［−ＦＴ素子であり、該第５のＦＥＴ素子は前記
   第１および第２のＦＥＴ素子に比べて低い導電度を有し
   ており、前記第１および第３のＦＥＴ素子のゲー１へが
   互いに接続されて１ゲート・ソース間電圧を等しくて、
   前記導電度の比を設定する、しきい値崩幅器。 ５、特許請求の範囲第４項記載のしきい値崩幅３− 器にａ３いて、前記第１のＦ　Ｅ　１−素子のダイオー
   ド電圧降下に対して前記第２のＦＥＩ−素子のダイオー
   ド電圧降下を調整し、前記第３のＦＥＴ素子が導電開始
   する検知電流の値を変位さけるために、前記第２のＦ　
   ＩＥ　ｌ−素子のゲーｉ〜領域の幅が前記第４のＦ　Ｅ
   　Ｔ索子のグーミル領域幅と異っている、しきい値崩幅
   器。 ６、特許請求の範囲第５項記載のしきい値崩幅器におい
   て、前記第１および第２の電源端子がそれぞれ前記電源
   の正の端子および負の端子であり、前記第１のＦＥＴ索
   子と第３のＦＥＴ索子がｎチャネル素子であって、前記
   第２のＦＬＴ素子と第４のＦＥＴ素子がｎチャネル素子
   であり、前記第１および第３のＦＥＴ素子の基板が前記
   圧の端子に接続され、前記第２および第４のＦＥＴ素子
   の基板が前記角の端子に接続されている、しきい値崩幅
   器。 ７、特許請求の範囲第６項記載のしきい値崩幅器におい
   て、前記出力手段が反転ＣＭＯＳバッファ増幅器を有す
   る、しきい値崩幅器。 ４− ８、特許請求の範囲第６項記載のしきい値崩幅器におい
   て、前記出力手段がヒステリシスを持つ反転バッファ増
   幅器を有する、しきい値崩幅器。 ９、特許請求の範囲第４項記載のしきい値崩幅器におい
   て、前記第５のＦＥＴ素子は、ゲートがドレインに接続
   されることにより、ダイオード接続されている、しきい
   値崩幅器。 １０、特許請求の範囲第１項記載のしぎい値崩幅器にお
   いて、前記第１のＦＥＴ素子は、前記第１の直列回路に
   所望の電流を設定する前記手段を構成するために低い導
   電度を有しＣおり、前記第３のＦＥＴ索子は低い導電度
   を有しており、前記第１および第３のＦＥＴ素子の構造
   により前記一定の導電度の比を与える、しきい値崩幅器
   。 １１、特許請求の範囲第１０項記載のしきい値崩幅器に
   おいて、前記第１および第３のＦＥＴ索子は、これらの
   ゲート・ソース間電圧を等しくして、前記導電度の比を
   設定するため、ゲートが互いに接続されている、しきい
   値崩幅器。 １２、特許請求の範囲第１１項記載のしきい値増幅器に
   おいて、前記第１および第３のＦ　ＩＥ　Ｔ素子がダイ
   オード接続されている、しぎい値崩幅器。