JPS63131720A - 可変遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 本願は、高速ディジタル回路において回路遅延時間を可
変にするため、差動増幅器のトランジスタ対のコレクタ
側にベース接地回路を設け、このベース接地回路のベー
ス電位を可変したものであ〔産業上の利用分野〕 本発明は、可変遅延回路に関し、特にディジタル信号を
入力としてその遅延時間を可変にする回路に関するもの
である。

ＬＳＩ等の集積化ディジタル回路の高速化に伴い集積回
路内でのタイミング調整を行うために簡単な可変遅延回
路が要求される。

例えば、第５図に示す如く、２つの信号■及び■をそれ
ぞれ処理回路５０及び５１で処理した後、遅延素子５２
の存在により遅延された信号■と処理回路５１から出力
された信号■とを処理回路５３で同時に処理するため、
遅延素子５２による遅延時間に対応した可変遅延回路５
４が必要となる。

この場合、遅延回路が可変でなければならないのは、高
速のディジタル処理を行うためには、固定した遅延回路
では僅かな遅延誤差も後続の処理回路５３での動作エラ
ーに繋がってしまうからである。

〔従来の技術〕

このような可変遅延回路としては、第６図に示すような
抵抗ＲとコンデンサＣから成る周知のものが従来から用
いられており、この遅延回路では、抵抗Ｒの抵抗値及び
コンデンサＣの容量の両方又はこれらのいずれかを変化
させることによりＲＣ時定数を変化させ、第７図（ａ）
に示すステップ状の入力信号Ｖｉｎに対して第７図（ｂ
）に示す出力信号Ｖｏｕｔが可変の遅延時間ｔｐｄを与
えるものである。尚、この遅延時間ｔ□は人力信号Ｖｉ
ｎの立ち上がり時点から信号Ｖｉｎの中間値まで立ち上
がった時点までの時間を指している。

〔発明が解決しようとする問題点〕

このように従来の可変遅延回路では、抵抗値又は容量値
を変化する構成を採っていたので、かかる回路構造を集
積回路内に組み込むことは極めて困難であった。

従って、本発明の目的は、集積回路形成後においても可
変の遅延時間を与えることのできる可変遅延回路を実現
することである。

〔問題点を解決するための手段〕

第１図は上記の目的を達成するための本発明に係る可変
遅延回路を原理的に示した図で、１はディジタル信号を
入力する差動対トランジスタ、そして２は差動対トラン
ジスタ１のコレクタ側に設けられ、可変ベース電位をを
するベース接地回路である。

〔作　　　用〕

第１図において、ベース接地回路２のベース電位を例え
ば上下することにより、差動対トランジスタ１のエミッ
ターコレクタ間の電位差を変え、差動対のスイッチング
速度を制御して種々の回路遅延時間を得ることができる
。

これを第２図に示した回路図により説明する。

まず、差動対トランジスタ１の一方のトランジスタＴｒ
＋のベース−コレクタ間容ＷｋヲＣｍｃ＋　、ベース接
地回路２のトランジスタＴｒｚのベース−コレクタ間容
量をＣｍｃｚ　、トランジスタＴｒ、のエミッタ抵抗を
Ｒ１、そしてこれら差動対トランジスタの負荷抵抗をＲ
１更にこの可変遅延回路の次段回路の負荷抵抗をＲＬ、
負荷容量をＣＬとする。

トランジスタＴｒ、のベース電位Ｖ、を下げるとトラン
ジスタＴ　ｒ　１のベース−コレクタ間電位差が小さく
なり、また、トランジスタ’ｒｒｚのベース−コレクタ
間電位差は太き（なるので、 ｉ）トランジスタＴｒ＋の容量Ｃ＊ｃ＋が大きくなり差
動対トランジスタ１のスイッチング時間は遅くなる。即
ち、ベース電位Ｖ、の変化に伴う容量Ｃ１ｃ１　の変化
量はそのままスイッチング時間に影響する。

１１）一方、ベース電位ｖ１の変化に伴いトランジスタ
Ｔｒ２の容量Ｃｍｃｚは小さくなるが、この容ＩＣＩＣ
２の変化量に対しては負荷容ｉｔ　ｃ　ｔが通常十分に
大きい（ＣＬは次段の図示しないトランジスタのコレク
ターベース間容量子ベース−エミッタ間容量に相当する
）ので容量ＣｌＩＣ！の変化量は出力波形の立ち上がり
時間及び立ち下がり時間に影響しない。

逆に、トランジスタＴｒｔのベース電位Ｖ、を上げると
上記と逆の作用を呈し、差動対トランジスタ１のスイッ
チング時間は速くなるが、出力波形の立ち上がり時間及
び立ち下がり時間は変化しない。

このように、差動対トランジスタｌのスイッチング時間
はほとんど容量Ｃ，ｃ、と抵抗Ｒｔｚ（一定）によって
支配され、その変化は、そのまま回路遅延時間の変化と
なって現れるので、ベース電位■、の上下可変にするこ
とにより回路遅延時間を変化させることができる。

即ち、第３図に示す如く、ベース電位Ｖ、を上げれば、
出力波形に影響を与えることなく回路遅延時間を短くで
き、ベース電位Ｖ、を下げれば回路遅延時間を長くする
ことができる。

〔実　施　例〕

以下、本発明の可変遅延回路の実施例を説明する。

第４図に示した本発明の可変遅延回路の一実施例は本発
明回路をＥ　Ｃ′Ｌ　（Ｅ＋ｍ１ｔｔｅｒ　Ｃｏｕｐｌ
ｅｄ　ＬｏｇｉＣ）回路に組み込んだところを示してお
り、第１図に示した差動対トランジスタ１のベース入力
はトランジスタＱｌ及びＣ２のエミッタから得ている。

そして、第２図に示した負荷抵抗Ｒｔ、負荷容量をＣ４
を与えるものとしてベース接地回路２のトランジスタの
各コレクタにベースが接続されたトランジスタＱ３及び
Ｃ４が用いられ、出力信号はトランジスタＱ３及びＣ４
のエミッタから得ている。

このＥＣＬゲート回路においては、点線で示したように
トランジスタＱｌ−Ｑ４、差動対トランジスタｌ、及び
負荷抵抗Ｒで固定遅延回路を構成しており、この場合の
固定遅延時間は差動対トランジスタｌ及びトランジスタ
Ｑｌ−Ｑ４の各ベースーエミッタ間容量及び差動対トラ
ンジスタの動作遅れによるものである。

次に第４回の実施例の動作を説明する。

差動電圧Ｖｉｎを発生するため２つの入力信号Ｖ　ｉｎ
ｌ　とＶｉｎ２をそれぞれトランジスタＱ１及びＣ２に
入力しエミッタフォロア出力としてほぼ同し電圧Ｖｉｎ
を差動対トランジスタ１の各ベースに同時に入力する。

差動対トランジスタ１では入力電圧の差電圧をコレクタ
間に出力するが、ベース接地回路２はこのコレクタ間電
圧とベース電圧■、との関係で動作するため第３図に示
したように遅延時間幅ｔ。

をもってベース接地回路２のコレクタ間に電圧を発生す
る。このコレクタ間電圧はベース接地回路２が不飽和状
態にあっても差動対トランジスタ１の下方の電流源（図
示せず）によるｆｔ流制御によりベース接地回路２が無
い場合とほぼ同一の電圧が得られる。

この電圧はやはりＥＣＬゲート回路を構成するトランジ
スタＱ３及びＣ４を介して出力端子に同時にＶｏｕｔと
して出力されることになる。

尚、上記の説明では、差動対トランジスタ１及びベース
接地回路２をトランジスタ対による回路として説明した
が、これは本発明の可変遅延回路がＬＳ１回路において
使用される場合に、その動作速度と安定性の観点から好
ましいからであり、また、回路２にトランジスタを使用
したのは、差動対トランジスタ１と次段回路との緩衝手
段として機能させ差動対トランジスタｌの入出力特性を
変えずに遅延調整可能にさせるためである。

また、ベース電圧Ｖ、の可変範囲は、出力波形の振幅と
差動対トランジスタ１のベース電位とによってトランジ
スタＴｒ＋、Ｔｒｚが飽和しない範囲に制限される。

〔発明の効果〕

このように、本発明の可変遅延回路によれば、ディジタ
ル信号を入力する差動対トランジスタのコレクタ側に可
変ベース電位を有するベース接地回路を設けたので、集
積回路を形成した後でも、応答波形を劣化させることな
く安定して正確に遅延時間を種々変化させることが可能
になるという効果が得られる。

【図面の簡単な説明】

第１図は本発明に係る可変遅延回路を示す原理回路図、 第２図は本発明の可変遅延回路の動作原理を説明するた
めの回路図、 第３図（ａ）及び（ｂ）は本発明の可変遅延回路におけ
る応答波形図、 第４図は本発明の可変遅延回路をＥＣＬゲー１−回路に
用いたの一実施例を示す回路図、第５図は可変遅延回路
が必要とされる一般的な高速ディジタル回路構成を示す
ブロック図、第６図は従来の可変遅延回路を示す回路図
、第７図（ａ）及び（ｂ）は第６図の回路の応答波形を
示す図、である。 第１図において、 １は差動対トランジスタ、 ２はベース接地回路、をそれぞれ示す。 尚、図中、同一符号は同−又は相当部分を示す。 特　許出願人　　富　士　通　株式会社代理人弁理士　
　森　１）寛　（外１名）ホ全ε月の動′１￥沖ｆ里吉
見明口 第２図 ホを朗の一実力皮イ列を示す図 、、、、Ｒ 従求のＪ跋回路を示を図 第６図 第７図

Claims (1)

1. 【特許請求の範囲】 ディジタル信号を入力する差動対トランジスタ（１）と
   、 該差動対トランジスタ（１）のコレクタ側に設けられ、
   可変ベース電位を有するベース接地回路（２）と、 を備えたことを特徴とする可変遅延回路。