JP7316034B2 - ドライバ回路 - Google Patents

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Description

本発明は、負荷素子の駆動技術に関する。
さまざまな用途に、数十、数百、あるいは千を超えるチャンネルの出力端子を有するドライバ回路が使用される。こうしたドライバ回路としては、液晶ディスプレイパネルのゲートドライバやソースドライバ、ゲートドライバとソースドライバが統合された１チップドライバ、あるいはピエゾ素子のアレイを有するプリンタのドライバが例示される。ドライバ回路は、複数の出力端子（出力ピン）を備え、各出力端子に接続される負荷の電気的状態を個別に制御可能に構成される。
図１は、ディスプレイシステム１００のブロック図である。ディスプレイシステム１００は、パネル１１０、ゲートドライバ１２０、ソースドライバ１３０を備える。パネル１１０は、複数Ｎ本のソースラインＳＬ、複数Ｍ本のゲートラインＧＬ、複数のゲートラインＧＬと複数のソースラインＳＬの交点にマトリクス状に配置される複数の画素１１２を有する。各画素１１２はＴＦＴ（Thin Film Transistor）を含む。ＴＦＴのゲートはゲートラインＧＬと接続され、ＴＦＴのソースはソースラインＳＬと接続される。
ゲートドライバ１２０は、複数のゲートラインＧＬ１，ＧＬ２…に順にハイレベルのゲート駆動電圧ＶＧを与えることにより選択し、選択したゲートラインＧＬに接続されるＴＦＴを活性化させる（オン）。ソースドライバ１３０は、複数のソースラインＳＬに、輝度に応じたソース駆動電圧ＶＳを印加し、各ソースラインＳＬに対応する画素１１２の輝度を設定する。
本発明者は、図１のディスプレイシステム１００について検討した結果、以下の課題を認識するに至った。図２（ａ）～（ｃ）は、ソースドライバ１３０が生成するソース駆動電圧ＶＳの波形図である。図２（ａ）は、正常なソース駆動電圧ＶＳを表す。図２（ｂ）、（ｃ）は、異常が発生したときのソース駆動電圧ＶＳを表している。図２（ｂ）では図２（ａ）に比べて波形が鈍っており、この場合、画素の輝度の誤差が大きくなる（色化け）。図２（ｃ）では、ソース駆動電圧ＶＳにリンギングが生じており、この場合、ノイズが発生する。
図３（ａ）～（ｃ）は、ゲートドライバ１２０が生成するゲート駆動電圧ＶＧの波形図である。図３（ａ）は、正常なゲート駆動電圧ＶＧを表す。図３（ｂ）、（ｂ）は、異常が発生したときのソース駆動電圧ＶＳを表している。図３（ｂ）では図３（ａ）に比べて波形が鈍っており、この場合、ＴＦＴの活性化時間が不足し、正しい輝度を設定できなくなる。図３（ｃ）では、リンギングが生じており、この場合、ノイズが発生する。
本発明は係る状況に鑑みてなされたものであり、その目的は、負荷の異常を検出可能なドライバ回路の提供にある。
本発明のある態様は、複数の負荷素子を駆動するドライバ回路に関する。ドライバ回路は、複数の負荷素子が接続されるべき複数の出力端子と、複数の出力端子に対応し、それぞれが対応する負荷素子に印加すべき駆動信号を発生する複数のドライバと、複数のドライバに対応する複数のクランプ回路と、を備え、ひとつの半導体基板に集積化される。各クランプ回路は、対応するドライバの入力ノードまたは出力ノードに接続されるショットキーダイオードを含む。
この態様によると、ショットキーダイオードにより、オーバーシュートやアンダーシュートを抑制することができる。複数のショットキーダイオードを、集積回路に内蔵することにより、それらを外付けした場合に比べて、部品点数および実装面積の増加を抑制できる。また、ショットキーダイオードを集積回路に内蔵することにより、外付けした場合に比べて過電圧やリンギングを抑制すべきノードに近づけることができるため、過電圧やリンギングの抑制の効果を最大化できる。
クランプ回路は、対応するドライバの入力ノードまたは出力ノードと電源ラインの間に設けられた上側ショットキーダイオードと、対応するドライバの入力ノードまたは出力ノードと接地ラインの間に設けられた下側ショットキーダイオードと、含んでもよい。
ドライバ回路は、複数のドライバに対応する複数のバイパス回路をさらに備えてもよい。各バイパス回路は、それぞれが対応するドライバの入力ノードまたは出力ノードに接続されるキャパシタを含んでもよい。隣接チャンネルとの間の容量結合によって、隣接チャンネルから侵入するリンギング成分を、キャパシタを介して逃がすことができる。複数のキャパシタを、集積回路に内蔵することにより、それらを外付けした場合に比べて、部品点数および実装面積の増加を抑制できる。
バイパス回路は、対応するドライバの入力ノードまたは出力ノードと電源ラインの間に設けられた上側キャパシタと、対応するドライバの入力ノードまたは出力ノードと接地ラインの間に設けられた下側キャパシタと、を含んでもよい。
ドライバ回路は、第１方向を長手、第２方向を短手とするパッケージに収容され、複数の出力端子は、第１方向に並べて配置されてもよい。ひとつの出力端子に対応する、ドライバ、ショットキーダイオードは、第２方向に並べて配置されてもよい。
ドライバ回路は、複数の出力端子に対応する複数の保護回路をさらに備えてもよい。各保護回路は、対応する出力端子と接続される保護ダイオードを含んでもよい。
本発明の別の態様もまた、複数の負荷素子を駆動するドライバ回路に関する。このドライバ回路は、複数の負荷素子が接続されるべき複数の出力端子と、複数の出力端子に対応し、それぞれが対応する負荷素子に印加すべき駆動信号を発生する複数のドライバと、複数の出力端子に対応し、それぞれが対応する出力端子に接続される複数の第１ダイオードと、複数のドライバに対応し、それぞれが対応するドライバの入力ノードまたは出力ノードに接続される複数の第２ダイオードと、を備え、ひとつの半導体基板に集積化される。第２ダイオードは、第１ダイオードよりも順電圧が小さく、高速である。
この態様によると、ＥＳＤ（Electro-Static Discharge）については第１ダイオードにより保護を図るとともに、リンギングおよびそれに起因する過電圧については、第２ダイオードにより保護を図ることができる。
第２ダイオードはショットキーダイオードであってもよい。
ドライバ回路はスイッチ型であり、複数のドライバはそれぞれ、アナログスイッチを含んでもよい。
ドライバ回路は充放電型であり、複数のドライバはそれぞれ、アンプを含んでもよい。
ドライバ回路は、ハイレベル電圧、ローレベル電圧の２値を出力するインバータを含んでもよい。
ドライバ回路は、マトリクス型のディスプレイパネルを駆動してもよい。
ドライバ回路は、プリンタヘッドを駆動してもよい。
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明によれば、リンギングや過電圧を抑制できる。
ディスプレイシステムのブロック図である。 図２（ａ）～（ｃ）は、ソースドライバが生成するソース駆動電圧ＶＳの波形図である。 図３（ａ）～（ｃ）は、ゲートドライバが生成するゲート駆動電圧ＶＧの波形図である。 実施の形態１に係るドライバ回路の回路図である。 図５（ａ）、（ｂ）は、図４のドライバ回路の動作を説明する図である。 実施の形態１に係るドライバ回路の具体的な構成例（実施例１．１）の回路図である。 図７（ａ）～（ｃ）は、アナログスイッチの構成例の回路図である。 実施の形態１に係るドライバ回路の具体的な構成例（実施例１．２）の回路図である。 実施の形態１に係るドライバ回路の具体的な構成例（実施例１．３）の回路図である。 実施の形態２に係るドライバ回路の回路図である。 図１０のドライバ回路の動作を説明する図である。 実施の形態２に係るドライバ回路の具体的な構成例（実施例２．１）の回路図である。 図１３（ａ）～（ｃ）は、アナログスイッチおよびバイパス回路の構成例の回路図である。 実施の形態２に係るドライバ回路の具体的な構成例（実施例２．２）の回路図である。 実施の形態２に係るドライバ回路の具体的な構成例（実施例２．３）の回路図である。 図１２のドライバ回路のレイアウト図である。 図１４のドライバ回路のレイアウト図である。 図１５のドライバ回路のレイアウト図である。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
（実施の形態１）
図４は、実施の形態１に係るドライバ回路２００の回路図である。ドライバ回路２００は、複数Ｎ個の出力を有するＮチャンネルであり、複数Ｎ個の負荷素子（以下、単に負荷素子という）Ｚ１～ＺＮを駆動可能に構成される。ドライバ回路２００は、複数の出力端子Ｐｏ１～ＰｏＮと、複数のドライバＤｒ１～ＤｒＮと、複数の保護回路２５０＿１～２５０＿Ｎ、複数のクランプ回路２６０＿１～２６０＿Ｎを備え、ひとつの半導体基板上に一体集積化された機能ＩＣ（Integrated Circuit）である。
ドライバ回路２００は、負荷回路３１０や図示しないホストプロセッサとともに、システム３００を構成する。
負荷回路３１０は、複数Ｎ個の負荷素子Ｚ１～ＺＮを含む。たとえば負荷素子Ｚは、トランジスタやピエゾ素子、ＬＥＤ（発光ダイオード）、サーマルヘッドなどである。
複数の出力端子Ｐｏ１～ＰｏＮには、複数の負荷素子Ｚ１～ＺＮが接続される。複数のドライバＤｒ１～ＤｒＮは、複数の出力端子Ｐｏ１～ＰｏＮに対応している。ドライバＤｒ＃（＃＝１～Ｎ）の出力は、対応する出力端子Ｐｏ＃を介して、対応する負荷素子Ｚ＃と接続されている。ドライバＤｒ＃は、制御信号ＣＴＲＬ＃に応じて、対応する負荷素子Ｚ＃に印加すべき駆動信号Ｖｏ＃を発生し、出力端子Ｐｏ＃から出力する。駆動信号Ｖｏ＃は、電圧信号であってもよいし、電流信号であってもよい。制御信号ＣＴＲＬ１～ＣＴＲＬＮは、ドライバ回路２００の内部で生成してもよいし、ドライバ回路２００の外部から与えられてもよい。
複数の保護回路２５０＿１～２５０＿Ｎは、複数の出力端子Ｐｏ１～ＰｏＮに対応する。各保護回路２５０＿＃は、ＥＳＤ（Electro-Static Discharge）保護用の第１ダイオードＤ＃を含み、第１ダイオードＤ＃はＰＮ接合を利用して形成される。たとえば出力端子Ｐｏ＃と電源ラインの間に、上側の第１ダイオードＤ＃Ｈが設けられ、出力端子Ｐｏ＃と接地ラインの間に、下側の第１ダイオードＤ＃Ｌが設けられる。
複数のクランプ回路２６０＿１～２６０＿Ｎは、複数のドライバＤｒ１～ＤｒＮに対応する。各クランプ回路２６０＿＃は、対応するドライバＤｒ＃の出力ノード（もしくは入力ノード）と接続される第２ダイオードＳＤ＃を含む。第２ダイオードＳＤ＃の順方向電圧Ｖｆ２は、第１ダイオードＤ＃の順方向電圧Ｖｆ１よりも小さく、かつ高速（リカバリ時間が短い）であることが好ましく、この観点において第２ダイオードＳＤ＃は、ショットキーダイオードを用いるとよい（Ｖｆ１＝０．７Ｖ、Ｖｆ２＝０．１Ｖ）。
たとえばクランプ回路２６０＿＃は、ドライバＤｒ＃の出力ノードと電源ラインの間に設けられた上側の第２ダイオードＳＤ＃Ｈと、ドライバＤｒ＃の出力ノードと接地ラインの間に設けられた下側の第２ダイオードＳＤ＃Ｌを含む。
以上がドライバ回路２００の構成である。続いてその動作を図５（ａ）、（ｂ）を参照して説明する。比較のために、図５（ａ）に第２ダイオードＳＤ１～ＳＤＮを省略したときの動作波形図を示す。図５（ｂ）に、図４のドライバ回路２００の動作を示す。チャンネルＣＨ＃において負荷インピーダンスに異常が発生しているとする。負荷インピーダンスの異常は、チャンネルＣＨ＃の出力端子Ｐｏ＃の電位Ｖｏ＃に、リンギングをもたらす。ＥＳＤ保護用の第１ダイオードＤ＃のみが存在する場合、ＶＤＤ＋Ｖｆ１を超える電圧Ｖｏ＃は、上側の第１ダイオードＤ＃Ｈを導通させ、したがって、ＶＤＤ＋Ｖｆ１にクランプされる。また－Ｖｆ１を下回る電圧は、下側の第１ダイオードＤ＃Ｌを導通させ、したがって、－Ｖｆ１にクランプされる。つまり図５（ａ）に示すように出力端子Ｐｏ＃の電位Ｖｏ＃は、－Ｖｆ１～ＶＤＤ＋Ｖｆ１の範囲で変動することとなる。
これに対して第２ダイオードＳＤ＃を設けた場合、ＶＤＤ＋Ｖｆ２を超える電圧Ｖｏ＃は、上側の第２ダイオードＳＤ＃Ｈを導通させ、したがって、ＶＤＤ＋Ｖｆ２にクランプされる。また－Ｖｆ２を下回る電圧は、下側の第２ダイオードＳＤ＃Ｌを導通させ、したがって、－Ｖｆ２にクランプされる。その結果、図５（ｂ）に示すように、出力端子Ｐｏ＃の電位Ｖｏ＃は、－Ｖｆ２～ＶＤＤ＋Ｖｆ２の範囲に制限されることとなり、第２ダイオードがない場合に比べて、狭めることができる。これにより、過電圧およびリンギングを抑制することができる。
別のアプローチとして、ドライバ回路２００の外部に、出力端子Ｐｏごとにショットキーダイオードを外付けする構成が考えられる（比較技術）。実施の形態１では、第２ダイオードＳＤ１～ＳＤＮをドライバ回路２００の半導体チップに集積化することにより、比較技術に比べて回路の実装面積およびコストを大幅に低減できる。
加えて、比較技術では、過電圧やリンギングを抑制すべきノード（被保護ノードという）から、ショットキーダイオードまでの物理的な距離が長くなり、また被保護ノードとショットキーダイオードの間の寄生インピーダンスの影響が大きくなるため、ショットキーダイオードによる電圧クランプの効果が制限される。これに対して実施の形態１では、被保護ノードと第２ダイオードＳＤ＃までの距離を短くでき、それらの間の寄生インピーダンスを低減できるため、第２ダイオードＳＤ＃による過電圧およびリンギングの抑制効果を最大化できる。
（実施例１．１）
図６は、実施の形態１に係るドライバ回路の具体的な構成例（実施例１．１、符号２００Ａを付す）の回路図である。ドライバ回路２００Ａは、スイッチ型のドライバであり、任意のチャンネルの出力端子Ｐｏに、入力端子Ｐｉに与えられる入力電圧Ｖｃｏｍを発生させることができる。たとえばドライバ回路２００Ａはプリンタドライバであり、プリントヘッドである負荷回路３１０Ａとともにプリンタシステム３００Ａを構成する。
各チャンネルのドライバＤｒは、アナログスイッチＳＷＡを含み、各アナログスイッチＳＷＡ＃（＃＝１～Ｎ）の状態は、対応する制御信号ＣＴＲＬ＃に応じて制御される。
アナログスイッチＳＷＡ＃のオン状態において、入力端子Ｐｉと出力端子Ｐｏ＃の間が導通し、出力端子Ｐｏ＃に入力信号Ｖｃｏｍが現れる。
ドライバ回路２００Ａは、複数のレベルシフタＬＳ１～ＬＳＮ、信号処理部２２０、インタフェース回路２３０を備える。インタフェース回路２３０は、ホストプロセッサ３２０Ａから、各チャンネルの出力を制御するためのデータを受信する。信号処理部２２０はロジック回路であり、インタフェース回路２３０が受信したデータにもとづいて、制御信号ＣＴＲＬ１～ＣＴＲＬＮを発生する。各レベルシフタＬＳ＃は、対応するチャンネルの制御信号ＣＴＲＬ＃を受け、適切な電圧レベルにシフトして、対応するアナログスイッチＳＷＡ＃を駆動する。
この実施例１．１において、各出力端子Ｐｏ＃には、ＥＳＤ用の保護回路２５０＿＃が接続され、共通の入力端子Ｐｉには、ＥＳＤ用の保護回路２７０が接続されている。保護回路２７０は、保護回路２５０と同様に構成することができる。
またこの実施例１．１において、各ドライバＤｒ＃の入力側には、クランプ回路２８０＿＃が設けられる。クランプ回路２８０＿＃は、保護回路２７０よりも順方向電圧が小さいダイオードを含む。クランプ回路２８０＿＃の構成は、クランプ回路２６０＿＃と同様でよく、ショットキーダイオードを含むことができる。
アナログスイッチＳＷＡを含むドライバＤｒの場合、入力側にクランプ回路２８０＿＃を設けることで、過電圧およびリンギングの抑制効果を一層高めることができる。
図７（ａ）～（ｃ）は、アナログスイッチＳＷＡの構成例の回路図である。図７（ａ）のアナログスイッチＳＷＡはＰＭＯＳトランジスタを含み、そのバックゲートは電源ラインＶＤＤと接続される。図７（ｂ）のアナログスイッチＳＷＡはＮＭＯＳトランジスタを含み、そのバックゲートは接地される。図７（ｃ）のアナログスイッチＳＷＡはＮＭＯＳトランジスタとＰＭＰＳトランジスタのペアで構成される。アナログスイッチＳＷＡの構成は、入力信号Ｖｃｏｍの信号レベル（電圧範囲）に応じて設計すればよい。
（実施例１．２）
図８は、実施の形態１に係るドライバ回路の具体的な構成例（実施例１．２、符号２００Ｂを付す）の回路図である。ドライバ回路２００Ｂは、各チャンネルの出力端子Ｐｏに、ハイレベル電圧、ローレベル電圧の２値を選択的に出力する２値ドライバである。たとえばドライバ回路２００Ｂは、ゲートドライバであり、ディスプレイパネルである負荷回路３１０Ｂとともにディスプレイシステム３００Ｂを構成する。
各チャンネルのドライバＤｒは、ハイレベル電圧とローレベル電圧の２値を出力可能なインバータＩＮＶを含む。各インバータＩＮＶ＃（＃＝１～Ｎ）の状態は、対応する制御信号ＣＴＲＬ＃に応じて制御される。
インバータＩＮＶは、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬを含む。制御信号ＣＴＲＬ＃が第１レベル（たとえばハイ）のとき、ハイサイドトランジスタＭＨがオン、ローサイドトランジスタＭＬがオフとなり、出力端子Ｐｏ＃にハイレベル電圧ＶＤＤが発生する。制御信号ＣＴＲＬ＃が第２レベル（たとえばロー）のとき、ハイサイドトランジスタＭＨがオフ、ローサイドトランジスタＭＬがオンとなり、出力端子Ｐｏ＃にローレベル電圧０Ｖが発生する。
ドライバ回路２００Ｂは、複数のレベルシフタＬＳ１～ＬＳＮ、信号処理部２２０、インタフェース回路２３０を備える。インタフェース回路２３０は、タイミングコントローラ３２０Ｂからの同期信号（制御信号）を受信する。信号処理部２２０は、ロジック回路であり、インタフェース回路２３０が受信した同期信号にもとづいて、制御信号ＣＴＲＬ１～ＣＴＲＬＮを発生する。各レベルシフタＬＳ＃は、対応するチャンネルの制御信号ＣＴＲＬ＃を受け、適切な電圧レベルにシフトして、対応するインバータＩＮＶ＃を駆動する。
ドライバ回路２００Ｂは、各ドライバＤｒ（インバータＩＮＶ）の出力ノードに接続されるクランプ回路２６０＿＃を備える。
（実施例１．３）
図９は、実施の形態１に係るドライバ回路の具体的な構成例（実施例１．３、符号２００Ｃを付す）の回路図である。ドライバ回路２００Ｃは、各チャンネルの出力端子Ｐｏに、多値の駆動信号を発生させる。
たとえばドライバ回路２００Ｃは、ソースドライバであり、ディスプレイパネルである負荷回路３１０Ｃとともにディスプレイシステム３００Ｃを構成する。
各チャンネルのドライバＤｒ＃は、任意の電圧レベルを出力可能なアンプ（バッファ）ＡＭＰ＃およびＤ／ＡコンバータＤＡＣ＃を含む。Ｄ／ＡコンバータＤＡＣ＃は、デジタルの制御信号（輝度データ）ＣＴＲＬ＃をアナログの制御信号に変換し、アンプＡＭＰ＃に供給する。各アンプＡＭＰ＃（＃＝１～Ｎ）の出力レベルは、対応する制御信号ＣＴＲＬ＃に応じて制御される。
ドライバ回路２００Ｃは、複数のレベルシフタＬＳ１～ＬＳＮ、信号処理部２２０、インタフェース回路２３０を備える。インタフェース回路２３０は、タイミングコントローラ３２０Ｂからの画像データを受信する。信号処理部２２０は、ロジック回路であり、インタフェース回路２３０が受信した画像信号にもとづいて、各画素の輝度を指示する制御信号ＣＴＲＬ１～ＣＴＲＬＮを発生する。各レベルシフタＬＳ＃は、対応するチャンネルの制御信号ＣＴＲＬ＃を受け、適切な電圧レベルにシフトして、対応するＤ／ＡコンバータＤＡＣに供給する。
ドライバ回路２００Ｃは、各ドライバＤｒ（アンプＡＭＰ）の出力ノードに接続されるクランプ回路２６０＿＃を備える。
（実施の形態２）
図１０は、実施の形態２に係るドライバ回路２０２の回路図である。ドライバ回路２０２の基本構成は、図４のそれと同様である。ドライバ回路２０２は、複数のバイパス回路２９０＿１～２９０＿Ｎをさらに備える。
複数のバイパス回路２９０＿１～２９０＿Ｎは、複数のドライバＤｒ１～ＤｒＮに対応する。各バイパス回路２９０＿＃は、対応するドライバＤｒ＃の出力ノード（もしくは入力ノード）と接続されるキャパシタＣ＃を含む。バイパス回路２９０＿＃は、対応する出力端子Ｐｏ＃に入力される高周波ノイズを、電源ラインあるいは接地ラインに逃がす。したがってキャパシタＣ＃の容量は、高周波ノイズの周波数帯域において十分に低インピーダンスとなるように定めればよい。
たとえばバイパス回路２９０＿＃は、ドライバＤｒ＃の出力ノードと電源ラインの間に設けられた上側のキャパシタＣ＃Ｈと、ドライバＤｒ＃の出力ノードと接地ラインの間に設けられた下側のキャパシタＣ＃Ｌを含む。
以上がドライバ回路２０２の構成である。続いてその動作を説明する。図１１は、図１０のドライバ回路２０２の動作を説明する図である。図１１には、隣接する２チャンネルＣＨｉ，ＣＨｉ＋１が示される。２チャンネルＣＨｉ，ＣＨｉ＋１間は、キャパシタＣｐによって結合している。
一方のチャンネルＣＨｉのラインの電圧Ｖｏｉが遷移すると、その高周波成分がキャパシタＣｐを介して他方のチャンネルＣＨｉ＋１のラインに侵入し、誤動作を引き起こしたり、信号品質を劣化させる要因となる。バイパス回路２９０＿（ｉ＋１）は、キャパシタＣｐを介して侵入する高周波ノイズを、電源ラインおよび接地ラインに逃がすことができる。これにより、他方のチャンネルＣＨｉ＋１のラインの電位Ｖｏｉ＋１の変動を抑制できる。
実施の形態２においても、ドライバＤｒの構成は、実施例１．１～１．３で説明したのと同様にさまざまな形式をとりうる。
（実施例２．１）
図１２は、実施の形態２に係るドライバ回路の具体的な構成例（実施例２．１、符号２０２Ａを付す）の回路図である。ドライバ回路２０２Ａは、実施例１．１（図６）と同様にスイッチ型のドライバであり、任意のチャンネルの出力端子Ｐｏに、入力端子Ｐｉに与えられる入力電圧Ｖｃｏｍを発生させることができる。各チャンネルのドライバＤｒは、アナログスイッチＳＷＡを含み、各アナログスイッチＳＷＡ＃（＃＝１～Ｎ）の状態は、対応する制御信号ＣＴＲＬ＃に応じて制御される。
ドライバ回路２０２Ａは、図６のドライバ回路２００Ａに加えて、バイパス回路２９０＿１～２９０＿Ｎ，２９２＿１～２９２＿Ｎを備える。バイパス回路２９０＿＃は、アナログスイッチＳＷＡ＃の出力側に、バイパス回路２９２＿＃は、アナログスイッチＳＷＡ＃の入力側に設けられる。
アナログスイッチＳＷＡを含むドライバＤｒの場合、入力側にバイパス回路２９２＿＃を設けることで、ノイズ抑制効果を一層高めることができる。
図１３（ａ）～（ｃ）は、アナログスイッチＳＷＡおよびバイパス回路２９０，２９２の構成例の回路図である。バイパス回路２９０，２９２を構成するキャパシタＣ＃は、ＭＯＳトランジスタのゲート容量で構成することができる。具体的には、ＭＯＳトランジスタのバックゲート、ドレイン、ソースを接地ライン（もしくは電源ライン）と接続し、ゲートが、アナログスイッチＳＷＡの入力あるいは出力と接続される。
なおバイパス回路２９０，２９２のキャパシタＣ＃の構造は限定されず、ＭＩＭ（Metal Insulator Metal）構造などを用いてもよい。
（実施例２．２）
図１４は、実施の形態２に係るドライバ回路の具体的な構成例（実施例２．２、符号２０２Ｂを付す）の回路図である。ドライバ回路２０２Ｂは、実施例１．２（図８）と同様に各チャンネルの出力端子Ｐｏに、ハイレベル電圧、ローレベル電圧の２値を選択的に出力する２値ドライバである。
各チャンネルのドライバＤｒは、ハイレベル電圧とローレベル電圧の２値を出力可能なインバータＩＮＶを含む。各インバータＩＮＶ＃（＃＝１～Ｎ）の状態は、対応する制御信号ＣＴＲＬ＃に応じて制御される。
ドライバ回路２０２Ｂは、図８のドライバ２００Ｂに加えて、バイパス回路２９０＿１～２９０＿Ｎを備える。バイパス回路２９０＿＃は、インバータＩＮＶ＃の出力ノードと接続されるキャパシタを含む。
（実施例２．３）
図１５は、実施の形態２に係るドライバ回路の具体的な構成例（実施例２．３、符号２０２Ｃを付す）の回路図である。ドライバ回路２０２Ｃは、各チャンネルの出力端子Ｐｏに、多値の駆動信号を発生させる。
各チャンネルのドライバＤｒ＃は、任意の電圧レベルを出力可能なアンプ（バッファ）ＡＭＰ＃およびＤ／ＡコンバータＤＡＣ＃を含む。Ｄ／ＡコンバータＤＡＣ＃は、デジタルの制御信号（輝度データ）ＣＴＲＬ＃をアナログの制御信号に変換し、アンプＡＭＰ＃に供給する。各アンプＡＭＰ＃（＃＝１～Ｎ）の出力レベルは、対応する制御信号ＣＴＲＬ＃に応じて制御される。
ドライバ回路２０２Ｃは、図９のドライバ回路２００Ｃに加えて、バイパス回路２９０＿１～２９０＿Ｎを備える。バイパス回路２９０＿＃は、アンプＡＭＰ＃の出力ノードと接続されるキャパシタを含む。
（レイアウト）
図１６は、図１２のドライバ回路２０２Ａのレイアウト図である。ドライバ回路２０２Ａは、第１方向（ｘ方向）を長手、第２方向（ｙ方向）を短手とするパッケージに収容される。複数の出力端子Ｐｏ１～ＰｏＮは、第１方向に伸びる１辺Ｅ１に沿って並べて配置される。保護回路２５０＿ｉは、チップ外周部のＩ／Ｏ領域に、対応する出力端子Ｐｏｉと近接して設けられる。ひとつの出力端子Ｐｏｉに対応する、クランプ回路２６０＿ｉ、バイパス回路２９０＿ｉ、ドライバＤｒｉ（アナログスイッチＳＷＡｉ）、バイパス回路２９２＿ｉ、クランプ回路２８０＿ｉおよびレベルシフタＬＳｉは、第２方向に並べて配置される。
図６のドライバ回路２００Ａについては、図１６からバイパス回路２９０＿１～２９０＿Ｎ、２９２＿１～２９２＿Ｎを省略したレイアウトとすればよい。
図１７は、図１４のドライバ回路２０２Ｂのレイアウト図である。ドライバ回路２０２Ｂは、第１方向（ｘ方向）を長手、第２方向（ｙ方向）を短手とするパッケージに収容される。複数の出力端子Ｐｏ１～ＰｏＮは、第１方向に伸びる１辺Ｅ１に沿って並べて配置される。保護回路２５０＿ｉは、チップ外周部のＩ／Ｏ領域に、対応する出力端子Ｐｏｉと近接して設けられる。ひとつの出力端子Ｐｏｉに対応する、クランプ回路２６０＿ｉ、バイパス回路２９０＿ｉ、ドライバＤｒｉ（インバータＩＮＶｉ）およびレベルシフタＬＳｉは、第２方向に並べて配置される。
図８のドライバ回路２００Ｂについては、図１７からバイパス回路２９０＿１～２９０＿Ｎを省略したレイアウトとすればよい。
図１８は、図１５のドライバ回路２０２Ｃのレイアウト図である。ドライバ回路２０２Ｃは、第１方向（ｘ方向）を長手、第２方向（ｙ方向）を短手とするパッケージに収容される。複数の出力端子Ｐｏ１～ＰｏＮは、第１方向に伸びる１辺Ｅ１に沿って並べて配置される。保護回路２５０＿ｉは、チップ外周部のＩ／Ｏ領域に、対応する出力端子Ｐｏｉと近接して設けられる。ひとつの出力端子Ｐｏｉに対応する、クランプ回路２６０＿ｉ、バイパス回路２９０＿ｉ、ドライバＤｒｉ（アンプＡＭＰｉおよびＤ／ＡコンバータＤＡＣｉ）およびレベルシフタＬＳｉは、第２方向に並べて配置される。
図９のドライバ回路２００Ｃについては、図１８からバイパス回路２９０＿１～２９０＿Ｎを省略したレイアウトとすればよい。
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
クランプ回路２６０、２８０に用いる第２ダイオードＳＤは、ショットキー構造に限定されず、順方向電圧Ｖｆが、保護回路２５０、２７０を構成する第１ダイオードより小さいその他の素子を用いることができる。
実施の形態１では、クランプ回路２６０（２８０）を備える構成を、実施の形態２では、クランプ回路２６０（２８０）とバイパス回路２９０（２９２）を備える構成を説明したが、本発明はその限りでなく、たとえばバイパス回路２９０（２９２）のみを備える構成も、本発明の一態様として有効である。
以上、実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能であることはいうまでもない。
１００ ディスプレイシステム
１１０ パネル
１１２ 画素
１２０ ゲートドライバ
１３０ ソースドライバ
２００，２０２ ドライバ回路
Ｐｏ 出力端子
Ｄｒ ドライバ
ＳＷＡ アナログスイッチ
ＡＭＰ アンプ
ＤＡＣ Ｄ／Ａコンバータ
ＩＮＶ インバータ
２２０ 信号処理部
２３０ インタフェース回路
２５０ 保護回路
２６０ クランプ回路
２７０ 保護回路
２８０ クランプ回路
２９０，２９２ バイパス回路
３００ システム
３１０ 負荷回路
３２０ ホストプロセッサ

Claims (7)

  1. 複数の負荷素子を駆動するドライバ回路であって、
    前記複数の負荷素子が接続されるべき複数の出力端子と、
    前記複数の出力端子に対応し、それぞれが対応する前記負荷素子に印加すべき駆動信号を発生する複数のドライバと、
    前記複数のドライバに対応する複数のクランプ回路と、
    前記複数のドライバに対応し、それぞれが対応するドライバの入力ノードまたは出力ノードに接続されるキャパシタを含む複数のバイパス回路と、
    を備え、ひとつの半導体基板に集積化され、
    各クランプ回路は、
    対応するドライバの出力ノードと電源ラインの間に設けられた上側ＰＮ接合ダイオードと、
    対応するドライバの出力ノードと接地ラインの間に設けられた下側ＰＮ接合ダイオードと、
    対応するドライバの出力ノードと電源ラインの間に設けられた上側ショットキーダイオードと、
    対応するドライバの出力ノードと接地ラインの間に設けられた下側ショットキーダイオードと、
    を含み、
    各バイパス回路は、
    対応するドライバの出力ノードと電源ラインの間に設けられた上側キャパシタと、
    対応するドライバの出力ノードと接地ラインの間に設けられた下側キャパシタと、
    を含み、
    前記ドライバ回路は、第１方向を長手、第２方向を短手とするパッケージに収容され、
    前記複数の出力端子は、前記第１方向に並べて配置され、
    ひとつの出力端子に対応する、前記ドライバ、前記クランプ回路および前記バイパス回路は、前記出力端子から第２方向に沿って、前記上側ＰＮ接合ダイオードおよび前記下側ＰＮ接合ダイオードのペア、前記上側ショットキーダイオードおよび前記下側ショットキーダイオードのペア、前記バイパス回路、前記ドライバの順に配置されることを特徴とするドライバ回路。
  2. 前記キャパシタは、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート容量であることを特徴とする請求項１に記載のドライバ回路。
  3. 前記複数のドライバはそれぞれ、アナログスイッチを含むことを特徴とする請求項１または２に記載のドライバ回路。
  4. 前記複数のドライバはそれぞれ、アンプを含むことを特徴とする請求項１から３のいずれかに記載のドライバ回路。
  5. 前記複数のドライバはそれぞれ、ハイレベル電圧とローレベル電圧の２値を出力するインバータを含むことを特徴とする請求項１から４のいずれかに記載のドライバ回路。
  6. マトリクス型のディスプレイパネルを駆動することを特徴とする請求項１から５のいずれかに記載のドライバ回路。
  7. プリンタヘッドを駆動する請求項１から６のいずれかに記載のドライバ回路。
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