TWI790861B

TWI790861B - 靜電放電保護電路

Info

Publication number: TWI790861B
Application number: TW110147103A
Authority: TW
Inventors: 黃紹璋; 許凱傑; 駱祈宏; 陳偉松; 莊介堯; 廖顯峰; 周業甯
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2021-12-16
Filing date: 2021-12-16
Publication date: 2023-01-21
Also published as: TW202327016A

Abstract

一種靜電放電保護電路，其耦接接合墊且包括緩衝電路、驅動電路、以及電源箝制電路。緩衝電路包括串聯耦接於第一節點與第一電源節點之間且具有第一導電類型的第一與第二電晶體。接合墊耦接第一節點。驅動電路根據控制電壓來決定第一與第二電晶體中至少一者的狀態。驅動電路包括具有第二導電類型的第三電晶體，其耦接於第二電源節點與第一電晶體的閘極之間且受控於控制電壓。電源箝制電路透過第一節點耦接接合墊，且耦接第三電晶體的閘極於第二節點。控制電壓產生於第二節點。電源箝制電路根據接合墊上的電壓決定控制電壓的位準。

Description

靜電放電保護電路

本發明是有關於一種靜電放電保護電路，特別是有關於一種具有高壓容忍度的靜電放電保護電路。

隨著積體電路的半導體製程的發展，半導體元件尺寸已縮小至次微米階段，以增進積體電路的性能以及運算速度，但元件尺寸的縮減，卻出現了一些可靠度的問題，尤以積體電路對靜電放電(Electrostatic Discharge, ESD)的防護能力影響最大。一般而言，用於輸出/入的接合墊可耦接具有高壓容忍度的緩衝電路。接合墊上發生靜電放電事件時，靜電放電電流可透過在緩衝電路中串接的N型金氧半電晶體傳導至接地，藉此避免與接合墊耦接的元件不受靜電放電所損壞。因此，緩衝電路的靜電放電能力實為重要。

有鑑於此，本發明提出一種靜電放電保護電路。靜電放電保護電路耦接一接合墊且包括一緩衝電路、一驅動電路、以及一電源箝制電路。緩衝電路包括串聯耦接於一第一節點與一第一電源節點之間且具有一第一導電類型的一第一電晶體與一第二電晶體。接合墊耦接第一節點。驅動電路接收一第一控制電壓，且根據第一控制電壓來決定第一電晶體與第二電晶體中至少一者的狀態。驅動電路包括一第三電晶體，其具有一第二導電類型。第三電晶體耦接於一第二電源節點與第一電晶體的閘極之間且受控於第一控制電壓。電源箝制電路透過第一節點耦接接合墊，且耦接第三電晶體的閘極於一第二節點。第一控制電壓產生於第二節點。電源箝制電路根據接合墊上的電壓決定第一控制電壓的位準。

本發明另提出一種靜電放電保護電路。此靜電放電保護電路耦接一接合墊且包括一緩衝電路、一驅動電路、以及一電源箝制電路。緩衝電路包括具有一第一導電類型的一第一電晶體以及一第二電晶體。第一電晶體耦接於一第一節點與一第二節點之間。接合墊耦接第一節點。第二電晶體耦接於第二節點與一第一電源節點之間。驅動電路接收一第一控制電壓，且根據第一控制電壓來決定該第一電晶體與該第二電晶體中至少一者的狀態。電源箝制電路透過第一節點耦接接合墊，且耦接驅動電路於一第三節點。第一控制電壓產生於第三節點，且電源箝制電路根據接合墊上的電壓決定該第一控制電壓的位準。當在接合墊上發生一靜電放電事件時，驅動電路根據該第一控制電壓來關斷第一電晶體。

為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。

第1圖係表示根據本發明一實施例之靜電放電保護電路。參閱第1圖，為了能詳細說明，第1圖除了顯示靜電放電保護電路1，還顯示了接合墊13以及核心電路14。如第1圖所示，靜電放電保護電路1具有兩個電源節點ND17與ND18，且耦接接合墊13於節點ND10。靜電放電保護電路1透過接合墊13耦接核心電路14。在一實施例中，當核心電路14在正常操作狀態下操作時，電源節點ND17接收一操作電壓且電源節點ND18接收另一操作電壓；當接合墊13上發生一靜電放電事件時，電源節點ND17與ND18未接收任何的操作電壓。在另一實施例中，電源節點ND18係耦接至接地，因此，電源節點ND18所接收的操作電壓為接地電壓，例如0伏特（V）。靜電放電保護電路1的操作將透過後文並參閱圖式來說明。

靜電放電保護電路1包括緩衝電路10、驅動電路11、以及電源箝制電路12。緩衝電路10包括金氧半（Metal-Oxide-Semiconductor，MOS）電晶體N10、N11、與P10。在此實施例中，MOS電晶體N10~N11的導電類型為N型（第一導電類型），而MOS電晶體P10的導電類型為P型（第二導電類型）。在本案說明書中，N型MOS電晶體（即具有第一導電類型的MOS電晶體）簡稱為NMOS電晶體，而P型MOS電晶體（即具有第二導電類型的MOS電晶體）簡稱為PMOS電晶體。參閱第1圖，PMOS電晶體P10的源極耦接電源節點ND17，其汲極耦接節點ND10，且其閘極耦接控制端T10。NMOS電晶體N10的汲極耦接節點ND10，其源極耦接節點ND16，且其閘極耦接節點ND12。NMOS電晶體N11的汲極耦接節點ND16，其源極耦接電源節點ND18，且其閘極耦接控制端T11。當核心電路14在正常操作狀態下操作時，PMOS電晶體P10的閘極透過控制端T10接收一信號電壓，且NMOS電晶體N11的閘極透過控制端T11接收另一信號電壓。

如第1圖所示，驅動電路11包括降壓電路110、PMOS電晶體P11~P12、以及NMOS電晶體N12~N13。降壓電路110耦接於接合墊13與節點ND13之間。降壓電路110提供一調節電壓，且藉由此調節電壓來降低接合墊13上的電壓，以使節點ND13上的電壓小於接合墊13上的電壓。降壓電路110包括串接（cascade configuration）於接合墊13與節點ND13之間的複數降壓元件。在此實施例中，降壓電路110包括串接於接合墊13與節點ND13之間的複數二極體15。二極體15的實際數量可依照實際需求調整，本發明並不以此為限。在從接合墊13至節點ND13依序串接的二極體15中，第一個二極體15的陽極端耦接接合墊13，其餘二極體15每一者的陽極端耦接前一個二極體15的陰極端，且最後一個二極體15的陰極端耦接節點ND13。調節電壓的大小取決於二極體15的數量。

PMOS電晶體P12的源極耦接節點ND13，其汲極耦接電源箝制電路12於節點ND15，且其閘極耦接電源箝制電路12於共同節點ND14。PMOS電晶體P11的源極耦接電源節點ND17，其汲極耦接NMOS電晶體N10的閘極於節點ND12，且其閘極耦接電源箝制電路12於節點ND15。NMOS電晶體N13的汲極耦接NMOS電晶體N10的閘極於節點ND12，其源極耦接耦接電源節點ND18，且其閘極耦接電源箝制電路12於節點ND15。NMOS電晶體N12的汲極耦接NMOS電晶體N11的閘極與控制端T11於節點ND11，其源極耦接電源節點ND18，且其閘極耦接電源箝制電路12於節點ND15。

參閱第1圖，電源箝制電路12包括電阻器R10、電容器C10、作為上拉電晶體的PMOS電晶體P13、作為下拉電晶體的NMOS電晶體N14、以及NMOS電晶體N15。電阻器R10耦接於電源節點ND17與共同節點ND14之間，電容器C10耦接於共同節點ND14與電源節點ND18之間。PMOS電晶體P13的源極耦接電源節點ND17，其汲極耦接節點ND15，且其閘極耦接共同節點ND14。NMOS電晶體N14的汲極耦接節點ND15，其源極耦接電源節點ND18且其閘極耦接共同節點ND14。根據PMOS電晶體P13與NMOS電晶體N14的連接架構，PMOS電晶體P13與NMOS電晶體N14形成一反向器120。NMOS電晶體N15的汲極耦接電源節點ND17，其源極耦接電源節點ND18，且其閘極耦接節點ND15。

根據本案實施例，電源箝制電路12透過電源節點ND17與PMOS電晶體P10耦接於接合墊13。電源箝制電路12根據接合墊13上的電壓來產生至少一控制電壓，驅動電路11則根據此至少一控制電壓來決定NMOS電晶體N10與N11中至少一者的導通/關斷狀態。尤其是，在核心電路14非在正常操作狀態下操作的期間，當在接合墊13上發生一靜電放電事件時，驅動電路11則根據此至少一控制電壓來關斷NMOS電晶體N10~N11中至少一者。靜電放電保護電路1的詳細操作將請參閱下文以及相關圖式。

當核心電路14在正常操作狀態下操作時，電源節點ND17接收操作電壓VCC，且電源節點ND18接收操作電壓VSS或耦接至接地。在此實施例中，操作電壓VSS的位準低於操作電壓VCC的位準。舉例來說，操作電壓VCC為3.3V，而操作電壓VSS為0V，或者電源節點ND18耦接至接地。在電源節點ND18耦接至接地的情況下，操作電壓VSS視為接地電壓（0V）。在正常操作狀態下，核心電路14可處於輸入模式或輸出模式。第2A圖係表示靜電放電保護電路1在輸入模式下的操作示意圖。在輸入模式下，接合墊13接收輸入信號SI13，信號電壓VS10提供至控制端T10，且等於0V的信號電壓VS11提供至控制端T11。舉例來說，信號電壓VS10與VS11係由核心電路14所提供，然而本發明並不以此為限。於一實施例中，信號電壓VS10與VS11是可由不同之電路提供所需之信號電壓。假設核心電路14係以其耐壓為5V的元件所組成，在輸入模式期間，輸入信號SI13的位準則在0V~3.3V的範圍內或在0V~5V的範圍內，且信號電壓VS10為3.3V或5V。詳細來說，在輸入模式下，輸入信號SI13的位準在0V~3.3V的範圍內且信號電壓VS10為3.3V，或者，輸入信號SI13的位準在0V~5V的範圍內且信號電壓VS10為5V。在以下說明中，將以輸入信號SI13的位準在0V~3.3V的範圍內且信號電壓VS10為3.3V為例，來說明靜電放電保護電路1在輸入模式下的操作。

參閱第2A圖，在輸入模式下，由於信號電壓VS10為3.3V且信號電壓VS11為0V，因此，PMOS電晶體P10以及NMOS電晶體N11關斷（OFF）。電源節點ND17上的操作電壓VCC透過電阻器R10對電容器C10充電，使得節點ND14上的控制電壓V14接近或等於操作電壓VCC而具有高位準。反向器120根據共同節點ND14上高位準的控制電壓V14而在節點ND15上產生低位準的控制電壓V15。詳細來說，根據共同節點ND14上高位準的電壓V14，NMOS電晶體N14導通（ON）而PMOS電晶體P13關斷。因此，節點ND15上的控制電壓V15接近或等於操作電壓VSS而具有低位準。NMOS電晶體N15則根據低位準的控制電壓V15而關斷。參閱第2B圖，透過對本案靜電放電保護電路1進行信號模擬，當輸入信號SI13（以X軸來表示）的電壓位準在0V~3.3V的範圍內時，控制電壓V14接近或等於3.3V（操作電壓VCC），而控制電壓V15接近或等於0V（操作電壓VSS）。

如第2A圖所示，降壓電路110透過串接的二極體15來提供調節電壓，以使節點ND13上的電壓小於接合墊13上的電壓（即輸入信號SI13的電壓位準）。由於PMOS電晶體P12的閘極耦接節點ND14，因此，PMOS電晶體P12根據高位準的控制電壓V14而關斷。根據節點ND15上低位準的控制電壓V15，NMOS電晶體N12~N13關斷，而PMOS電晶體P11導通。由於PMOS電晶體P11導通，節點ND12上的電壓接近或等於操作電壓VCC（3.3V）而具有高位準，以導通NMOS電晶體N10。此外，由於NMOS電晶體N12關斷，NMOS電晶體N11可確實根據信號電壓VS11而關斷。

根據靜電放電保護電路1在輸入模式下的操作，由於緩衝電路10的PMOS電晶體P10與NMOS電晶體N11關斷，因此，輸入至接合墊13的輸入信號SI13可在不受靜電放電保護電路1中元件的影響而的傳輸至核心電路14。此外，即使輸入信號SI13的位準為0V~3.3V的範圍內的最大者（3.3V），由於PMOS電晶體P10的閘極-汲極電壓（信號電壓VS10與節點ND10的電壓之間的電壓差）與NMOS電晶體N10的閘極-源極電壓（節點ND12與ND10之間的電壓差）都接近或等於0V，因此不會發生PMOS電晶體P10與NMOS電晶體N10的氧化層崩潰。

上文係說明在輸入信號SI13的位準在0V~3.3V的範圍內且信號電壓VS10為3.3V的情況下靜電放電保護電路1在輸入模式下的操作。當輸入信號SI13的位準在0V~5V的範圍內且信號電壓VS10為5V的情況下，本案之靜電放電保護電路1中各元件已以上述相同的方式操作，例如，靜電放電保護電路1中各電晶體的導通/關閉狀態與上文所描述的狀態相同。舉例來說，參閱第2C圖，當在輸入信號SI13的位準為0V~5V的範圍內的最大者（5V）時，節點ND13的電壓V13大約為3.3V。如此一來，PMOS電晶體P12仍可根據高位準的控制電壓V14而關斷。

第3A圖係表示靜電放電保護電路1在輸出模式下的操作示意圖。在核心電路14處於輸出模式的期間，電源節點ND17接收操作電壓VCC（3.3V），且電源節點ND18接收操作電壓VSS（0V）或耦接至接地。在輸出模式下，核心電路14根據其操作提供具有相同位準的信號電壓VS10與VS11。電源節點ND17上的操作電壓VCC透過電阻器R10對電容器C10充電，使得節點ND14上的控制電壓V14接近或等於操作電壓VCC而具有高位準。根據高位準的電壓V14，NMOS電晶體N14導通而PMOS電晶體P13關斷。因此，節點ND15上的控制電壓V15接近或等於操作電壓VSS而具有低位準。NMOS電晶體N15則根據低位準的控制電壓V15而關斷。透過對本案靜電放電保護電路1進行信號模擬，在輸出模式下的控制電壓V14與V15的位準如同在輸入模式下的控制電壓V14與V15的位準（如第2B圖所示）。

如第3A圖所示，降壓電路110藉由串接二極體15所提供的調節電壓，以使節點ND13上的電壓小於接合墊13上的電壓（即輸出信號SO13的電壓位準（0V~3.3V））。PMOS電晶體P12根據高位準的控制電壓V14而關斷。根據節點ND15上低位準的控制電壓V15，NMOS電晶體N12~N13關斷，而PMOS電晶體P11導通。由於PMOS電晶體P11導通，節點ND12上的電壓接近或等於操作電壓VCC（3.3V）而具有高位準，以導通NMOS電晶體N10。此外，由於NMOS電晶體N12關斷，NMOS電晶體N11可確實根據信號電壓VS11而導通或關斷。

在輸出模式下，核心電路14根據其操作提供具有相同位準的信號電壓VS10與VS11。參閱第3B圖，當信號電壓VS10與VS11皆具有高位準（例如，信號電壓VS10與VS11為3.3V）時，NMOS電晶體N11導通而PMOS電晶體P10關閉。此時，節點ND10透過導通的NMOS電晶體N10~N11而下拉至接近或等於電壓VSS（0V），因此透過接合墊13輸出的輸出信號SO13的電壓位準為0V。當信號電壓VS10與VS11皆具有低位準（例如，信號電壓VS10與VS11為0V）時，PMOS電晶體P10導通而NMOS電晶體N11關閉。此時，節點ND10透過導通的PMOS電晶體P10而上拉至接近或等於電壓VCC（3.3V），因此透過接合墊13輸出的輸出信號SO13的電壓位準為3.3V。

根據靜電放電保護電路1在輸出模式下的操作，驅動電路11控制NMOS電晶體N10使其導通。PMOS電晶體P10與NMOS電晶體N11則根據信號電壓VS10與VS11而處於不同的導通/關斷狀態，使得輸出信號SO13的電壓位準相反於信號電壓VS10與VS11的位準。

第4A圖表示當在接合墊13上發生靜電放電事件時靜電放電保護電路1的操作示意圖。當核心電路14未在正常操作狀態下操作時，電源節點ND17未接收操作電壓VDD而處於低位準，且電源節點ND18未接收操作電壓VSS或維持耦接至接地而處於低位準。因此，電源節點ND17與ND18上的電壓為0V。此外，核心電路14未提供信號電壓VS10與VS11至控制端T10與T11，且接合墊13未輸出或接收任何信號。

參閱第4A與4B圖，當在接合墊13上發生靜電放電事件時，節點10上的電壓V10隨著接合墊13上的電壓改變而瞬間提高（或者，此時節點10上的電壓V10等於接合墊13上的電壓）。PMOS電晶體P10此時處於浮接狀態。經由PMOS電晶體P10的寄生元件所形成的寄生路徑，電源節點ND17上的電壓V17隨著電壓V10而瞬間提高。基於電容器C10的元件特性，共同節點ND14上的上的控制電壓V14具有低位準。根據低位準的電壓V14，PMOS電晶體P13導通而NMOS電晶體N14關斷。因此，節點ND15上的控制電壓V15隨著電壓V17而瞬間提高，以導通NMOS電晶體N15。由於N型電晶體N15的導通，因此，在電源節點ND17與ND18之間形成了一放電路徑，使得接合墊PAD上的靜電電荷可經由PMOS電晶體P10並沿著此放電路徑傳導至接地端GND。

如第4A與4B圖所示，降壓電路110藉由串接二極體15所提供的調節電壓來降低接合墊13上的電壓。此時，節點ND13上的電壓V13小於接合墊13上的電壓但仍大於控制電壓V14，因此，PMOS電晶體P12導通。由於PMOS電晶體P12與P13都導通，能確保節點ND15上的控制電壓V15能隨著電壓V17變化。根據節點ND15上高位準的控制電壓V15，NMOS電晶體N12~N13導通，而PMOS電晶體P11關斷。由於PMOS電晶體P11關斷且NMOS電晶體N13導通，節點ND12上的電壓接近或等於電源節點ND18上的電壓（0V）而具有低位準，以關斷NMOS電晶體N10。此外，由於NMOS電晶體N12導通，節點ND11上的電壓接近或等於電源節點ND18上的電壓（0V）而具有低位準（如第4B圖所示），以關斷NMOS電晶體N11。

根據上述，當在接合墊13上發生靜電放電事件時，驅動電路11則根據控制電壓V14與V15而強制關斷NMOS電晶體N10與N11。因此，來自接合墊13的靜電放電電流則透過NMOS電晶體N10與N11與其基極之間形成的寄生雙極電晶體來傳導至電源節點ND18，藉此提高了緩衝電路10的靜電放電能力。

第5圖表示根據本發明另一實施例之靜電放電保護電路。參閱第5圖，靜電放電保護電路5的電路架構與第1圖的靜電放電保護電路1的電路架構大致相同。靜電放電保護電路5不同於靜電放電保護電路1之處在於，靜電放電保護電路5的驅動電路11不包括靜電放電保護電路1的PMOS電晶體P12。即使靜電放電保護電路5的驅動電路11不包括PMOS電晶體P12，緩衝電路10、驅動電路11的其他元件、以及電源箝制電路12的操作如同上述關於第2A~4B圖的操作，在此省略相關敘述。根據此實施例，由於靜電放電保護電路5的驅動電路11不包括PMOS電晶體P12，因此，當核心電路14未在正常操作狀態下操作且在接合墊13上發生靜電放電事件時，驅動電路11係接收控制電壓V15，且根據控制電壓V15操作以強制關斷NMOS電晶體N10與N11。

第6圖表示根據本發明另一實施例之靜電放電保護電路。參閱第6圖，靜電放電保護電路6的電路架構與第1圖的靜電放電保護電路1的電路架構大致相同。靜電放電保護電路6不同於靜電放電保護電路1之處在於，靜電放電保護電路6的驅動電路11不包括靜電放電保護電路1的NMOS電晶體N13。由於靜電放電保護電路5的驅動電路11不包括NMOS電晶體N13，因此，當核心電路14未在正常操作狀態下操作且在接合墊13上發生靜電放電事件時，NMOS電晶體N10因PMOS電晶體P11關斷而處於浮接狀態。當在接合墊13上發生靜電放電事件時，僅有NMOS電晶體N11如同第4A與4B圖所述為關斷狀態。緩衝電路10、驅動電路11的其他元件、以及電源箝制電路12的其他元件的操作如同上述關於第2A~4B圖的操作，在此省略相關敘述。

第7圖表示根據本發明另一實施例之靜電放電保護電路。參閱第7圖，靜電放電保護電路7的電路架構與第1圖的靜電放電保護電路1的電路架構大致相同。靜電放電保護電路7不同於靜電放電保護電路1之處在於，靜電放電保護電路7的驅動電路11不包括靜電放電保護電路1的NMOS電晶體N12。由於靜電放電保護電路7的驅動電路11不包括NMOS電晶體N12，因此，當核心電路14未在正常操作狀態下操作時，NMOS電晶體N11處於浮接狀態。當在接合墊13上發生靜電放電事件時，僅有NMOS電晶體N10如同第4A與4B圖所述為關斷狀態。緩衝電路10、驅動電路11的其他元件、以及電源箝制電路12的其他元件的操作如同上述關於第2A~4B圖的操作，在此省略相關敘述。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1,5~7:靜電放電保護電路 10:緩衝電路 11:驅動電路 12:電源箝制電路 13:接合墊 14:核心電路 15:二極體 110:降壓電路 120:反向器 C10:電容器 N10~N15:NMOS電晶體 ND10~ND13,ND15,ND16:節點 ND14:共同節點 ND17,ND18:電源節點 P10~P13:PMOS電晶體 R10:電阻器 SI13:輸入信號 SO13:輸出信號 T10,T11:控制端 V13~V15,V17:電壓 VCC,VSS:操作電壓 VS10,VS11:信號電壓

第1圖表示根據本發明一實施例之靜電放電保護電路。第2A圖表示第1圖的靜電放電保護電路在輸入模式下的操作示意圖。第2B圖表示根據本發明一實施例，第1圖的靜電放電保護電路在輸入模式下的主要電壓/信號的位準示意圖。第2C圖表示根據本發明另一實施例，第1圖的靜電放電保護電路在輸入模式下的主要電壓/信號的位準示意圖。第3A圖表示第1圖的靜電放電保護電路在輸出模式下的操作示意圖。第3B圖表示第1圖的靜電放電保護電路在輸出模式下的主要電壓/信號的位準示意圖。第4A圖表示當在接合墊上發生靜電放電事件時第1圖的靜電放電保護電路的操作示意圖。第4B圖表示第1圖的靜電放電保護電路在遭遇靜電放電事件時的主要電壓/信號的位準示意圖。第5圖表示根據本發明另一實施例之靜電放電保護電路。第6圖表示根據本發明另一實施例之靜電放電保護電路。第7圖表示根據本發明另一實施例之靜電放電保護電路。

1:靜電放電保護電路

10:緩衝電路

11:驅動電路

12:電源箝制電路

13:接合墊

14:核心電路

15:二極體

110:降壓電路

120:反向器

C10:電容器

N10~N15:NMOS電晶體

ND10~ND13,ND15,ND16:節點

ND14:共同節點

ND17,ND18:電源節點

P10~P13:PMOS電晶體

R10:電阻器

T10,T11:控制端

Claims

一種靜電放電保護電路，耦接一接合墊，包括：一緩衝電路，包括串聯耦接於一第一節點與一第一電源節點之間且具有一第一導電類型的一第一電晶體與一第二電晶體，其中，該接合墊耦接該第一節點；一驅動電路，接收一第一控制電壓，且根據該第一控制電壓來決定該第一電晶體與該第二電晶體中至少一者的狀態，其中；該驅動電路包括：一第三電晶體，具有一第二導電類型，其中，該第三電晶體耦接於一第二電源節點與該第一電晶體的閘極之間且受控於該第一控制電壓；以及一電源箝制電路，透過該第一節點耦接該接合墊，且耦接該第三電晶體的閘極於一第二節點；其中，該第一控制電壓產生於該第二節點，且該電源箝制電路根據該接合墊上的電壓決定該第一控制電壓的位準。
如請求項1之靜電放電保護電路，其中，當在該接合墊上發生一靜電放電事件時，該驅動電路根據該第一控制電壓來關斷該第一電晶體與該第二電晶體中至少一者。
如請求項1之靜電放電保護電路；其中，該緩衝電路更包括：一第四電晶體，具有該第二導電類型，且耦接於該第二電源節點與該第一節點之間；以及其中，該驅動電路更包括：一降壓電路，耦接於該接合墊與一第三節點之間；一第五電晶體，具有該第二導電類型，其中，該第五電晶體耦接於該第三節點與該第二節點之間且受控於一第二控制電壓；其中，該電源箝制電路反應於該接合墊上的電壓產生該第二控制電壓且根據該第二控制電壓決定該第一控制電壓的位準；一第六電晶體，具有該第一導電類型，其中，該第六電晶體耦接於該第一電晶體的閘極與該第一電源節點之間且受控於該第一控制電壓；以及一第七電晶體，具有該第一導電類型，其中，該第七電晶體耦接於該第二電晶體的閘極與該第一電源節點之間且受控於該第一控制電壓。
如請求項1之靜電放電保護電路；其中，該電源箝制電路反應於該接合墊上的電壓產生一第二控制電壓，且該電源箝制電路更根據該第二控制電壓決定該第一控制電壓的位準；其中，該緩衝電路更包括：一第四電晶體，具有該第二導電類型，且耦接於該第二電源節點與該第一節點之間；其中，該驅動電路更包括：一降壓電路，耦接於該接合墊與該第二節點之間；一第五電晶體，具有該第一導電類型，其中，該第五電晶體耦接於該第一電晶體的閘極與該第一電源節點之間且受控於該第一控制電壓；以及一第六電晶體，具有該第一導電類型，其中，該第六電晶體耦接於該第二電晶體的閘極與該第一電源節點之間且受控於該第一控制電壓。
如請求項1之靜電放電保護電路；其中，該緩衝電路更包括：一第四電晶體，具有該第二導電類型，且耦接於該第二電源節點與該第一節點之間；以及其中，該驅動電路更包括：一降壓電路，耦接於該接合墊與一第三節點之間；一第五電晶體，具有該第二導電類型，其中，該第五電晶體耦接於該第三節點與該第二節點之間且受控於一第二控制電壓；其中，該電源箝制電路反應於該接合墊上的電壓產生該第二控制電壓且根據該第二控制電壓決定該第一控制電壓的位準；以及一第六電晶體，具有該第一導電類型，其中，該第六電晶體耦接於該第二電晶體的閘極與該第一電源節點之間且受控於該第一控制電壓。
如請求項1之靜電放電保護電路；其中，該緩衝電路更包括：一第四電晶體，具有該第二導電類型，且耦接於該第二電源節點與該第一節點之間；以及其中，該驅動電路更包括：一降壓電路，耦接於該接合墊與一第三節點之間；一第五電晶體，具有該第二導電類型，其中，該第五電晶體耦接於該第三節點與該第二節點之間且受控於一第二控制電壓；其中，該電源箝制電路反應於該接合墊上的電壓產生該第二控制電壓且根據該第二控制電壓決定該第一控制電壓的位準；以及一第六電晶體，具有該第一導電類型，其中，該第六電晶體耦接於該第一電晶體的閘極與該第一電源節點之間且受控於該第一控制電壓。
如請求項3至6中任一項之靜電放電保護電路，其中，該電源箝制電路包括：一電阻器以及一電容器，串接於該第二電源節點與該第一電源節點之間，其中，該第二控制電壓產生於該電阻器與該電容器之間的一共同節點；一上拉電晶體，具有該第二導電類型，其中，該上拉電晶體耦接於該第二電源節點與該第二節點之間且受控於該第二控制電壓；以及一下拉電晶體，具有該第一導電類型，其中，該下拉電晶體耦接於該第二節點與該第一電源節點之間且受控於該第二控制電壓。
如請求項7之靜電放電保護電路；其中，在一輸入模式下，該第一電源節點上具有一第一操作電壓，該第二電源節點接收高於該第一操作電壓的一第二操作電壓，該第二電晶體的閘極接收一第一信號電壓，且該第四電晶體的閘極接收一第二信號電壓：以及其中，在該輸入模式下，該第二信號電壓的位準高於該第一信號電壓。
如請求項7之靜電放電保護電路；其中，在一輸出模式下，該第一電源節點上具有一第一操作電壓，該第二電源節點接收高於該第一操作電壓的一第二操作電壓，該第二電晶體的閘極接收一第一信號電壓，且該第四電晶體的閘極接收一第二信號電壓：以及其中，在該輸出模式下，該第二信號電壓的位準等於該第一信號電壓。
如請求項7之靜電放電保護電路，其中，當該第二電源節點未接收任何操作電壓且在該接合墊上發生一靜電放電事件時，該驅動電路根據該第一控制電壓與該第二控制電壓中至少一者來關斷該第一電晶體與該第二電晶體中至少一者。
一種靜電放電保護電路，耦接一接合墊，包括：一緩衝電路，包括：一第一電晶體，具有一第一導電類型，且耦接於一第一節點與一第二節點之間，其中，該接合墊耦接該第一節點；以及一第二電晶體，具有該第一導電類型，且耦接於該第二節點與一第一電源節點之間；一驅動電路，接收一第一控制電壓，且根據該第一控制電壓來決定該第一電晶體的狀態與該第二電晶體中至少一者的狀態；以及一電源箝制電路，透過該第一節點耦接該接合墊，且耦接該驅動電路於一第三節點；其中，該第一控制電壓產生於該第三節點，且該電源箝制電路根據該接合墊上的電壓決定該第一控制電壓的位準；以及其中，當在該接合墊上發生一靜電放電事件時，該驅動電路根據該第一控制電壓來關斷該第一電晶體。
如請求項11之靜電放電保護電路，其中，當在該接合墊上發生該靜電放電事件時，該驅動電路更根據該第一控制電壓來關斷該第二電晶體。
如請求項11之靜電放電保護電路；其中，該緩衝電路更包括：一第三電晶體，具有一第二導電類型，且耦接於一第二電源節點與該第一節點之間；以及其中，該驅動電路更包括：一降壓電路，耦接於該接合墊與一第四節點之間；一第四電晶體，具有該第二導電類型，其中，該第四電晶體耦接於該第四節點與該第三節點之間且受控於一第二控制電壓；其中，該電源箝制電路反應於該接合墊上的電壓產生該第二控制電壓且根據該第二控制電壓決定該第一控制電壓的位準；一第五電晶體，具有該第二導電類型，其中，該第五電晶體耦接於該第二電源節點與該第一電晶體的閘極之間且受控於該第一控制電壓；一第六電晶體，具有該第一導電類型，其中，該第六電晶體耦接於該第一電晶體的閘極與該第一電源節點之間且受控於該第一控制電壓；以及一第七電晶體，具有該第一導電類型，其中，該第七電晶體耦接於該第二電晶體的閘極與該第一電源節點之間且受控於該第一控制電壓。
如請求項11之靜電放電保護電路；其中，該電源箝制電路反應於該接合墊上的電壓產生一第二控制電壓，且該電源箝制電路更根據該第二控制電壓決定該第一控制電壓的位準；其中，該緩衝電路更包括：一第三電晶體，具有一第二導電類型，且耦接於一第二電源節點與該第一節點之間；其中，該驅動電路更包括：一降壓電路，耦接於該接合墊與該第三節點之間；一第四電晶體，具有該第二導電類型，其中，該第四電晶體耦接於該第二電源節點與該第一電晶體的閘極之間且受控於該第一控制電壓；一第五電晶體，具有該第一導電類型，其中，該第五電晶體耦接於該第一電晶體的閘極與該第一電源節點之間且受控於該第一控制電壓；以及一第六電晶體，具有該第一導電類型，其中，該第六電晶體耦接於該第二電晶體的閘極與該第一電源節點之間且受控於該第一控制電壓。
如請求項11之靜電放電保護電路；其中，該緩衝電路更包括：一第三電晶體，具有一第二導電類型，且耦接於一第二電源節點與該第一節點之間；以及其中，該驅動電路更包括：一降壓電路，耦接於該接合墊與一第四節點之間；一第四電晶體，具有該第二導電類型，其中，該第四電晶體耦接於該第四節點與該第三節點之間且受控於一第二控制電壓；其中，該電源箝制電路反應於該接合墊上的電壓產生該第二控制電壓且根據該第二控制電壓決定該第一控制電壓的位準；一第五電晶體，具有該第二導電類型，其中，該第五電晶體耦接於該第二電源節點與該第一電晶體的閘極之間且受控於該第一控制電壓；以及一第六電晶體，具有該第一導電類型，其中，該第六電晶體耦接於該第一電晶體的閘極與該第一電源節點之間且受控於該第一控制電壓。