CN102903715B - 半导体集成电路 - Google Patents

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Abstract

本发明提供一种半导体集成电路。减轻保护元件与保护环区域之间的薄弱点被破坏的危险性。半导体集成电路为了形成静电保护电路的保护元件（Mn2），具备第1导电类型的半导体区域（P‑Well）、第2导电类型的第1杂质区域（N）、以及由第1导电类型的第2杂质区域（P）形成的保护环（Grd_Rng）。第1杂质区域（N）作为具有长边和短边的长方形的平面构造而形成于半导体区域的内部。保护环包围第1杂质区域（N）的周边地形成于半导体区域的内部。在第1杂质区域（N）的长方形的平面构造的短边形成有薄弱点（Wk_SP）。在与长方形的长边对置的保护环的第1部分形成有多个电气的触点。在与形成于长方形的短边的薄弱点对置的保护环的第2部分，省略了多个电气的触点的形成。

Description

半导体集成电路
技术领域
本发明涉及具备静电保护电路的半导体集成电路，特别涉及有效地减轻存在于构成静电保护电路的保护元件和形成于保护元件的周边的保护环区域之间的PN结部的脆弱的部分（薄弱点）被破坏的危险性的技术。
背景技术
以往，为了保护半导体集成电路以避免受到静电放电（ESD：ElectrostaticDischarge）所致的破坏，半导体集成电路具备静电保护电路（ESD保护电路）。
另一方面，在半导体集成电路中，内部电路的电源电压根据用于高速化的晶体管的微细化而被低电压化，与此相对，对半导体集成电路外部和用于输入输出比较高的电压电平的输入输出信号的输入输出电路（I/O电路）供给比较高的电源电压。另外，相对于对由微细化晶体管构成的数字逻辑电路的内部电路供给比较低的电源电压，对模拟/数字变换器、数字/模拟变换器等模拟电路供给比较高的电源电压。
在下述专利文献1中，记载了作为ESD保护电路使用了基于二极管的保护电路和基于MOS的保护电路。
基于二极管的保护电路包括电阻、第1二极管以及第2二极管，电阻连接于输入焊盘与CMOS输入级的输入端子之间，第1二极管的阳极和阴极分别连接到接地电位Vss和CMOS输入级的输入端子，第2二极管的阳极和阴极分别连接到CMOS输入级的输入端子和电源电压Vdd。CMOS输入级的P沟道MOS晶体管的栅极和N沟道MOS晶体管的栅极共同连接到CMOS输入级的输入端子。
基于MOS的保护电路包括N沟道MOS晶体管、P沟道MOS晶体管以及电阻，N沟道MOS晶体管的源极和栅极连接到接地电位Vs，N沟道MOS晶体管的漏极和P沟道MOS晶体管的漏极连接到输入焊盘，P沟道MOS晶体管的源极和栅极连接到电源电压Vdd。另外，CMOS输入级的P沟道MOS晶体管的栅极和N沟道MOS晶体管的栅极经由电阻共同连接到CMOS输入级的输入端子。
进而，在下述专利文献1中，记载了为了在器件的幅度范围内改善电流的扩展，使用硅化物块以增加寄生电阻。另外，进而在下述专利文献1中，还记载了作为对用于测试ESD保护电路的有效性的ESD事态进行仿真用的模型，有人体模型（HBM）、机器模型（MM）以及带电器件模型（CDM）这3种。
在下述专利文献2中，记载了为了抑制由保护环形成的寄生双极性元件的动作，在远离隔着P型保护环而与成为发射极触点的多个触点对置的区域的N型保护环上的区域形成成为集电极触点的多个触点。其结果，寄生双极性元件的基极区域扩展，寄生双极性元件的增益减少，而成为寄生双极性元件难以进行动作的状态。
【专利文献1】美国专利公开第2005/0045952A1号说明书
【专利文献2】日本特开2008-177246号公报
发明内容
本发明者在本发明之前从而通过微细化半导体工艺制造的半导体集成电路的ESD保护电路的ESD耐久量的改善。
图1是示出具备在本发明之前由本发明者研究过的静电保护电路（ESD保护电路）的半导体集成电路的结构的图。
《半导体集成电路的结构》
图1所示的半导体集成电路1包括输出端子10、静电保护电路13、输出缓冲器14、电源间钳位电路15、电源保护电路16、电源端子11以及接地端子12。另外，电阻r1、r2、r3、r4是布线电阻。
《输出缓冲器》
输出缓冲器14包括在电源端子11与接地端子12之间串联连接的P沟道MOS晶体管Mp1和N沟道MOS晶体管Mn1，P沟道MOS晶体管Mp1的漏极和N沟道MOS晶体管Mn1的漏极的驱动输出信号经由静电保护电路13被供给到输出端子10。
《静电保护电路》
静电保护电路13用于防止在成为静电破坏的原因的浪涌电压被施加到输出端子10时输出缓冲器14的P沟道MOS晶体管Mp1和N沟道MOS晶体管Mn1被破坏。静电保护电路13包括第1二极管D1、第2二极管D2以及电阻R1，第1二极管D1的阳极和第2二极管D2的阴极连接到输出端子10，第1二极管D1的阴极连接到电源端子11，第2二极管D2的阳极连接到接地端子12。进而，第1二极管D1的阳极和第2二极管D2的阴极经由电阻R1连接到输出缓冲器14的P沟道MOS晶体管Mp1的漏极和N沟道MOS晶体管Mn1的漏极。
《电源间钳位电路》
电源间钳位电路15包括N沟道MOS晶体管Mn2、电阻R2以及二极管D4，N沟道MOS晶体管Mn2的漏极和源极分别连接到电源端子11和接地端子12，在N沟道MOS晶体管Mn2的栅极与源极之间并联连接电阻R2和二极管D4。
《电源保护电路》
电源保护电路16包括第3二极管D3，第3二极管D3的阴极和阳极分别连接到电源端子11和接地端子12。如果在对图1所示的半导体集成电路1的接地端子12供给了接地电位Vss的状态下，对电源端子11施加负电压浪涌脉冲电压，则第3二极管D3成为正向而流过浪涌放电电流，而负电压浪涌脉冲电压的能量被消耗，从而能够防止输出缓冲器14的P沟道MOS晶体管Mp1和N沟道MOS晶体管Mn1被破坏。
《负电压浪涌电压》
如图1所示，在将接地端子12作为基准端子（供给了接地电压GND=0V的状态），并将负电压浪涌脉冲电压N_Pls施加到输出端子10的ESD试验的情况（电源端子11是断开状态）下，在静电保护电路13的第2二极管D2成为正向的第1路径pass1中流过浪涌放电电流。另一方面，在静电保护电路13的第1二极管D1成为逆向的第2路径pass2中，不流过浪涌放电电流。通过在第1路径pass1中流过浪涌放电电流，负电压浪涌脉冲电压N_Pls的能量被消耗，从而能够防止输出缓冲器14的P沟道MOS晶体管Mp1和N沟道MOS晶体管Mn1被破坏。
《正电压浪涌电压》
图2是说明与图1同样地将半导体集成电路1的接地端子12作为基准端子（供给了接地电压GND=0V的状态），并将正电压浪涌脉冲电压P_Pls施加到输出端子10的ESD试验的情况（电源端子11是断开状态）的放电动作的图。
如图2所示，如果在对接地端子12供给了接地电位Vss的状态下，将正电压浪涌脉冲电压P_Pls施加到输出端子10，则静电保护电路13的第1二极管D1成为正向。此时，在电源间钳位电路15未连接于电源端子11与接地端子12之间的情况下，在输出缓冲器14的P沟道MOS晶体管Mp1和N沟道MOS晶体管Mn1中流过寄生双极性晶体管的大的电流，从而存在输出缓冲器14被破坏的危险性。
因此，为了防止该输出缓冲器14的破坏，在电源端子11与接地端子12之间连接了电源间钳位电路15。电源间钳位电路15的N沟道MOS晶体管Mn2的元件尺寸被设定为比输出缓冲器14的P沟道MOS晶体管Mp1和N沟道MOS晶体管Mn1的元件尺寸显著大的值。其结果，电源间钳位电路15的N沟道MOS晶体管Mn2是极其低的阻抗，流过寄生双极性晶体管的大的电流，而形成第3路径pass3。其结果，正电压浪涌脉冲电压P_Pls的能量被消耗，从而能够防止输出缓冲器14的P沟道MOS晶体管Mp1和N沟道MOS晶体管Mn1被破坏。
《问题》
如上所述，电源间钳位电路15作为ESD浪涌的放电时的电源之间的旁路元件具有重要的功能。但是，电源间钳位电路15存在具有配置依赖性的限制特性，并且元件尺寸也大这样的问题。即，由于ESD浪涌的放电发生于低阻抗的路径中，所以电源间钳位电路15自身被设计成低阻抗的元件。但是，在电源间钳位电路15的配置场所不适合的情况下，由于加上电源布线电阻等寄生性的主要原因，从外部端子观察的电源间钳位电路15的综合性的阻抗变大，从而存在未意图的其他元件抢先成为ON而使浪涌放电的可能性。在其是微细化的内部电路的情况下，发生元件破坏。因此，为了使电源间钳位电路15发挥保护钳位元件的功能，必须将电路15配置于适合的场所。另外，根据情况，为了避免寄生的主要原因所致的阻抗增加，还需要配置多个电源间钳位电路15。其结果，无法避免由于配置电源间钳位电路15而对半导体芯片面积造成的影响。
这样，电源间钳位电路15作为ESD保护电路特别有效，但需要考虑对芯片面积的影响。另外，由于其他的电路块的配置、电源布线的配置等布局上的限制，存在电源间钳位电路15的配置自身变得困难的情况。
图3是示出在图1中说明的半导体集成电路1中未配置电源间钳位电路15时的样子的图。
如图3所示，在将电源端子11作为基准端子（供给了接地电压GND=0V的状态），并将负电压浪涌脉冲电压N_Pls施加到输出端子10的ESD试验的情况（接地端子12是断开状态）下，输出缓冲器14成为电源之间的旁路元件而形成第4路径pass4。
图4是示出在图2中说明的半导体集成电路1中由于电源间钳位电路15的配置位置远离输出端子10而寄生布线电阻r3、r4变大的样子（从外部端子观察的电路15的综合性的阻抗大）的图。
如图4所示，在将接地端子12作为基准端子（供给了接地电压GND=0V的状态），并将正电压浪涌脉冲电压P_Pls施加到输出端子10的ESD试验的情况（电源端子11是断开状态）下，输出缓冲器14成为电源之间的旁路而形成第5路径pass5。
在图3和图4的情况下，替代电源间钳位电路15，输出缓冲器14成为旁路元件而进行放电，输出缓冲器14的P沟道元件Mp1的PNP寄生双极性晶体管和N沟道元件Mn1的NPN寄生双极性晶体管以2个阶段成为ON。因此，直至电源之间的旁路元件动作的动作开始时间比电源间钳位电路15时的动作开始时间（N沟道元件Mn2的NPN寄生双极性晶体管的1级的接通时间）慢。
图5是示出图3中示出的半导体集成电路1中的静电保护电路13的剖面构造以及放电路径例的图。
如图5所示，静电保护电路13的第1二极管D1和第2二极管D2邻接地对面配置。如上所述，如果直至由输出缓冲器14构成的电源之间的旁路元件动作的动作开始时间变慢，则被施加逆偏置的第1二极管D1的P型杂质层与N型阱区域N-Well之间的PN结部成为脆弱的薄弱点（Wk_Sp1）而接合破坏的危险性变高。另外，同样地被施加逆偏置的二极管D1的N型阱区域N-Well与第2二极管D2的P型阱区域P-Well之间的PN结部（寄生二极管D4）也成为脆弱的薄弱点（Wk_Sp2），接合破坏的危险性变高。例如，在寄生二极管D4首先击穿了的情况下，如图5（A）所示，在第1二极管D1与第2二极管D2之间形成流过浪涌放电电流I那样的放电路线。在该情况下，寄生二极管D4的周边的PN结部引起元件破坏。在PN结部中，为了即使逆偏置所致的负载变大也不会使破坏耐量变小，一般的应对方法是增大寄生二极管D4的P型阱区域P-Well与N型阱区域N-Well之间的PN结部中形成的用斜线的网线表示的绝缘分离层Iso各自的宽度。但是，在该方法中，单纯地增大寄生二极管D4的元件尺寸，没有避免对芯片面积的影响，从而缩小元件尺寸成为课题。
另一方面，对于电源钳位电路15，如上所述，电源钳位电路15的配置自身对芯片尺寸也存在无法忽略的程度的影响，所以同样地缩小元件尺寸成为课题。
《静电保护电路13的元件尺寸缩小研究》
图9是说明图5所示的半导体集成电路1的静电保护电路13中包含的第1二极管D1的半导体器件的构造的图。
图9（A）是第1二极管D1的平面构造，图9（B）是沿着图9（A）的平面构造的切断线X-X′的剖面构造，图9（C）是沿着图9（A）的平面构造的切断线Y-Y′的剖面构造。如图9（B）和图9（C）的剖面构造所示，在P型基板Psub上形成的N型阱区域N-Well中形成了成为第1二极管D1的阳极的P型杂质区域。在成为第1二极管D1的阳极的P型杂质区域的周围，以环型平面形状形成了用斜线的网线表示的绝缘分离层Iso。在环型平面形状的周围，以环型平面形状形成了成为第1二极管D1的阴极的N型杂质区域。进而，在成为环型平面形状的第1二极管D1的阴极的N型杂质区域的周围，以环型平面形状形成了用斜线的网线表示的绝缘分离层Iso。
如图5（A）和图5（B）所示，成为第1二极管D1的阳极的中央部分的P型杂质区域经由多个触点连接到输出端子10的电极OUT。成为第1二极管D1的阴极的环型平面形状的N型杂质区域经由上部的第1触点Om_Cont1、右面的第2触点Om_Cont2、下部的第3触点Om_Cont3、以及左面的第4触点Om_Cont4，连接到电源端子11的高电压端子VH。另外，第1触点Om_Cont1、第2触点Om_Cont2、第3触点Om_Cont3、以及第4触点Om_Cont4的各触点具有多个触点。
成为第2二极管D2的阴极的中央部分的N型杂质区域经由多个触点，连接到输出端子10的电极OUT。成为第2二极管D2的阳极的环型平面形状的P型杂质区域经由上部的第1触点Om_Cont1、左面的第2触点Om_Cont2、下部的第3触点Om_Cont3、以及右面的第4触点Om_Cont4，连接到接地端子12的低电压端子VL。另外，第1触点Om_Cont1、第2触点Om_Cont2、第3触点Om_Cont3、以及第4触点Om_Cont4的各触点具有多个触点。
图10是说明图5所示的半导体集成电路1的静电保护电路13中包含的第2二极管D2的半导体器件的构造的图。
图10（A）是第2二极管D2的平面构造，图10（B）是沿着图10（A）的平面构造的切断线X-X′的剖面构造，图10（C）是沿着图10（A）的平面构造的切断线Y-Y′的剖面构造。如图10（B）和图10（C）的剖面构造所示，在P型基板Psub上形成的P型阱区域P-Well中形成了成为第2二极管D2的阴极的N型杂质区域。在成为第2二极管D2的阴极的N型杂质区域的周围，以环型平面形状形成了用斜线的网线表示的绝缘分离层Iso。在环型平面形状的周围，以环型平面形状形成了成为第2二极管D2的阳极的P型杂质区域。进而，在环型平面形状的成为第2二极管D2的阳极的P型杂质区域的周围，以环型平面形状形成了用斜线的网线表示的绝缘分离层Iso。
图5（A）示出静电保护电路13的第1二极管D1和第2二极管D2的附近的剖面构造，图5（B）示出静电保护电路13的第1二极管D1和第2二极管D2的附近的平面构造。
成为第1二极管D1的阳极的P型杂质区域和成为第2二极管D2的阴极的N型杂质区域连接到输出端子10的电极OUT，成为第1二极管D1的阴极的环型平面形状的N型杂质区域连接到电源端子11的高电压端子VH，成为第2二极管D2的阳极的环型平面形状的P型杂质区域连接到接地端子12的低电压端子VL。
图5（A）所示的浪涌放电电流I是在接地端子12和低电压端子VL电气地断开的状态下对输出端子10的电极OUT施加负电压浪涌脉冲电压N_Pls的ESD试验中，寄生二极管D4首先击穿了的情况的电流。该浪涌放电电流I在N型阱区域N-Well的高电阻和P型阱区域P-Well的高电阻之间迂回而从高电压端子VH经由N型阱区域N-Well与P型阱区域P-Well之间的寄生二极管D4流入输出端子10的电极OUT。
如图5（B）所示，图5（A）所示的浪涌放电电流I从第1二极管D1的左面的第4触点Om_Cont4经由寄生二极管D4流入成为第2二极管D2的阴极的中央部分的N型杂质区域中形成的多个触点。
图7是说明图5所示的半导体集成电路1的静电保护电路13中包含的第1二极管D1和第2二极管D2的半导体器件的构造的等价电路的图。
图7（A）是在图5（A）所示的静电保护电路13的第1二极管D1和第2二极管D2的附近的剖面构造、以及图5（B）所示的静电保护电路13的第1二极管D1和第2二极管D2的附近的平面构造的等价电路上重叠了上述所说明的浪涌放电电流I的放电路线的图。
在图7（A）中，电阻R11表示第1二极管D1的N型阱区域N-Well的高电阻，电阻R21表示第2二极管D2的P型阱区域P-Well的高电阻，二极管D11表示接近寄生二极管D4的第1二极管D1的部分二极管，二极管D12表示远离寄生二极管D4的第1二极管D1的部分二极管，二极管D21表示接近寄生二极管D4的第2二极管D2的部分二极管，二极管D22表示远离寄生二极管D4的第2二极管D2的部分二极管。
如从图7（A）可知，浪涌放电电流I经由寄生二极管D4，在不通过高电阻的R11和R21的阻抗低的最短路线上流过。
图5（C）示出用于改善该问题的静电保护电路13的第1二极管D1和第2二极管D2的附近的平面构造，图5（D）示出用于改善该问题的静电保护电路13的第1二极管D1和第2二极管D2的附近的剖面构造。图5（C）的剖面构造和图5（D）的平面构造是在本发明之前由本发明者研究的。
在图5（C）的改善后的平面构造中，如虚线Del所示，第1二极管D1的左面的第4触点Om_Cont4和第2二极管D2的右面的第4触点Om_Cont4被省略。在接地端子12和低电压端子VL电气地断开的状态下对输出端子10的电极OUT施加了负电压浪涌脉冲电压N_Pls的情况下，迂回省略部分Del而流过浪涌放电电流I。
因此，如图5（D）的改善后的剖面构造所示，图5（C）所示的浪涌放电电流I经由第1二极管D1的N型阱区域N-Well的高电阻流入成为第2二极管D2的阴极的中央部分的N型杂质区域中形成的多个触点。
图7（B）是说明图5（C）所示的改善后的静电保护电路13的第1二极管D1和第2二极管D2的附近的剖面构造、以及图5（D）所示的改善后的静电保护电路13的第1二极管D1和第2二极管D2的附近的平面构造的等价电路的图。
如从图7（B）可知，浪涌放电电流I经由第1二极管D1的N型阱区域N-Well的高电阻即电阻R11流入寄生二极管D4（逆向）和部分二极管D21（正向）。其结果，浪涌放电电流I流过时的阻抗变高，寄生二极管D4（逆向）和部分二极管D21（正向）的附近被破坏的危险性降低。
图6是示出图4所示的半导体集成电路1中的静电保护电路13的剖面构造以及放电路径例的图。
图6（A）示出静电保护电路13的第1二极管D1和第2二极管D2的附近的剖面构造，图6（B）示出静电保护电路13的第1二极管D1和第2二极管D2的附近的平面构造。
图6（A）所示的浪涌放电电流I是在电源端子11和高电压端子VH电气地断开的状态下对输出端子10的电极OUT施加正电压浪涌脉冲电压P_Pls的ESD试验中，寄生二极管D4首先击穿了的情况的电流。该浪涌放电电流I在N型阱区域N-Well的高电阻和P型阱区域P-Well的高电阻之间迂回而从输出端子10的电极OUT经由N型阱区域N-Well与P型阱区域P-Well之间的寄生二极管D4流入低电压端子VL。
如图6（B）所示，图6（A）所示的浪涌放电电流I从成为第1二极管D1的阳极的中央部分的P型杂质区域中形成的多个触点经由寄生二极管D4流入第2二极管D2的阳极即右面的第4触点Om_Cont4。
图8是说明图6所示的半导体集成电路1的静电保护电路13中包含的第1二极管D1和第2二极管D2的半导体器件的构造的等价电路的图。
图8（A）是在图6（A）所示的静电保护电路13的第1二极管D1和第2二极管D2的附近的剖面构造、以及图6（B）所示的静电保护电路13的第1二极管D1和第2二极管D2的附近的平面构造的等价电路上重叠了上述所说明的浪涌放电电流I的放电路线的图。
在图8（A）中，电阻R11也表示第1二极管D1的N型阱区域N-Well的高电阻，电阻R21表示第2二极管D2的P型阱区域P-Well的高电阻，二极管D11表示接近寄生二极管D4的第1二极管D1的部分二极管，二极管D12表示远离寄生二极管D4的第1二极管D1的部分二极管，二极管D21表示接近寄生二极管D4的第2二极管D2的部分二极管，二极管D22表示远离寄生二极管D4的第2二极管D2的部分二极管。
从图8（A）可知，浪涌放电电流I经由寄生二极管D4在不通过高电阻的R11和R21的阻抗低的最短路线上流过。
图6（C）示出用于改善该问题的静电保护电路13的第1二极管D1和第2二极管D2的附近的平面构造，图6（D）示出用于改善该问题的静电保护电路13的第1二极管D1和第2二极管D2的附近的剖面构造。图6（C）的剖面构造和图6（D）的平面构造是在本发明之前由本发明者研究的。
在图6（C）的改善后的平面构造中，如虚线Del所示，第1二极管D1的左面的第4触点Om_Cont4和第2二极管D2的右面的第4触点Om_Cont4被省略。在电源端子11和高电压端子VH电气地断开的状态下对输出端子10的电极OUT施加了正电压浪涌脉冲电压P_Pls的情况下，迂回省略部分Del而流过浪涌放电电流I。
因此，如图6（D）的改善后的剖面构造所示，图6（C）所示的浪涌放电电流I经由第2二极管D2的P型阱区域P-Well的高电阻而从成为第1二极管D1的阳极的中央部分的P型杂质区域中形成的多个触点流出。
图8（B）是说明图6（C）所示的改善后的静电保护电路13的第1二极管D1和第2二极管D2的附近的剖面构造、以及图6（D）所示的改善后的静电保护电路13的第1二极管D1和第2二极管D2的附近的平面构造的等价电路的图。
如从图8（B）可知，浪涌放电电流I经由第2二极管D2的P型阱区域P-Well的高电阻即电阻R21流入部分二极管D11（正向）和寄生二极管D4（逆向）。其结果，浪涌放电电流I流过时的阻抗变高，而部分二极管D11（正向）和寄生二极管D4（逆向）的附近被破坏的危险性降低。
另一方面，本发明者进而研究了构成输出缓冲器14和电源间钳位电路15等的MOS晶体管元件、构成电源保护电路16的指状形状的第3二极管D3中的薄弱点。
图11是以在本发明之前由本发明者研究的MOS晶体管为例子，说明构成电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件的图。
如图11（A）的等价电路所示，构成电源间钳位电路15的N沟道MOS晶体管Mn2的漏极D和源极S分别连接到电源端子11的高电压端子VH和接地端子12的低电压端子VL，栅极G和P型阱区域P-Well连接到接地端子12的低电压端子VL。
如图11（B）的平面构造所示，构成电源间钳位电路15的N沟道MOS晶体管Mn2的栅极G由多个指状电极形成，在各栅极指状电极的左右形成了形成漏极D的N型杂质区域和形成源极S的N型杂质区域。在多个指状电极G、多个漏极N型杂质区域D、以及多个源极N型杂质区域S的周边，以环型平面形状形成了用斜线的网线表示的绝缘分离层Iso。在绝缘分离层Iso的环型平面形状的周围，以环型平面形状形成了作为保护环Grd_Rng发挥功能的P型杂质区域。进而，在作为保护环Grd_Rng发挥功能的P型杂质区域的周围，以环型平面形状形成了绝缘分离层Iso。另外，根据对P型阱区域P-Well进行供电的目的、降低从保护环Grd_Rng的内部中形成的N沟道MOS晶体管Mn2向图1所示的半导体集成电路1的内部电路传递噪声的传递量的目的、以及降低由于来自图1所示的半导体集成电路1的内部电路的噪声而闭锁破坏保护环Grd_Rng的内部中形成的N沟道MOS晶体管Mn2的危险性的目的，形成了保护环Grd_Rng的P型杂质区域。
如沿着图11（B）的平面构造的切断线X-X′的剖面构造即图11（C）所示，对多个漏极N型杂质区域供给电源端子11的高电压端子VH，对保护环Grd_Rng的P型杂质区域、多个源极N型杂质区域、多个栅极/指状电极、以及P型阱区域P-Well供给接地端子12的低电压端子VL。
如沿着图11（B）的平面构造的切断线Y-Y′的剖面构造即图11（D）所示，漏极N型杂质区域经由多个触点连接到电源端子11的高电压端子VH的电极，保护环Grd_Rng的P型杂质区域经由多个触点连接到接地端子12的低电压端子VL的电极。
如图11（B）的平面构造所示，在沿着切断线Y-Y′形成为纵长的长方形的漏极N型杂质区域D和源极N型杂质区域S中形成了纵长地排列的多个触点。另外，在图11（B）的平面构造的右边的保护环Grd_Rng的P型杂质区域和左边保护环Grd_Rng的P型杂质区域中，形成了纵长地排列的多个触点。进而，在图11（B）的平面构造的上边的保护环Grd_Rng的P型杂质区域和下边的保护环Grd_Rng的P型杂质区域中，形成了沿着切断线X-X′横长地排列的多个触点。
假设在对图11所示的电源间钳位电路15的N沟道MOS晶体管Mn2的接地端子12的低电压端子VL供给了接地电位Vss的状态下，将正电压浪涌脉冲电压P_Pls施加到电源端子11的高电压端子VH的情况。最初，如从图11（D）的剖面构造可知，漏极N型杂质区域与P型阱区域P-Well之间的寄生二极管击穿，所以从漏极N型杂质区域对P型阱区域P-Well流入最初的浪涌放电电流。因此，该最初的浪涌放电电流流入P型阱区域P-Well的高电阻，从而P型阱区域P-Well的电压上升。其结果，如从图11（C）的剖面构造可知，寄生双极性晶体管Trs成为ON状态，在电源端子11的高电压端子VH与接地端子12的低电压端子VL之间低阻抗地流过由寄生双极性晶体管Trs引起的大的浪涌放电电流。另外，在寄生双极性晶体管Trs中，使漏极N型杂质区域、P型阱区域P-Well、以及源极N型杂质区域分别形成为集电极、基极、以及发射极。
但是，通过在本发明之前由本发明者进行的研究可知，在漏极N型杂质区域与P型阱区域P-Well之间的寄生二极管最初击穿时，在图11（B）的平面构造和图11（D）的剖面构造中示出的Wk_Sp的部分，PN结的最初的浪涌放电电流的电流密度高于其以外的部分的PN结，成为薄弱点的危险性高。
在图11（B）的平面构造中，在沿着切断线Y-Y′形成为纵长的长方形的漏极N型杂质区域D的短边的薄弱点Wk_Sp的部分，漏极N型杂质区域与保护环Grd_Rng的P型杂质区域之间的距离b小。相对于此，如从沿着图11（B）的平面构造的切断线X-X′的剖面构造即图11（C）可知，形成为纵长的长方形的漏极N型杂质区域D的长边部分与保护环Grd_Rng的P型杂质区域之间的距离成为栅极G的指状电极的宽度、源极N型杂质区域的宽度、以及内侧绝缘分离层Iso的宽度a的合计的大的距离。其结果，在距离b小的纵长的长方形的短边部分的薄弱点Wk_Sp的部分，相比于其以外的部分，串联电阻更小，最初的浪涌放电电流的电流密度更高，薄弱点Wk_Sp的部分被破坏。
图21是说明构成在本发明之前由本发明者研究的电源保护电路16的第3二极管D3的半导体器件（指状形状的N型二极管的例子）的图。
如图21（A）的等价电路所示，构成电源保护电路16的第3二极管D3的阴极和阳极分别连接到电源端子11的高电压端子VH和接地端子12的低电压端子VL。
如图21（B）的平面构造所示，为了形成构成电源保护电路16的第3二极管D3，形成了形成阴极K的多个N型杂质区域和形成阳极A的多个P型杂质区域。在形成阴极K的多个N型杂质区域和形成阳极A的多个P型杂质区域的周边，以环型平面形状形成用斜线的网线表示的绝缘分离层Iso。在绝缘分离层Iso的环型平面形状的周围，以环型平面形状形成了作为保护环Grd_Rng发挥功能的P型杂质区域。进而，在作为保护环Grd_Rng发挥功能的P型杂质区域的周围，以环型平面形状形成了绝缘分离层Iso。另外，根据对P型阱区域P-Well进行供电的目的、降低从保护环Grd_Rng的内部中形成的第3二极管向图1所示的半导体集成电路1的内D3部电路传递噪声的传递量的目的、以及降低由于来自图1所示的半导体集成电路1的内部电路的噪声而闭锁破坏保护环Grd_Rng的内部中形成的第3二极管D3的危险性的目的，形成了保护环Grd_Rng的P型杂质区域。
如沿着图21（B）的平面构造的切断线X-X′的剖面构造即图21（C）所示，对形成阴极K的多个N型杂质区域供给电源端子11的高电压端子VH，对保护环Grd_Rng的P型杂质区域、形成阳极A的多个P型杂质区域、以及P型阱区域P-Well供给接地端子12的低电压端子VL。
如沿着图21（B）的平面构造的切断线Y-Y′的剖面构造即图21（D）所示，形成阴极K的N型杂质区域经由多个触点连接到电源端子11的高电压端子VH的电极，保护环Grd_Rng的P型杂质区域经由多个触点连接到接地端子12的低电压端子VL的电极。
如图21（B）的平面构造所示，在沿着切断线Y-Y′形成为纵长的长方形的形成阴极K的多个N型杂质区域和形成阳极A的多个P型杂质区域中，形成纵长地排列的多个触点。另外，在图21（B）的平面构造的右边的保护环Grd_Rng的P型杂质区域和左边保护环Grd_Rng的P型杂质区域中，形成纵长地排列的多个触点。进而，在图21（B）的平面构造的上边的保护环Grd_Rng的P型杂质区域和下边的保护环Grd_Rng的P型杂质区域中，形成沿着切断线X-X′横长地排列的多个触点。
假设在对图21所示的电源保护电路16的第3二极管D3的阳极A供给了低电压端子VL的接地电位Vss的状态下，将正电压浪涌脉冲电压P_Pls施加到阴极K的高电压端子VH的情况。如从图21（D）的剖面构造可知，形成阴极K的N型杂质区域与P型阱区域P-Well之间的寄生二极管击穿，所以从形成阴极K的N型杂质区域向P型阱区域P-Well流入浪涌放电电流。
但是，通过在本发明之前由本发明者进行的研究可知，在形成阴极K的多个N型杂质区域与P型阱区域P-Well之间的多个寄生二极管击穿时，在图21（B）的平面构造和图21（D）的剖面构造所示的Wk_Sp的部分，PN结的浪涌放电电流的电流密度高于其以外的部分的PN结，成为薄弱点的危险性高。
在图21（B）的平面构造中，在沿着切断线Y-Y′形成为纵长的长方形的阴极K的N型杂质区域的短边的薄弱点Wk_Sp的部分形成阴极K的N型杂质区域与保护环Grd_Rng的P型杂质区域之间的距离b小。另一方面，如从沿着图21（B）的平面构造的切断线X-X′的剖面构造即图21（C）可知，形成为纵长的长方形的阴极K的N型杂质区域的长边部分与保护环Grd_Rng的P型杂质区域或者形成阳极A的P型杂质区域之间的距离a成为与距离b相同的程度。
不论是距离a的形成为纵长的长方形的阴极K的N型杂质区域的短边部分、还是距离b的形成为纵长的长方形的阴极K的N型杂质区域的长边部分，阴极K的N型杂质区域与保护环Grd_Rng或者形成阳极A的P型杂质区域之间的逆向电流都由N型杂质区域和P型杂质区域的平行对置宽度决定。但是，在形成为纵长的长方形的阴极K的N型杂质区域的4个角部分发生强的电场，所以比平行对置部分的逆向电流更大的逆向电流流入4个角部分。如果假设为流入角部分的大的逆向电流的一半和其余一半分别流入短边部分和长边部分，则短边部分的电流增加量大于长边部分的电流增加量。其结果，形成为纵长的长方形的阴极K的N型杂质区域的短边部分成为薄弱点Wk_Sp而浪涌放电电流的电流密度变高，并被破坏。
本发明是考虑以上那样的在本发明之前由本发明者等进行的研究的结果而作出的。
因此，本发明的目的在于，减轻存在于构成静电保护电路的保护元件与形成于保护元件的周边的保护环区域之间的PN结部的脆弱的部分（薄弱点）被破坏的危险性。
本发明的上述以及其他目的和新的特征根据本说明书的记述以及附图将更加明确。
如果简单说明本申请公开的发明中的代表性的部分，则如下所述。
即，本发明的代表性的实施方式是具备静电保护电路（13、15、16）的半导体集成电路（1）（参照图1）。
上述半导体集成电路为了形成上述静电保护电路的保护元件（Mn2），具备第1导电类型的半导体区域（P-Well）、和作为与上述第1导电类型相反的导电类型的第2导电类型的第1杂质区域（N）、以及由上述第1导电类型的第2杂质区域（P）形成的保护环（Grd_Rng）（参照图11）。
上述第1杂质区域（N）作为至少具有长边和短边的长方形的平面构造而形成于上述半导体区域的内部。
由上述第2杂质区域形成的上述保护环以包围上述第1杂质区域的周边的方式以环型平面形状形成于上述半导体区域的内部。
在上述第1杂质区域的上述长方形的平面构造的上述短边，形成破坏的危险性高于其他部分的薄弱点（Wk_SP）。
在与上述长方形的平面构造的上述长边对置的上述保护环的第1部分，形成沿着上述长边的方向排列的多个电气的触点。
在与形成于上述长方形的平面构造的上述短边的上述薄弱点对置的上述保护环的第2部分，省略了多个电气的触点的形成（参照图12）。
如果简单说明通过在本申请中公开的发明中的代表性的部分得到的效果，则如下所述，
即，根据本发明，能够减轻存在于构成静电保护电路的保护元件与形成于保护元件的周边的保护环区域之间的PN结部的脆弱的部分（薄弱点）被破坏的危险性。
附图说明
图1是示出具备本发明的实施方式1的静电保护电路（ESD保护电路）的半导体集成电路的结构的图。
图2是说明与图1同样地将半导体集成电路1的接地端子12作为基准端子（供给了接地电压GND=0V的状态），并将正电压浪涌脉冲电压P_Pls施加到输出端子10的ESD试验的情况（电源端子11是断开状态）的放电动作的图。
图3是示出在图1中说明的半导体集成电路1中未配置电源间钳位电路15时的样子的图。
图4是示出由于在图2中说明的半导体集成电路1中电源间钳位电路15的配置位置远离输出端子10而寄生布线电阻r3、r4变大的样子（从外部端子观察的电路15的综合性的阻抗大）的图。
图5是示出图3中示出的半导体集成电路1中的静电保护电路13的剖面构造以及放电路径例的图。
图6是示出图4所示的半导体集成电路1中的静电保护电路13的剖面构造以及放电路径例的图。
图7是说明图5所示的半导体集成电路1的静电保护电路13中包含的第1二极管D1和第2二极管D2的半导体器件的构造的等价电路的图。
图8是说明图6所示的半导体集成电路1的静电保护电路13中包含的第1二极管D1和第2二极管D2的半导体器件的构造的等价电路的图。
图9是说明图5所示的半导体集成电路1的静电保护电路13中包含的第1二极管D1的半导体器件的构造的图。
图10是说明图5所示的半导体集成电路1的静电保护电路13中包含的第2二极管D2的半导体器件的构造的图。
图11是以在本发明之前由本发明者研究的MOS晶体管为例子，说明构成电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件的图。
图12是说明构成本发明的实施方式1的电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件的图。
图13是说明构成作为本发明的比较参考例在本发明之前由本发明者研究过的电源间钳位电路15的P沟道MOS晶体管Mp2的半导体器件的图。
图14是说明构成本发明的实施方式1的电源间钳位电路15的P沟道MOS晶体管Mp2的半导体器件的图。
图15是说明构成作为本发明的比较参考例在本发明之前由本发明者研究过的电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件和构成本发明的实施方式1的电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件的图。
图16是说明构成作为本发明的比较参考例在本发明之前由本发明者研究过的电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件和构成本发明的实施方式1的电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件的图。
图17是说明构成本发明的实施方式1的电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件的图。
图18是说明构成本发明的实施方式1的电源间钳位电路15的P沟道MOS晶体管Mp2的半导体器件的图。
图19是说明构成作为本发明的比较参考例在本发明之前由本发明者研究过的电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件的图。
图20是说明构成本发明的实施方式1的电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件的图。
图21是说明构成在本发明之前由本发明者研究过的电源保护电路16的第3二极管D3的半导体器件（指状形状的N型二极管的例子）的图。
图22是说明构成在本发明之前由本发明者研究构的电源保护电路16的第3二极管D3的其他构造所构成的半导体器件的图。
图23是说明构成本发明的实施方式2的电源保护电路16的第3二极管D3的半导体器件的图。
图24是说明构成本发明的实施方式2的电源保护电路16的第3二极管D3的其他构造所构成的半导体器件的图。
图25是说明构成作为本发明的比较参考例在本发明之前由本发明者研究过的电源保护电路16的第3二极管D3的半导体器件的图。
图26是说明构成作为本发明的比较参考例在本发明之前由本发明者研究过的电源保护电路16的第3二极管D3的其他构造所构成的半导体器件的图。
图27是说明构成本发明的实施方式2的电源保护电路16的第3二极管D3的半导体器件的图。
图28是说明构成本发明的实施方式2的电源保护电路16的第3二极管D3的其他构造所构成的半导体器件的图。
图29是说明构成本发明的实施方式2的电源保护电路16的第3二极管D3的半导体器件的图。
图30是说明构成本发明的实施方式2的电源保护电路16的第3二极管D3的其他构造所构成的半导体器件的图。
图31是说明构成本发明的实施方式2的电源保护电路16的第3二极管D3的半导体器件的图。
图32是说明构成本发明的实施方式2的电源保护电路16的第3二极管D3的其他构造所构成的半导体器件的图。
图33是说明构成作为本发明的比较参考例在本发明之前由本发明者研究过的开关电路17的N沟道MOS晶体管Mn3的半导体器件的图。
图34是说明本发明的实施方式3的开关电路17的N沟道MOS晶体管Mn3的半导体器件的图。
图35是说明本发明的实施方式4的静电保护电路13的第1二极管D1和第2二极管D2的半导体器件的图。
图36是示出具备本发明的实施方式5的静电保护电路（ESD保护电路）的半导体集成电路的结构的图。
图37是示出本发明的实施方式6的半导体集成电路中的电源间钳位电路15的其他结构的图。
图38是示出本发明的实施方式7的半导体集成电路中的去耦电容的半导体器件的结构的图。
图39是示出本发明的实施方式7的图38所示的去耦电容Cd的半导体集成电路的半导体芯片内部中的布局的结构的图。
图40是说明构成图39所示的本发明的实施方式7的半导体集成电路中包含的输出静电保护电路13或者输入静电保护电路19的第1二极管D1和第2二极管D2的半导体器件的图。
图41是示出内置图39所示的本发明的实施方式7的去耦电容的半导体集成电路的结构的俯视图。
图42是示出图39和图41所示的本发明的实施方式7的半导体集成电路与液晶显示设备（LCD）连接的样子的图。
（符号说明）
1：半导体集成电路；10：外部端子；11：电源端子；12：接地端子；13：静电保护电路；14：输出缓冲器；15：电源间钳位电路；16：电源保护电路；17：开关电路；18：输入缓冲器；19：静电保护电路；P-Well：P型阱区域；N-Well：N型阱区域；G：栅极；D：漏极杂质区域；S：源极杂质区域；Iso：绝缘分离层；Grd_Rng：保护环；Wk_Sp：薄弱点；Del：触点省略部分；A：阳极区域；K：阴极区域。
具体实施方式
1.实施方式的概要
首先，对本申请中公开的发明的代表性的实施方式，说明概要。在关于代表性的实施方式的概要说明中附加括弧而参照的附图的参照符号仅例示包含于附加了该参照符号的构成要素的概念的部分。
〔1〕本发明的代表性的实施方式是具备静电保护电路（13、15、16）的半导体集成电路（1）（参照图1）。
上述半导体集成电路为了形成上述静电保护电路的保护元件（Mn2），具备第1导电类型的半导体区域（P-Well）、作为与上述第1导电类型相反的导电类型的第2导电类型的第1杂质区域（N）、以及由上述第1导电类型的第2杂质区域（P）形成的保护环（Grd_Rng）（参照图11）。
上述第1杂质区域（N）作为至少具有长边和短边的长方形的平面构造而形成于上述半导体区域的内部。
由上述第2杂质区域形成的上述保护环以包围上述第1杂质区域的周边的方式以环型平面形状形成于上述半导体区域的内部。
在上述第1杂质区域的上述长方形的平面构造的上述短边，形成了破坏的危险性比其他部分高的薄弱点（Wk_SP）。
在与上述长方形的平面构造的上述长边对置的上述保护环的第1部分，形成沿着上述长边的方向排列的多个电气的触点。
在与形成于上述长方形的平面构造的上述短边的上述薄弱点对置的上述保护环的第2部分，省略了多个电气的触点的形成是其特征（参照图12）。
根据上述实施方式，能够减轻构成静电保护电路的保护元件与形成于保护元件的周边的保护环区域之间的薄弱点被破坏的危险性。
在优选的实施方式中，上述第2导电类型的上述第1杂质区域包括在上述短边的方向上重复形成的多个第1杂质区域。
在上述多个第1杂质区域之间，沿着上述长边的方向形成MOS晶体管的栅电极（G）。
上述多个第1杂质区域的一方和另一方分别作为上述MOS晶体管的源极（S）和漏极（D）发挥功能。
作为上述MOS晶体管的基板发挥功能的上述第1导电类型的上述半导体区域经由上述保护环而与作为上述MOS晶体管的上述源极发挥功能的上述多个第1杂质区域的上述一方电连接。
在作为上述MOS晶体管的上述漏极发挥功能的上述多个第1杂质区域的上述另一方的上述长方形的平面构造的上述短边，形成上述薄弱点。
在上述保护环的内部，形成作为上述MOS晶体管的上述源极发挥功能的上述多个第1杂质区域的上述一方、以及作为上述MOS晶体管的上述栅电极和上述MOS晶体管的上述漏极发挥功能的上述多个第1杂质区域的上述另一方。
在与作为上述MOS晶体管的上述源极发挥功能的上述多个第1杂质区域的上述一方的上述长方形的平面构造的上述长边对置的上述保护环的上述第1部分，形成沿着上述长边的方向排列的上述多个电气的触点。
在与形成于作为上述MOS晶体管的上述漏极发挥功能的上述多个第1杂质区域的上述另一方的上述长方形的平面构造的上述短边的上述薄弱点对置的上述保护环的上述第2部分，省略了多个电气的触点的形成是其特征（参照图12）。
在其他优选的实施方式中，作为上述MOS晶体管的上述源极发挥功能的上述多个第1杂质区域的上述一方包括多个源极杂质区域，作为上述MOS晶体管的上述漏极发挥功能的上述多个第1杂质区域的上述另一方包括多个漏极杂质区域，上述MOS晶体管的上述栅电极包括多个栅电极。
在上述保护环的上述内部，形成了上述多个源极杂质区域、上述多个栅电极、以及上述多个漏极杂质区域是其特征（参照图12）。
进而，在其他优选的实施方式中，在作为上述MOS晶体管的上述多个漏极杂质区域的上述多个第1杂质区域的多个上述长方形的平面构造的多个短边，形成多个薄弱点。
在与形成于上述多个上述长方形的平面构造的上述多个短边的上述多个薄弱点对置的上述保护环的多个第2部分，省略了多个电气的触点的形成是其特征（参照图12）。
在更优选的实施方式中，在与作为上述MOS晶体管的上述源极发挥功能的上述多个第1杂质区域的上述一方的上述长方形的平面构造的上述短边对置的上述保护环的第3部分，也省略了多个电气的触点的形成是其特征（参照图16、图17）
在其他更优选的实施方式中，在由上述第2杂质区域形成的上述保护环的周边，形成由上述第2导电类型的第3杂质区域（N）形成的另一个保护环（Grd_Rng）。
在上述第1导电类型的上述半导体区域（P-Well）的周边且上述其他保护环的正下方，形成上述第2导电类型的另一个半导体区域（N-Well）。
能够经由上述另一个保护环对上述第2导电类型的上述另一个半导体区域供给规定的电压是其特征（参照图17）。
进而，在其他更优选的实施方式中，在作为上述MOS晶体管的上述源极发挥功能的上述多个第1杂质区域的上述一方的上述长方形的上述平面构造的表面、和作为上述MOS晶体管的上述漏极发挥功能的上述多个第1杂质区域的上述另一方的上述长方形的上述平面构造的表面，分别形成作为高融点金属与硅的合金的硅化物。
在形成于作为上述MOS晶体管的上述漏极发挥功能的上述多个第1杂质区域的上述另一方的上述长方形的平面构造的上述短边的上述薄弱点处，实质上未形成上述硅化物的硅化物块或者将上述硅化物的硅化物块的宽度设定为小于其他部分是其特征（参照图20）。
在其他更优选的实施方式中，上述第2导电类型的上述第1杂质区域（N）作为成为上述保护元件的二极管（D3）的阴极和阳极的一方发挥功能，另一方面，上述第1导电类型的上述半导体区域（P-Well）和由上述第1导电类型的上述第2杂质区域（P）形成的保护环（Grd_Rng）作为成为上述保护元件的上述二极管的上述阴极和上述阳极的另一方发挥功能。
在作为成为上述保护元件的上述二极管的上述阴极和上述阳极的上述一方发挥功能的上述第2导电类型的上述第1杂质区域（N）的上述长方形的平面构造的上述短边，形成上述薄弱点（Wk_SP）。
在与形成于作为成为上述保护元件的上述二极管的上述阴极和上述阳极的上述一方发挥功能的上述第2导电类型的上述第1杂质区域的上述长方形的平面构造的上述短边的上述薄弱点对置的上述保护环的第2部分，省略了多个电气的触点的形成是其特征（参照图23、图27、图29、图31）。
进而，在其他更优选的实施方式中，作为成为上述保护元件的上述二极管的上述阴极和上述阳极的上述一方发挥功能的上述第2导电类型的上述第1杂质区域包括多个第1杂质区域（K……K）。
在作为成为上述保护元件的上述二极管的上述阴极和上述阳极的上述一方发挥功能的上述多个第1杂质区域的上述长方形的平面构造的上述短边，形成上述薄弱点。
在上述保护环的内部，形成作为成为上述保护元件的上述二极管的上述阴极和上述阳极的上述一方发挥功能的上述多个第1杂质区域。
在与形成于作为上述二极管的上述阴极和上述阳极的上述一方发挥功能的上述多个第1杂质区域的上述长方形的平面构造的上述短边的上述薄弱点对置的上述保护环的上述第2部分，省略了多个电气的触点的形成是其特征（参照图23）。
在具体的实施方式中，在作为上述二极管的上述阴极和上述阳极的上述一方发挥功能的上述第2导电类型的上述第1杂质区域的表面，形成作为高融点金属与硅的合金的硅化物。
在形成于作为上述二极管的上述阴极和上述阳极的上述一方发挥功能的上述第1杂质区域的上述长方形的平面构造的上述短边的上述薄弱点处，实质上未形成上述硅化物的硅化物块或者将上述硅化物的硅化物块的宽度设定为小于其他部分是其特征（参照图27、图29、图31）。
在其他具体的实施方式中，上述第2导电类型的上述第1杂质区域包括在上述短边的方向上重复形成的多个第1杂质区域。
在上述多个第1杂质区域之间，沿着上述长边的方向形成MOS晶体管的栅电极（G）。
上述多个第1杂质区域的一方和另一方分别作为上述MOS晶体管的源极（S）和漏极（D）发挥功能。
由上述第2杂质区域形成的上述保护环以及作为上述MOS晶体管的基板发挥功能的上述第1导电类型的上述半导体区域、作为上述MOS晶体管的上述源极发挥功能的上述多个第1杂质区域的上述一方、和作为上述MOS晶体管的上述漏极发挥功能的上述多个第1杂质区域的上述另一方能够通过分别不同的驱动电压（VP-Well、VS、VD）进行驱动。
在作为上述MOS晶体管的上述源极发挥功能的上述多个第1杂质区域的上述一方的上述长方形的平面构造的上述短边、和作为上述MOS晶体管的上述漏极发挥功能的上述多个第1杂质区域的上述另一方的上述长方形的平面构造的上述短边，形成上述薄弱点。
在上述保护环的内部，形成作为上述MOS晶体管的上述源极发挥功能的上述多个第1杂质区域的上述一方、上述MOS晶体管的上述栅电极以及作为上述MOS晶体管的上述漏极发挥功能的上述多个第1杂质区域的上述另一方。
在与作为上述MOS晶体管的上述源极发挥功能的上述多个第1杂质区域的上述一方的上述长方形的平面构造的上述长边对置的上述保护环的上述第1部分，形成沿着上述长边的方向排列的上述多个电气的触点。
在与形成于作为上述MOS晶体管的上述源极发挥功能的上述多个第1杂质区域的上述一方的上述长方形的平面构造的上述短边的上述薄弱点对置的上述保护环的上述第2部分，省略了多个电气的触点的形成。
在与形成于作为上述MOS晶体管的上述漏极发挥功能的上述多个第1杂质区域的上述另一方的上述长方形的平面构造的上述短边的上述薄弱点对置的上述保护环的上述第2部分，省略了多个电气的触点的形成是其特征（参照图34）。
在更具体的实施方式中，上述保护环以及上述基板、上述源极、和上述漏极能够通过上述分别不同的驱动电压进行驱动的上述MOS晶体管是在使用了配置于上述半导体集成电路（1）的外部的外部电容的开关电路中使用的开关（参照图34）。
在其他更具体的实施方式中，上述半导体集成电路（1）还具备外部输出端子（10）、和驱动该外部输出端子的输出缓冲器（14）。
特征在于，上述静电保护电路（13、15、16）防止由于从上述半导体集成电路（1）的外部供给的浪涌电压而破坏上述输出缓冲器（参照图1）。
在最具体的实施方式中，上述半导体集成电路（1）还具备外部输入端子（10）、和连接到该外部输入端子的输入缓冲器（18）。
特征在于，上述静电保护电路（13、15、16）防止由于从上述半导体集成电路（1）的外部供给的浪涌电压而破坏上述输入缓冲器（参照图36）。
〔2〕本发明的其他观点的代表性的实施方式是具备静电保护电路（13、15、16）的半导体集成电路（1）（参照图1）。
上述半导体集成电路为了形成上述静电保护电路的保护元件（Mn2），具备第1导电类型的半导体区域（P-Well）、作为与上述第1导电类型相反的导电类型的第2导电类型的第1杂质区域（N）、以及由上述第1导电类型的第2杂质区域（P）形成的保护环（Grd_Rng）（参照图11）。
上述第1杂质区域（N）作为至少具有长边和短边的长方形的平面构造而形成于上述半导体区域的内部。
由上述第2杂质区域形成的上述保护环以包围上述第1杂质区域的周边的方式，以环型平面形状形成于上述半导体区域的内部。
在与上述长方形的平面构造的上述长边对置的上述保护环的第1部分，形成沿着上述长边的方向排列的多个电气的触点。
在与上述长方形的平面构造的上述短边对置的上述保护环的第2部分，省略了多个电气的触点的形成是其特征（参照图12）。
根据上述实施方式，能够减轻构成静电保护电路的保护元件与形成于保护元件的周边的保护环区域之间的薄弱点被破坏的危险性。
在优选的实施方式中，上述第2导电类型的上述第1杂质区域包括在上述短边的方向上重复形成的多个第1杂质区域。
在上述多个第1杂质区域之间，沿着上述长边的方向形成MOS晶体管的栅电极（G）。
上述多个第1杂质区域的一方和另一方分别作为上述MOS晶体管的源极（S）和漏极（D）发挥功能。
作为上述MOS晶体管的基板发挥功能的上述第1导电类型的上述半导体区域经由上述保护环而与作为上述MOS晶体管的上述源极发挥功能的上述多个第1杂质区域的上述一方电连接。
在上述保护环的内部，形成作为上述MOS晶体管的上述源极发挥功能的上述多个第1杂质区域的上述一方、上述MOS晶体管的上述栅电极以及作为上述MOS晶体管的上述漏极发挥功能的上述多个第1杂质区域的上述另一方。
在与作为上述MOS晶体管的上述源极发挥功能的上述多个第1杂质区域的上述一方的上述长方形的平面构造的上述长边对置的上述保护环的上述第1部分，形成沿着上述长边的方向排列的上述多个电气的触点。
在与作为上述MOS晶体管的上述漏极发挥功能的上述多个第1杂质区域的上述另一方的上述长方形的平面构造的上述短边对置的上述保护环的上述第2部分，省略了多个电气的触点的形成是其特征（参照图12）。
在其他优选的实施方式中，作为上述MOS晶体管的上述源极发挥功能的上述多个第1杂质区域的上述一方包括多个源极杂质区域，作为上述MOS晶体管的上述漏极发挥功能的上述多个第1杂质区域的上述另一方包括多个漏极杂质区域，上述MOS晶体管的上述栅电极包括多个栅电极。
在上述保护环的上述内部，形成有上述多个源极杂质区域、上述多个栅电极、以及上述多个漏极杂质区域是其特征（参照图12）。
进而，在其他优选的实施方式中，在与作为上述MOS晶体管的上述多个漏极杂质区域的上述多个第1杂质区域的多个上述长方形的平面构造的多个短边对置的上述保护环的多个第2部分，省略了多个电气的触点的形成是其特征（参照图12）。
在更优选的实施方式中，在与作为上述MOS晶体管的上述源极发挥功能的上述多个第1杂质区域的上述一方的上述长方形的平面构造的上述短边对置的上述保护环的第3部分，也省略了多个电气的触点的形成是其特征（参照图16、图17）
在其他更优选的实施方式中，在由上述第2杂质区域形成的上述保护环的周边，形成由上述第2导电类型的第3杂质区域（N）形成的另一个保护环（Grd_Rng）。
在上述第1导电类型的上述半导体区域（P-Well）的周边且上述其他保护环的正下方，形成上述第2导电类型的另一个半导体区域（N-Well）。
能够经由上述其他保护环对上述第2导电类型的上述另一个半导体区域供给规定的电压是其特征（参照图17）。
〔3〕本发明的其他观点的代表性的实施方式的半导体集成电路（1）还具备从上述半导体集成电路的外部分别供给电源电压（Vdd）和接地电位（Vss）的外部电源端子（11）和外部接地端子（12）。
上述静电保护电路包括连接在上述外部电源端子与上述外部接地端子之间的电源间钳位电路（15）。
作为上述电源间钳位电路的上述保护元件的上述MOS晶体管的上述漏极与上述源极之间的电流路径连接在上述外部电源端子与上述外部接地端子之间是其特征（参照图12）。
优选的实施方式的半导体集成电路（1）还具备具有比作为上述电源间钳位电路的上述保护元件的上述MOS晶体管开始电源间钳位动作的接通电压高的击穿破坏电压的去耦电容（Cd）。
上述去耦电容连接在上述外部电源端子与上述外部接地端子之间是其特征（参照图38）。
在其他优选的实施方式中，上述去耦电容是通过上述半导体集成电路的半导体制造工艺与作为上述电源间钳位电路的上述保护元件的上述MOS晶体管同时形成的MOS电容是其特征（参照图38）。
更优选的实施方式的半导体集成电路（1）由具有相互对置的第1和第2长边以及相互对置的第1和第2短边的长方形的半导体芯片形成。
沿着上述长方形的上述半导体芯片的上述第1和第2长边以及上述第1和第2短边，分别以环绕布线形状形成了干线电源布线（Main_Vdd）和干线接地布线（Main_Vss）。
在上述半导体芯片的上述第1长边，形成被从上述半导体集成电路的外部供给显示信息数据的多个信号端子（10）、被供给上述电源电压的上述外部电源端子（11）、以及被供给上述接地电位的上述外部接地端子（12）。
在上述半导体芯片的上述第2长边，形成生成用于驱动上述半导体集成电路的外部的显示设备的多个输出信号的多个输出端子（OUT1、OUT2…OUTn）。
在上述长方形的半导体芯片的内部，远离上述第2长边并且接近上述第1长边地设定与上述第1长边实质上平行的配置禁止区域（Cd_Proh）。
在上述配置禁止区域的内部或者附近，连接上述干线电源布线和上述外部电源端子，且连接上述干线接地布线和上述外部接地端子。
在上述配置禁止区域的上述内部，禁止配置上述去耦电容（Cd）是其特征（参照图39）。
在具体的实施方式中，在上述长方形的半导体芯片的上述内部，将上述配置禁止区域以外的区域设定为配置许可区域。
在上述配置许可区域的内部，配置了上述去耦电容（Cd）。
配置在上述配置许可区域的上述内部中的上述去耦电容经由上述电源间钳位电路而连接到上述外部电源端子以及上述外部接地端子是其特征（参照图39）。
更具体的实施方式的半导体集成电路还具备支线电源布线（Sub_Vdd）和支线接地布线（Sub_Vss）。
上述支线电源布线和上述支线接地布线对配置于上述配置许可区域的上述内部的内部电路（14、18）供给动作电压。
上述支线电源布线的一端和上述支线接地布线的一端分别连接到上述干线电源布线和上述干线接地布线，另一方面，上述支线电源布线的另一端和上述支线接地布线的另一端各自未连接到上述干线电源布线和上述干线接地布线。
在上述支线电源布线的上述另一端与上述支线接地布线的上述另一端之间，至少连接了上述电源间钳位电路是其特征（参照图39）。
在其他更具体的实施方式中，在上述支线电源布线的上述另一端与上述支线接地布线的上述另一端之间，与上述电源间钳位电路并联地连接有上述去耦电容是其特征（参照图39）。
进而，在其他更具体的实施方式中，上述电源间钳位电路包括时间常数电路（TCC），该时间常数电路（TCC）具有在上述外部电源端子与上述外部接地端子之间串联连接的时间常数形成电阻（Rs）和时间常数形成电容（Cs）。
上述时间常数电路的输出信号驱动作为上述电源间钳位电路的上述保护元件的上述MOS晶体管的上述栅电极是其特征（参照图37）。
在最具体的实施方式中，上述电源间钳位电路还包括CMOS反相器（Inv）是其特征（参照图37），该CMOS反相器（Inv）的输入端子和输出端子分别连接到上述时间常数电路的输出端子和作为上述保护元件的上述MOS晶体管的上述栅电极。
2.实施方式的详细内容
接下来，进一步详述实施方式。另外，在用于说明用于实施发明的最佳方式的全部图中，对具有与上述图相同的功能的部件附加同一符号，并省略其重复的说明。
[实施方式1]
《半导体集成电路的结构》
图1是示出具备本发明的实施方式1的静电保护电路（ESD保护电路）的半导体集成电路的结构的图。
图1所示的半导体集成电路1包括输出端子10、静电保护电路13、输出缓冲器14、电源间钳位电路15、电源保护电路16、电源端子11以及接地端子12。另外，电阻r1、r2、r3、r4是布线电阻。
《输出缓冲器》
输出缓冲器14包括在电源端子11与接地端子12之间串联连接的P沟道MOS晶体管Mp1和N沟道MOS晶体管Mn1，P沟道MOS晶体管Mp1的漏极和N沟道MOS晶体管Mn1的漏极的驱动输出信号经由静电保护电路13被供给给输出端子10。
《静电保护电路》
静电保护电路13用于防止在成为静电破坏的原因的浪涌电压施加到输出端子10时输出缓冲器14的P沟道MOS晶体管Mp1和N沟道MOS晶体管Mn1被破坏。静电保护电路13包括第1二极管D1、第2二极管D2以及电阻R1，第1二极管D1的阳极和第2二极管D2的阴极连接到输出端子10，第1二极管D1的阴极连接到电源端子11，第2二极管D2的阳极连接到接地端子12。进而，第1二极管D1的阳极和第2二极管D2的阴极经由电阻R1连接到输出缓冲器14的P沟道MOS晶体管Mp1的漏极和N沟道MOS晶体管Mn1的漏极。
《电源间钳位电路》
电源间钳位电路15包括N沟道MOS晶体管Mn2、电阻R2、以及二极管D4，N沟道MOS晶体管Mn2的漏极和源极分别连接到电源端子11和接地端子12，在N沟道MOS晶体管Mn2的栅极与源极之间并联连接电阻R2和二极管D4。
《电源保护电路》
电源保护电路16包括第3二极管D3，第3二极管D3的阴极和阳极分别连接到电源端子11和接地端子12。如果在对图1所示的半导体集成电路1的接地端子12供给了接地电位Vss的状态下，对电源端子11施加负电压浪涌脉冲电压，则第3二极管D3成为正向而流过浪涌放电电流，负电压浪涌脉冲电压的能量被消耗，从而能够防止输出缓冲器14的P沟道MOS晶体管Mp1和N沟道MOS晶体管Mn1被破坏。
《电源间钳位电路的半导体器件》
图12是说明构成本发明的实施方式1的电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件的图。
与图11（A）的等价电路同样地，如图12（A）的等价电路所示，构成电源间钳位电路15的N沟道MOS晶体管Mn2的漏极D和源极S分别连接到电源端子11的高电压端子VH和接地端子12的低电压端子VL，栅极G和P型阱区域P-Well连接到接地端子12的低电压端子VL。
与图11（B）的平面构造同样地，如图12（B）的平面构造所示，构成电源间钳位电路15的N沟道MOS晶体管Mn2的栅极G由多个指状电极形成，在各栅极指状电极的左右形成有形成漏极D的N型杂质区域和形成源极S的N型杂质区域。在多个指状电极G、多个漏极N型杂质区域D、以及多个源极N型杂质区域S的周边，以环型平面形状形成用斜线的网线表示的绝缘分离层Iso。在绝缘分离层Iso的环型平面形状的周围，以环型平面形状形成作为保护环Grd_Rng发挥功能的P型杂质区域。进而，在作为保护环Grd_Rng发挥功能的P型杂质区域的周围，以环型平面形状形成了绝缘分离层Iso。另外，根据对P型阱区域P-Well进行供电的目的、降低从形成于保护环Grd_Rng的内部的N沟道MOS晶体管Mn2向图1所示的半导体集成电路1的内部电路传递噪声的传递量的目的、以及降低由于来自图1所示的半导体集成电路1的内部电路的噪声而闭锁破坏形成于保护环Grd_Rng的内部中形成的N沟道晶体管的目的，形成了保护环Grd_Rng的P型杂质区域。
与图11（B）的平面构造同样地，如图12（B）的平面构造所示，在形成为纵长的长方形的漏极N型杂质区域D和源极N型杂质区域S中形成有纵长地排列的多个触点。另外，在图12（B）的平面构造的右边的保护环Grd_Rng的P型杂质区域和左边保护环Grd_Rng的P型杂质区域形成有纵长地排列的多个触点。进而，在图12（B）的平面构造的上边的保护环Grd_Rng的P型杂质区域和下边的保护环Grd_Rng的P型杂质区域形成有横长地排列的多个触点。
但是，与图11（B）的平面构造不同地，在图12（B）的平面构造的上边的保护环Grd_Rng的P型杂质区域和下边的保护环Grd_Rng的P型杂质区域，如虚线Del所示，省略了与形成为纵长的长方形的N型杂质区域D的短边的薄弱点Wk_Sp对置的部分的多个触点。因此，通过省略如虚线Del所示的多个触点，形成为纵长的长方形的N型杂质区域D的短边的薄弱点Wk_Sp的部分的串联电阻增加，所以能够降低薄弱点Wk_Sp被破坏的危险性。
图12（C）的平面构造仍是说明构成本发明的实施方式1的电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件的平面构造的图。
图12（C）的平面构造与图12（B）所示的平面构造不同点在于，形成为纵长的长方形的漏极N型杂质区域D的短边的薄弱点Wk_Sp的部分的漏极N型杂质区域与保护环Grd_Rng的P型杂质区域之间的距离b′被设定为小于图12（B）时的距离b。
其结果，根据图12（C）的平面构造，能够维持与图11（B）的平面构造同样的ESD耐久量，另一方面，相比于图11（B）的平面构造的情况，能够降低电源间钳位电路15的N沟道MOS晶体管Mn2的元件面积。
图13是说明构成作为本发明的比较参考例在本发明之前由本发明者研究过的电源间钳位电路15的P沟道MOS晶体管Mp2的半导体器件的图。
如图13（A）的等价电路所示，构成电源间钳位电路15的P沟道MOS晶体管Mp2的漏极D和源极S分别连接到接地端子12的低电压端子VL和电源端子11的高电压端子VH，栅极G和N型阱区域N-Well连接到电源端子11的高电压端子VH。
如图13（B）的平面构造所示，构成电源间钳位电路15的P沟道MOS晶体管Mp2的栅极G由多个指状电极形成，在各栅极指状电极的左右形成有形成漏极D的P型杂质区域和形成源极S的P型杂质区域。在多个指状电极G、多个漏极P型杂质区域D、以及多个源极P型杂质区域S的周边，以环型平面形状形成了用斜线的网线表示的绝缘分离层Iso。在绝缘分离层Iso的环型平面形状的周围，以环型平面形状形成了作为保护环Grd_Rng发挥功能的N型杂质区域。进而，在作为保护环Grd_Rng发挥功能的N型杂质区域的周围，以环型平面形状形成了绝缘分离层Iso。
如沿着图13（B）的平面构造的切断线X-X′的剖面构造即图13（C）所示，对多个漏极P型杂质区域供给接地端子12的低电压端子VL，对保护环Grd_Rng的N型杂质区域、多个源极P型杂质区域、多个栅极/指状电极、以及N型阱区域N-Well供给电源端子11的高电压端子VH。
如沿着图13（B）的平面构造的切断线Y-Y′的剖面构造即图13（D）所示，漏极P型杂质区域经由多个触点连接到电源端子11的低电压端子VL的电极，保护环Grd_Rng的N型杂质区域经由多个触点连接到接地端子12的高电压端子VH的电极。
如图13（B）的平面构造所示，在沿着切断线Y-Y′形成为纵长的长方形的漏极P型杂质区域D和源极P型杂质区域S形成有纵长地排列的多个触点。另外，在图13（B）的平面构造的右边的保护环Grd_Rng的N型杂质区域和左边保护环Grd_Rng的N型杂质区域，形成了纵长地排列的多个触点。进而，在图13（B）的平面构造的上边的保护环Grd_Rng的P型杂质区域和下边的保护环Grd_Rng的P型杂质区域中，形成了沿着切断线X-X′横长地排列的多个触点。
假设在对图13所示的电源间钳位电路15的P沟道MOS晶体管Mp2的接地端子12的低电压端子VL供给了接地电位Vss的状态下，将正电压浪涌脉冲电压P_Pls施加到电源端子11的高电压端子VH的情况。最初，根据图13（D）的剖面构造可知，漏极P型杂质区域与N型阱区域N-Well之间的寄生二极管击穿，所以从N型阱区域N-Well对漏极P型杂质区域流入最初的浪涌放电电流。因此，该最初的浪涌放电电流流入N型阱区域N-Well的高电阻，从而N型阱区域N-Well的电压降低。其结果，根据图13（C）的剖面构造可知，寄生双极性晶体管Trs成为ON状态，在电源端子11的高电压端子VH与接地端子12的低电压端子VL之间以低阻抗流过由寄生双极性晶体管Trs引起的大的浪涌放电电流。另外，在寄生双极性晶体管Trs中，作为集电极、基极以及发射极分别形成漏极P型杂质区域、N型阱区域N-Well以及源极P型杂质区域。
但是，通过在本发明之前由本发明者进行的研究可知，在漏极P型杂质区域与N型阱区域N-Well之间的寄生二极管最初击穿时，在图13（B）的平面构造和图13（D）的剖面构造所示的薄弱点Wk_Sp的部分PN结的最初的浪涌放电电流的电流密度比其以外的部分的PN结更高，薄弱点Wk_Sp的部分被破坏的危险性更高。
在图13（B）的平面构造中，在沿着切断线Y-Y′形成为纵长的长方形的漏极P型杂质区域D的短边的薄弱点Wk_Sp的部分，漏极P型杂质区域与保护环Grd_Rng的N型杂质区域之间的距离b小。相对于此，根据沿着图13（B）的平面构造的切断线X-X′的剖面构造即图13（C）可知，形成为纵长的长方形的漏极P型杂质区域D的长边部分与保护环Grd_Rng的N型杂质区域之间的距离成为栅极G的指状电极的宽度、源极N型杂质区域的宽度、以及内侧绝缘分离层Iso的宽度a的合计的大的距离。其结果，在距离b小的纵长的长方形的短边部分的薄弱点Wk_Sp的部分，相比于其以外的部分，串联电阻更小，最初的浪涌放电电流的电流密度更高，薄弱点Wk_Sp的部分被破坏。
图14是说明构成本发明的实施方式1的电源间钳位电路15的P沟道MOS晶体管Mp2的半导体器件的图。
如图14（A）的等价电路所示，构成电源间钳位电路15的P沟道MOS晶体管Mp2的源极S和漏极D分别连接到电源端子11的高电压端子VH和接地端子12的低电压端子VL，栅极G和N型阱区域N-Well连接到电源端子11的高电压端子VH。
与图12（B）的平面构造同样地，如图14（B）的平面构造所示，构成电源间钳位电路15的P沟道MOS晶体管Mp2的栅极G由多个指状电极形成，在各栅极指状电极的左右形成形成漏极D的P型杂质区域和形成源极S的P型杂质区域。在多个指状电极G、多个漏极P型杂质区域D、以及多个源极P型杂质区域S的周边，以环型平面形状形成用斜线的网线表示的绝缘分离层Iso。在绝缘分离层Iso的环型平面形状的周围，以环型平面形状形成作为保护环Grd_Rng发挥功能的N型杂质区域。进而，在作为保护环Grd_Rng发挥功能的N型杂质区域的周围，以环型平面形状形成了绝缘分离层Iso。
与图12（B）的平面构造同样地，如图14（B）的平面构造所示，在形成为纵长的长方形的漏极P型杂质区域D和源极P型杂质区域S形成了纵长地排列的多个触点。另外，在图14（B）的平面构造的右边的保护环Grd_Rng的N型杂质区域和左边保护环Grd_Rng的N型杂质区域，形成了纵长地排列的多个触点。进而，在图14（B）的平面构造的上边的保护环Grd_Rng的N型杂质区域和下边的保护环Grd_Rng的N型杂质区域，形成了横长地排列的多个触点。
进而，与图12（B）的平面构造同样地，在图14（B）的平面构造的上边的保护环Grd_Rng的N型杂质区域和下边的保护环Grd_Rng的N型杂质区域，如Del虚线所示，省略了与形成为纵长的长方形的P型杂质区域D的短边的薄弱点Wk_Sp对置的部分的多个触点。因此，通过如虚线Del所示地省略多个触点，形成为纵长的长方形的P型杂质区域D的短边的薄弱点Wk_Sp的部分的串联电阻增加，所以能够降低薄弱点Wk_Sp被破坏的危险性。
图14（C）的平面构造仍是说明构成本发明的实施方式1的电源间钳位电路15的P沟道MOS晶体管Mp2的半导体器件的平面构造的图。
图14（C）的平面构造与图14（B）所示的平面构造不同点在于，形成为纵长的长方形的漏极P型杂质区域D的短边的薄弱点Wk_Sp的部分的漏极P型杂质区域与保护环Grd_Rng的N型杂质区域之间的距离b′被设定为小于图14（B）时的距离b。
其结果，根据图14（C）的平面构造，能够维持与图11（B）的平面构造同样的ESD耐久量，另一方面，相比于图11（B）的平面构造的情况，能够降低电源间钳位电路15的N沟道MOS晶体管Mn2的元件面积。
图15是说明构成作为本发明的比较参考例在本发明之前由本发明者研究过的电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件和构成本发明的实施方式1的电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件的图。
与图12（A）的等价电路同样地，如图15（A）的等价电路所示，构成电源间钳位电路15的N沟道MOS晶体管Mn2的漏极D和源极S分别连接到电源端子11的高电压端子VH和接地端子12的低电压端子VL，栅极G和P型阱区域P-Well连接到接地端子12的低电压端子VL。
图15（B）的平面构造是示出构成作为本发明的比较参考例在本发明之前由本发明者研究过的电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件的图。
如果与图11（B）的平面构造比较，则在图15（B）的平面构造中，形成构成电源间钳位电路15的N沟道MOS晶体管Mn2的栅极G的指状电极的个数从4个减少为2个，但基本的半导体器件的构造相同。
在图15（B）的平面构造中，也与图11（B）的平面构造同样地，在形成为纵长的长方形的漏极N型杂质区域D的短边的薄弱点Wk_Sp的部分，漏极N型杂质区域与保护环Grd_Rng的P型杂质区域之间的距离小，串联电阻变小，最初的浪涌放电电流的电流密度变高并被破坏。
图15（C）的平面构造是说明构成本发明的实施方式1的电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件的图。
在图15（C）的平面构造的上边的保护环Grd_Rng的P型杂质区域和下边的保护环Grd_Rng的P型杂质区域，如虚线Del所示，省略了与形成为纵长的长方形的N型杂质区域D的短边的薄弱点Wk_Sp对置的部分的多个触点。因此，通过如虚线Del所示地省略多个触点，形成为纵长的长方形的N型杂质区域D的短边的薄弱点Wk_Sp的部分的串联电阻增加，所以能够降低薄弱点Wk_Sp被破坏的危险性。由此，考虑ESD的耐量特性平衡而能够缩小省略了触点的一侧的保护环Grd_Rng的宽度、和与其对置的形成为纵长的长方形的N型杂质区域的间隔。
进而，在图15（C）的平面构造的上边的保护环Grd_Rng的P型杂质区域和下边的保护环Grd_Rng的P型杂质区域中，如虚线Del所示，也省略了与形成为纵长的长方形的作为源极S发挥功能的N型杂质区域S对置的部分的多个触点。这是因为，通过将指状电极的个数从4个减少为2个而N沟道MOS晶体管Mn2的单元宽度减少了，所以ESD耐久量也减少，因此为了增加薄弱点Wk_Sp的部分的串联电阻而设为这样的结构。
图16是说明构成作为本发明的比较参考例在本发明之前由本发明者研究过的电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件和构成本发明的实施方式1的电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件的图。
与图12（A）的等价电路同样地，如图16（A）的等价电路所示，构成电源间钳位电路15的N沟道MOS晶体管Mn2的漏极D和源极S分别连接到电源端子11的高电压端子VH和接地端子12的低电压端子VL，栅极G和P型阱区域P-Well连接到接地端子12的低电压端子VL。
图16（B）的平面构造是示出构成作为本发明的比较参考例在本发明之前由本发明者研究过的电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件的图。
如果与图15（B）的平面构造比较，则在图16（B）的平面构造中，形成构成电源间钳位电路15的N沟道MOS晶体管Mn2的栅极G的指状电极的个数从2个减少为1个，但基本的半导体器件的构造相同。
在图16（B）的平面构造中，也与图15（B）的平面构造同样地，在形成为纵长的长方形的漏极N型杂质区域D的短边的薄弱点Wk_Sp的部分，漏极N型杂质区域与保护环Grd_Rng的P型杂质区域之间的距离小，串联电阻变小而最初的浪涌放电电流的电流密度变高，并被破坏。
图16（C）的平面构造是说明构成本发明的实施方式1的电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件的图。
在图16（C）的平面构造的上边的保护环Grd_Rng的P型杂质区域和下边的保护环Grd_Rng的P型杂质区域，如虚线Del所示，省略了与形成为纵长的长方形的N型杂质区域D的短边的薄弱点Wk_Sp对置的部分的多个触点。因此，通过如虚线Del所示地省略多个触点，形成为纵长的长方形的N型杂质区域D的短边的薄弱点Wk_Sp的部分的串联电阻增加，所以能够降低薄弱点Wk_Sp被破坏的危险性。由此，考虑ESD的耐量特性平衡而能够缩小省略了触点的一侧的保护环Grd_Rng的宽度、和与其对置的形成为纵长的长方形的N型杂质区域的间隔，。
进而，在图16（C）的平面构造的上边的保护环Grd_Rng的P型杂质区域和下边的保护环Grd_Rng的P型杂质区域中，如虚线Del所示，也省略了与形成为纵长的长方形的作为源极S发挥功能的N型杂质区域S对置的部分的多个触点。这是因为，通过将指状电极的个数从2个减少为1个，N沟道MOS晶体管Mn2的单元宽度减少，所以ESD耐久量也减少，因此为了增加薄弱点Wk_Sp的部分的串联电阻而设为这样的结构。
图17是说明构成本发明的实施方式1的电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件的图。
与图16（A）的等价电路同样地，如图17（A）的等价电路所示，构成电源间钳位电路15的N沟道MOS晶体管Mn2的漏极D和源极S分别连接到电源端子11的高电压端子VH和接地端子12的低电压端子VL，栅极G和P型阱区域P-Well连接到接地端子12的低电压端子VL。
如果与图16（B）的平面构造比较，则如图17（B）的平面面构造和图17（C）的剖面构造所示，在内部的保护环Grd_Rng的P型杂质区域的周边，以环型平面形状形成了用斜线的网线表示的内部的绝缘分离层Iso，在内部的绝缘分离层Iso的周边，以环型平面形状形成了外部的保护环Grd_Rng的N型杂质区域。如图17（B）的平面面构造和图17（C）的剖面构造所示，外部的保护环Grd_Rng的N型杂质区域和N型阱区域N-Well连接到能够供给适合的高电压的电压供给电极Nsub。
因此，根据图17所示的本发明的实施方式1的电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件，通过向内部的保护环Grd_Rng的P型杂质区域和内部的P型阱区域P-Well进行的接地端子12的低电压端子VL的供电、和向外部的保护环Grd_Rng的N型杂质区域和外部的N型阱区域N-Well进行的适合的高电压的供电，能够降低由于来自环的外部的噪声而闭锁破坏形成与环的内部的电源间钳位电路15的N沟道MOS晶体管Mn2的危险性。即，在图16（C）所示的平面构造和图17（B）所示的平面构造中，在上边的保护环Grd_Rng的P型杂质区域和下边的保护环Grd_Rng的P型杂质区域中，如虚线Del所示，多个触点被完全省略，所以存在该省略部分的噪声的传递的危险性。但是，通过图17所示的本发明的实施方式1的2重保护环构造，能够消除该问题。
另外，在P沟道MOS晶体管Mp2中为了提高闭锁耐性、噪声耐性等而由2重保护环构造构成的情况下，如图18所示，在内部的保护环Grd_Rng的N型杂质区域的周边，以环型平面形状形成了用斜线的网线表示的内部的绝缘分离层Iso，在内部的绝缘分离层Iso的周边，以环型平面形状形成了外部的保护环Grd_Rng的P型杂质区域。如图18（B）的平面面构造和图18（C）的剖面构造所示，外部的保护环Grd_Rng的P型杂质区域和P型阱区域P-Well连接到能够供给适合的高电压的电压供给电极Psub。
图19是说明构成作为本发明的比较参考例在本发明之前由本发明者研究过的电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件的图。
与图11（A）的等价电路同样地，如图19（A）的等价电路所示，构成电源间钳位电路15的N沟道MOS晶体管Mn2的漏极D和源极S分别连接到电源端子11的高电压端子VH和接地端子12的低电压端子VL，栅极G和P型阱区域P-Well连接到接地端子12的低电压端子VL。
图19所示的作为本发明的比较参考例的N沟道MOS晶体管Mn2与图11所示的在本发明之前由本发明者研究过的N沟道MOS晶体管Mn2不同点是下述方面。
即，如图19（B）的平面构造、图19（C）的剖面构造和图19（D）的剖面构造所示，在多个漏极N型杂质区域D的表面、多个源极N型杂质区域S的表面、以及作为保护环Grd_Rng发挥功能的P型杂质区域的表面，形成了钴硅化物CoSi。为了消除由于半导体集成电路的半导体制造工艺的微细化，MOS晶体管的元件尺寸被缩小，源极区域、漏极区域、栅电极的寄生电阻增大，MOS晶体管的动作速度变慢这样的问题，使用作为高融点金属的钴Co与硅Si的低电阻合金的钴硅化物CoSi。
但是，如图19（B）的平面构造、图19（C）的剖面构造和图19（D）的剖面构造所示，仅在形成为纵长的长方形的作为源极S的N型杂质区域S的中央部分的表面和形成为纵长的长方形的作为漏极D的N型杂质区域D的中央部分的表面，形成钴硅化物CoSi。因此，在与周边的绝缘分离层Iso接触的N型杂质区域S的周边部分的表面和N型杂质区域D的周边部分的表面未形成钴硅化物CoSi。未形成钴硅化物CoSi的部分是上述专利文献1记载的硅化物块。即，因为硅化物块未形成硅化物，从而部分性地增大寄生电阻，增大ESD耐久量。
但是，图19所示的本发明的比较参考例的N沟道MOS晶体管Mn2虽然使用了硅化物块，但与图11（B）的平面构造和图11（D）的剖面构造完全相同地，在图19（B）的平面构造和图19（D）的剖面构造所示的薄弱点Wk_Sp的部分，结的最初的浪涌放电电流的电流密度比其以外的部分的PN结更高，薄弱点Wk_Sp的部分被破坏的危险性更高。
在该图19（B）所示的平面构造中，薄弱点Wk_Sp也存在于形成为纵长的长方形的作为漏极的N型杂质区域D的短边的部分。
图20是说明构成本发明的实施方式1的电源间钳位电路15的N沟道MOS晶体管Mn2的半导体器件的图。
与图19（A）的等价电路同样地，如图20（A）的等价电路所示，构成电源间钳位电路15的N沟道MOS晶体管Mn2的漏极D和源极S分别连接到电源端子11的高电压端子VH和接地端子12的低电压端子VL，栅极G和P型阱区域P-Well连接到接地端子12的低电压端子VL。
图20所示的构成本发明的实施方式1的电源间钳位电路15的N沟道MOS晶体管Mn2与图19所示的在本发明之前由本发明者研究过的N沟道MOS晶体管Mn2的不同点为以下方面。
首先，在图20（B）的平面构造中，薄弱点Wk_Sp存在于形成为纵长的长方形的作为漏极的N型杂质区域D的短边的部分。进而，在该短边的部分，在与周边的绝缘分离层Iso接触的作为漏极的N型杂质区域D的周边部分的表面也形成了钴硅化物CoSi。因此，在该短边的部分未形成串联电阻高的硅化物块，所以该短边的部分的ESD耐久量降低。另外，即使在该短边的部分将硅化物块的宽度设定为极其小的情况下，ESD耐久量也大幅降低。
另一方面，根据图20（B）所示的平面构造可知，在上边的保护环Grd_Rng的P型杂质区域和下边的保护环Grd_Rng的P型杂质区域，如虚线Del所示，完全省略了与形成为纵长的长方形的N型杂质区域D的短边的薄弱点Wk_Sp对置的部分的多个触点。因此，通过在虚线Del所示地完全省略上边的保护环Grd_Rng和下边的保护环Grd_Rng中的多个触点，形成为纵长的长方形的N型杂质区域D的短边的薄弱点Wk_Sp的部分的串联电阻增加，能够降低薄弱点Wk_Sp被破坏的危险性。由此，能够考虑ESD的耐量特性平衡而缩小省略了触点的一侧的保护环Grd_Rng的宽度、和与其对置的形成为纵长的长方形的N型杂质区域的间隔。
[实施方式2]
《电源保护电路的半导体器件》
图21是说明构成作为本发明的比较参考例在本发明之前由本发明者研究过的电源保护电路16的第3二极管D3的半导体器件的图。通过在本发明之前由本发明者进行的研究可知，在图21（B）的平面构造和图21（D）的剖面构造所示的薄弱点Wk_Sp的部分，PN结的浪涌放电电流的电流密度比其以外的部分的PN结更高，薄弱点Wk_Sp的部分被破坏的危险性更高。
图23是说明构成本发明的实施方式2的电源保护电路16的第3二极管D3的半导体器件的图。
与图21（A）的等价电路同样地，在图23（A）的等价电路中，构成电源保护电路16的第3二极管D3的阴极和阳极分别连接到电源端子11的高电压端子VH和接地端子12的低电压端子VL。
图23所示的构成本发明的实施方式2的电源保护电路16的第3二极管D3与构成图21所示的在本发明之前由本发明者研究的电源保护电路16的第3二极管D3不同点为以下方面。
即，根据图23（B）的平面构造可知，在上边的保护环Grd_Rng的P型杂质区域和下边的保护环Grd_Rng的P型杂质区域中，如虚线Del所示，省略了与形成为纵长的长方形的形成阴极K的N型杂质区域的短边的薄弱点Wk_Sp对置的部分的多个触点。因此，通过如虚线Del所示地省略多个触点，形成为纵长的长方形的阴极K的N型杂质区域的短边的薄弱点Wk_Sp的部分的串联电阻增加，所以能够降低薄弱点Wk_Sp被破坏的危险性。
图23（C）的平面构造仍是说明构成本发明的实施方式2的电源保护电路16的第3二极管D3的半导体器件的平面构造的图。
图23（C）的平面构造与图23（B）所示的平面构造不同点在于，形成为纵长的长方形的阴极K的N型杂质区域的短边的薄弱点Wk_Sp的部分的阴极K的N型杂质区域与保护环Grd_Rng的P型杂质区域之间的距离b′被设定为小于图23（B）时的距离。
其结果，根据图23（C）的平面构造，能够维持与图21（B）的平面构造同样的ESD耐久量，另一方面，相比于图21（B）的平面构造的情况，能够降低构成电源保护电路16的第3二极管D3的元件面积。
图25是说明构成作为本发明的比较参考例在本发明之前由本发明者研究过的电保护电路16的第3二极管D3的半导体器件的图。
与图23（A）的等价电路同样地，在图25（A）的等价电路中，构成电源保护电路16的第3二极管D3的阴极和阳极分别连接到电源端子11的高电压端子VH和接地端子12的低电压端子VL。
图25（B）是第3二极管D3的平面构造，图25（C）是沿着图25（B）的平面构造的切断线X-X′的剖面构造，图25（D）是沿着图25（B）的平面构造的切断线Y-Y′的剖面构造。如图25（C）和图25（D）的剖面构造所示，在P型基板Psub上形成的P型阱区域P-Well，形成了成为第3二极管D3的阴极的N型杂质区域。在成为第3二极管D3的阴极的N型杂质区域的周围，以环型平面形状形成了用斜线的网线表示的绝缘分离层Iso。在环型平面形状的周围，以环型平面形状形成了成为第3二极管D3的阳极的P型杂质区域。进而，在环型平面形状的成为第3二极管D3的阳极的P型杂质区域的周围，以环型平面形状形成了用斜线的网线表示的绝缘分离层Iso。
进而，如图25（B）的平面构造、图25（C）的剖面构造和图25（D）的剖面构造所示，在环的中央的成为第3二极管D3的阴极的N型杂质区域的表面、以及作为保护环Grd_Rng和第3二极管D3的阳极发挥功能的P型杂质区域的表面，形成了钴硅化物CoSi。
但是，根据图25（B）的平面构造和图25（C）的剖面构造和图25（D）的剖面构造可知，仅在环的中央的成为第3二极管D3的阴极的N型杂质区域的中央部分中形成钴硅化物CoSi。另一方面，在与周边的绝缘分离层Iso接触的N型杂质区域的周边部分的表面，未形成钴硅化物CoSi。即，通过使用硅化物块，部分性地增大寄生电阻而增大ESD耐久量。
但是，图25所示的本发明的比较参考例的电源保护电路16的第3二极管D3虽然使用硅化物块，但在图25（B）的平面构造和图25（D）的剖面构造所示的薄弱点Wk_Sp的部分，PN结的最初的浪涌放电电流的电流密度比其以外的部分的PN结更高，薄弱点Wk_Sp的部分被破坏的危险性更高。图25（B）的平面构造所示的薄弱点Wk_Sp存在于形成为纵长的长方形的成为第3二极管的D3阴极的N型杂质区域的短边。
如图25（B）的平面构造所示，在形成为纵长的长方形的成为第3二极管D3的阴极的N型杂质区域的4个角部分发生强的电场，所以比平行对置部分的逆向电流大的逆向电流流入4个角部分。如果假设为流入角部分的大的逆向电流的一半和其余一半分别流入短边部分和长边部分，则短边部分的电流增加量大于长边部分的电流增加量。其结果，形成为纵长的长方形的成为第3二极管D3的阴极的N型杂质区域的短边部分成为薄弱点Wk_Sp，浪涌放电电流的电流密度变高而被破坏。
图27是说明构成本发明的实施方式2的电源保护电路16的第3二极管D3的半导体器件的图。
与图25（A）的等价电路同样地，在图27（A）的等价电路中，构成电源保护电路16的第3二极管D3的阴极和阳极分别连接到电源端子11的高电压端子VH和接地端子12的低电压端子VL。
图27所示的构成本发明的实施方式2的电源保护电路16的第3二极管D3与图25所示的构成在本发明之前由本发明者研究过的电源保护电路16的第3二极管D3不同点为以下方面。
即，根据图27（B）的平面构造可知，在接近上边的保护环Grd_Rng的P型杂质区域的成为第3二极管D3的阴极的N型杂质区域的上部短边的表面，形成钴硅化物，CoSi，另一方面，在接近下边的保护环Grd_Rng的P型杂质区域的成为第3二极管D3的阴极的N型杂质区域的下部短边的表面，未形成钴硅化物CoSi。其结果，接近上边的保护环Grd_Rng的P型杂质区域的成为第3二极管D3的阴极的N型杂质区域的上部短边成为薄弱点Wk_Sp。因此，在上边的保护环Grd_Rng的P型杂质区域中，如虚线Del所示，完全省略了与成为第3二极管D3的阴极的N型杂质区域的上部短边对置的部分的多个触点。因此，通过如虚线Del所示地完全省略上边的保护环Grd_Rng中的多个触点，形成为纵长的长方形的N型杂质区域的上部短边的薄弱点Wk_Sp的部分的串联电阻增加，从而能够降低薄弱点Wk_Sp被破坏的危险性。
另外，在该情况下，钴硅化物区域CoSI的尺寸以及触点数增加，从而还能够提高电流能力。
进而，还能够不变更图25所示的钴硅化物区域CoSI的尺寸，而如图27那样地使钴硅化物区域CoSi靠近接近上边的保护环Grd_Rng的P型杂质区域的成为第3二极管D3的阴极的N型杂质区域的上部短边，如虚线Del所示，完全省略多个触点，从而不降低薄弱点Wk_Sp的破坏耐量而能够减小元件的尺寸。
另外，还能够考虑ESD的耐量特性平衡而缩小省略了触点的一侧的保护环Grd_Rng的宽度、和与其对置的阴极侧的N型杂质区域的间隔。
图29是说明构成本发明的实施方式2的电源保护电路16的第3二极管D3的半导体器件的图。
与图27（A）的等价电路同样地，在图29（A）的等价电路中，构成电源保护电路16的第3二极管D3的阴极和阳极分别连接到电源端子11的高电压端子VH和接地端子12的低电压端子VL。
图29所示的构成本发明的实施方式2的电源保护电路16的第3二极管D3与图25所示的构成在本发明之前由本发明者研究过的电源保护电路16的第3二极管D3不同点为以下方面。
即，根据图29（B）的平面构造可知，在接近上边的保护环Grd_Rng的P型杂质区域的成为第3二极管D3的阴极的N型杂质区域的上部短边，使用了宽度最窄且串联电阻最小的硅化物块。进而，在接近下边的保护环Grd_Rng的P型杂质区域的成为第3二极管的阴极的N型杂质区域的下部短边，使用了宽度第2窄且串联电阻第2低的硅化物块。因此，接近上边的保护环Grd_Rng的P型杂质区域的N型杂质区域的上部短边成为最弱的薄弱点Wk_Sp，接近下边的保护环Grd_Rng的P型杂质区域的N型杂质区域的下部短边成为第2弱的薄弱点Wk_Sp。因此，如虚线Del所示，完全省略了在上边的保护环Grd_Rng的P型杂质区域与最弱的薄弱点Wk_Sp对置的部分的多个触点，如虚线Del所示，省略了1行量的在下边的保护环Grd_Rng的P型杂质区域与第2弱的薄弱点Wk_Sp对置的部分的多个触点。串联电阻与省略的程度成比例地增加，所以能够降低薄弱点Wk_Sp被破坏的危险性。
另外，在该情况下，钴硅化物区域CoSI的尺寸以及触点数增加，从而还能够提高电流能力。
进而，还能够在图25中不变更钴硅化物区域CoSI的尺寸，而设为图29（B）所示那样的上述形状，从而不降低薄弱点Wk_Sp的破坏耐量而减小元件的尺寸。
进而，还能够考虑ESD的耐量特性平衡而缩小省略了触点的一侧的保护环Grd_Rng的宽度、和与其对置的阴极侧的N型杂质区域的间隔。
图31是说明构成本发明的实施方式2的电源保护电路16的第3二极管D3的半导体器件的图。
与图29（A）的等价电路同样地，在图31（A）的等价电路中，构成电源保护电路16的第3二极管D3的阴极和阳极分别连接到电源端子11的高电压端子VH和接地端子12的低电压端子VL。
图31所示的构成本发明的实施方式2的电源保护电路16的第3二极管D3与图25所示的构成在本发明之前由本发明者研究过的电源保护电路16的第3二极管D3不同点为以下方面。
即，根据图31（B）的平面构造可知，在接近上边的保护环Grd_Rng的P型杂质区域的成为第3二极管D3的阴极的N型杂质区域的上部短边的表面，形成有钴硅化物，CoSi，在接近下边的保护环Grd_Rng的P型杂质区域的成为第3二极管D3的阴极的N型杂质区域的下部短边的表面，也形成了钴硅化物CoSi。其结果，接近上边的保护环Grd_Rng的P型杂质区域的成为第3二极管D3的阴极的N型杂质区域的上部短边、和接近下边的保护环Grd_Rng的P型杂质区域的成为第3二极管D3的阴极的N型杂质区域的下部短边这2个部位成为薄弱点Wk_Sp。因此，在上边的保护环Grd_Rng的P型杂质区域，如虚线Del所示，完全省略了与成为第3二极管D3的阴极的N型杂质区域的上部短边对置的部分的多个触点。同样地，在下边的保护环Grd_Rng的P型杂质区域，如虚线Del所示，完全省略了与成为第3二极管D3的阴极的N型杂质区域的下部短边对置的部分的多个触点。因此，通过如虚线Del所示地完全省略上边和下边的保护环Grd_Rng中的多个触点，形成为纵长的长方形的N型杂质区域的上部短边和下部短边的薄弱点Wk_Sp的部分的串联电阻增加，从而能够降低上部短边和下部短边的薄弱点Wk_Sp被破坏的危险性。
另外，在该情况下，钴硅化物区域CoSI的尺寸以及触点数增加，从而还能够提高电流能力。
进而，还能够不变更图25所示的钴硅化物区域CoSI的尺寸，而如图31那样使钴硅化物区域CoSi靠近接近上边的保护环Grd_Rng的P型杂质区域的成为第3二极管D3的阴极的N型杂质区域的上部短边，并使钴硅化物区域CoSi靠近接近下边的保护环Grd_Rng的P型杂质区域的成为第3二极管D3的阴极的N型杂质区域的下部短边，如虚线Del所示，完全省略多个触点，从而不降低薄弱点Wk_Sp的破坏耐量而能够减小元件的尺寸。
另外，还能够考虑ESD的耐量特性平衡而缩小省略了触点的一侧的保护环Grd_Rng的宽度、和与其对置的阴极侧的N型杂质区域的间隔。
另外，对于上述图21、图23、图25、图27、图29、图31，在使用了P型阱区域P-Well的构造的二极管中进行了说明，但即使如图22、图24、图26、图28、图30、图32那样，在使用了使N型杂质区域和P型杂质区域反转了的N型阱区域N-Well的构造的二极管中，也是同样的。而且，在芯片的布局上，还能够构成将使用了P型阱区域P-Well的构造的二极管和使用了N型阱区域N-Well的构造的二极管并联地配置的二极管。
[实施方式3]
《开关电路的半导体器件》
图33是说明构成作为本发明的比较参考例在本发明之前由本发明者研究过的开关电路17的N沟道MOS晶体管Mn3的半导体器件的图。
图33所示的开关电路17是例如用于构成DC/DC转换器的电荷泵型或者开关电容器型开关电路等中使用的开关MOS晶体管电路。因此，图33所示的开关电路17中包含的N沟道MOS晶体管Mn3通过重复进行向半导体集成电路的外部电容充电预充电电压的预充电动作和对电源电压重叠预充电电压而生成升压电压的升压动作，来执行升压动作。另一方面，将图33所示的开关电路17的N沟道MOS晶体管Mn3和1个外部电容的串联连接作为单位电路，通过串联连接多个单位电路来构成实际的DC/DC转换器。此时，图33（A）的等价电路所示的开关电路17的N沟道MOS晶体管Mn3的漏极D、栅极G、源极S和P型阱区域P-Well通过分别不同的电压电平VD、VG、VS、VP-Well进行驱动。
如图33（B）的平面构造所示，构成开关电路17的N沟道MOS晶体管Mn3的栅极G由多个指状电极形成，在各栅极指状电极的左右，形成有形成漏极D的N型杂质区域和形成源极S的N型杂质区域。在多个指状电极G、多个漏极N型杂质区域D、以及多个源极N型杂质区域S的周边，以环型平面形状形成用斜线的网线表示的绝缘分离层Iso。在绝缘分离层Iso的环型平面形状的周围，以环型平面形状形成作为保护环Grd_Rng发挥功能的P型杂质区域。进而，在作为保护环Grd_Rng发挥功能的P型杂质区域的周围，以环型平面形状形成了绝缘分离层Iso。另外，根据对P型阱区域P-Well进行供电的目的、降低从形成于保护环Grd_Rng的内部的N沟道MOS晶体管Mn3向图1所示的半导体集成电路1的内部电路传递噪声的传递量的目的、以及降低由于来自图1所示的半导体集成电路1的内部电路的噪声而闭锁破坏形成于保护环Grd_Rng的内部的N沟道MOS晶体管Mn3的危险性的目的，形成了保护环Grd_Rng的P型杂质区域。
如沿着图33（B）的平面构造的切断线X-X′的剖面构造即图33（C）所示，对多个漏极N型杂质区域供给漏极驱动电压VD，对保护环Grd_Rng的P型杂质区域和P型阱区域P-Well供给阱驱动电压VP-Well，对多个源极N型杂质区域供给源极驱动电压VS，对多个栅极/指状电极G供给栅极驱动电压VG。
如沿着图33（B）的平面构造的切断线Y-Y′的剖面构造即图33（D）所示，经由多个触点对漏极N型杂质区域供给漏极驱动电压VD，经由多个触点对保护环Grd_Rng的P型杂质区域供给阱驱动电压VP-Well。
如图33（B）的平面构造所示，在形成为纵长的长方形的漏极N型杂质区域D和源极N型杂质区域S中，形成纵长地排列的多个触点。另外，在图33（B）的平面构造的右边的保护环Grd_Rng的P型杂质区域和左边保护环Grd_Rng的P型杂质区域，形成了纵长地排列的多个触点。进而，在图33（B）的平面构造的上边的保护环Grd_Rng的P型杂质区域和下边的保护环Grd_Rng的P型杂质区域，形成了横长地排列的多个触点。
假设在图33所示的开关电路17的N沟道MOS晶体管Mn3中，对P型阱区域P-Well与漏极N型杂质区域D之间的PN结、以及P型阱区域P-Well与源极N型杂质区域S之间的PN结施加大的逆向的浪涌电压的情况。根据图33（D）的剖面构造可知，P型阱区域P-Well与漏极N型杂质区域D之间的PN结和P型阱区域P-Well与源极N型杂质区域S之间的PN结击穿，在这些PN结中流过浪涌电流。
但是，通过在本发明之前由本发明者进行的研究可知，在图33所示的开关电路17的N沟道MOS晶体管Mn3的寄生二极管击穿时，图33（B）的平面构造和图33（D）的剖面构造所示的薄弱点Wk_Sp处，PN结的浪涌放电电流的电流密度比其以外的部分的PN结更高，薄弱点Wk_Sp的部分被破坏的危险性更高。即，图33（B）的平面构造所示的10个部位的薄弱点Wk_Sp为形成为纵长的长方形的源极N型杂质区域S的短边部分、和形成为纵长的长方形的漏极N型杂质区域D的短边部分。其理由在于，纵长的长方形的4个角部分的电流的影响所致的短边部分的电流增加量大于长边部分的电流增加量。
图34是说明本发明的实施方式3的开关电路17的N沟道MOS晶体管Mn3的半导体器件的图。
与图33（A）的等价电路同样地，如图34（A）的等价电路所示，开关电路17的N沟道MOS晶体管Mn3的漏极D、栅极G、源极S和P型阱区域P-Well通过分别不同的电压电平VD、VG、VS、VP-Well进行驱动。
与图33（B）的平面构造同样地，如图34（B）的平面构造所示，开关电路17的N沟道MOS晶体管Mn3的栅极G由多个指状电极形成，在各栅极指状电极的左右形成有形成漏极D的N型杂质区域和形成源极S的N型杂质区域。在多个指状电极G、多个漏极N型杂质区域D以及多个源极N型杂质区域S的周边，以环型平面形状形成用斜线的网线表示的绝缘分离层Iso。在绝缘分离层Iso的环型平面形状的周围，以环型平面形状形成作为保护环Grd_Rng发挥功能的P型杂质区域。进而，在作为保护环Grd_Rng发挥功能的P型杂质区域的周围，以环型平面形状形成了绝缘分离层Iso。另外，根据对P型阱区域P-Well进行供电的目的、降低从形成于保护环Grd_Rng的内部的N沟道MOS晶体管Mn3向图1所示的半导体集成电路1的内部电路传递噪声的传递量的目的、以及降低由于来自图1所示的半导体集成电路1的内部电路的噪声而闭锁破坏形成于保护环Grd_Rng的内部的N沟道MOS晶体管Mn3的危险性的目的，形成了保护环Grd_Rng的P型杂质区域。
与图33（B）的平面构造同样地，如图34（B）的平面构造所示，在形成为纵长的长方形的漏极N型杂质区域D和源极N型杂质区域S，形成了纵长地排列的多个触点。另外，在图34（B）的平面构造的右边的保护环Grd_Rng的P型杂质区域和左边保护环Grd_Rng的P型杂质区域，形成了纵长地排列的多个触点。进而，在图34（B）的平面构造的上边的保护环Grd_Rng的P型杂质区域和下边的保护环Grd_Rng的P型杂质区域，形成了横长地排列的多个触点。
但是，与图33（B）的平面构造不同地，在图34（B）的平面构造的上边的保护环Grd_Rng的P型杂质区域和下边的保护环Grd_Rng的P型杂质区域，如虚线Del所示，省略了与形成为纵长的长方形的漏极N型杂质区域D以及源极N型杂质区域S的短边的薄弱点Wk_Sp对置的部分的多个触点。因此，通过如虚线Del所示地省略多个触点，形成为纵长的长方形的漏极N型杂质区域D以及源极N型杂质区域S的短边的薄弱点Wk_Sp的部分的串联电阻增加，所以能够降低合计10个部位的薄弱点Wk_Sp被破坏的危险性。
图34（C）的平面构造仍是说明本发明的实施方式3的开关电路17的N沟道MOS晶体管Mn3的半导体器件的平面构造的图。
图34（C）的平面构造与图34（B）所示的平面构造不同点在于，形成为纵长的长方形的漏极N型杂质区域D以及源极N型杂质区域S的短边的薄弱点Wk_Sp的部分的漏极N型杂质区域以及源极N型杂质区域S与保护环Grd_Rng的P型杂质区域之间的距离b′被设定为小于图34（B）时的距离。
其结果，根据图34（C）的平面构造，能够维持与图33（B）的平面构造同样的ESD耐久量，另一方面，相比于图33（B）的平面构造的情况，能够降低开关电路17的N沟道MOS晶体管Mn3的元件面积。
[实施方式4]
《静电保护电路的半导体器件》
图35是说明本发明的实施方式4的静电保护电路13的第1二极管D1和第2二极管D2的半导体器件的图。
图35所示的本发明的实施方式4的静电保护电路13的第1二极管D1和第2二极管D2的半导体器件与图3所示的在本发明之前由本发明者研究过的静电保护电路13的第1二极管D1和第2二极管D2的半导体器件的第1不同点为以下方面。
即，根据图35（B）的平面构造可知，在上边的保护环Grd_Rng的N型杂质区域和下边的保护环Grd_Rng的N型杂质区域，如虚线Del所示，完全省略了与形成为纵长的长方形的形成第1二极管D1的阳极的P型杂质区域的短边的薄弱点Wk_Sp对置的部分的多个触点。进而，根据图35（C）的平面构造可知，在上边的保护环Grd_Rng的P型杂质区域和下边的保护环Grd_Rng的P型杂质区域，如虚线Del所示，完全省略了与形成为纵长的长方形的形成第2二极管D2的阴极的N型杂质区域的短边的薄弱点Wk_Sp对置的部分的多个触点。其结果，通过如虚线Del所示地省略多个触点，在纵长地形成的形成第1二极管D1的阳极的P型杂质区域的短边部分的薄弱点Wk_Sp和纵长地形成的形成第2二极管D2的阴极的N型杂质区域的短边部分的薄弱点Wk_Sp处串联电阻增加，所以能够降低薄弱点Wk_Sp被破坏的危险性。
进而，图35所示的本发明的实施方式4的静电保护电路13的第1二极管D1和第2二极管D2的半导体器件与图5所示的在本发明之前由本发明者研究过的静电保护电路13的第1二极管D1和第2二极管D2的半导体器件的第2不同点为以下方面。
即，根据图35（B）的平面构造可知，在第1二极管D1的内部的保护环Grd_Rng的N型杂质区域的周边，以环型平面形状形成用斜线的网线表示的中间部的绝缘分离层Iso，在中间部的绝缘分离层Iso的周边，以环型平面形状形成外部的保护环Grd_Rng的P型杂质区域，在外部的保护环的Grd_Rng的P型杂质区域的周边，以环型平面形状形成用斜线的网线表示的外部的绝缘分离层Iso。在外部的右侧的保护环Grd_Rng的P型杂质区域，如虚线Del所示，完全省略了与形成为纵长的长方形的内部保护环Grd_Rng的N型杂质区域的右侧的长边对置的部分的多个触点。同样地，在外部的左侧的保护环Grd_Rng的P型杂质区域，如虚线Del所示，完全省略了与形成为纵长的长方形的内部保护环Grd_Rng的N型杂质区域的左侧的长边对置的部分的多个触点。这样，在外部的保护环Grd_Rng的P型杂质区域，与内部保护环Grd_Rng的N型杂质区域的长边对置的部分的多个触点也被完全省略，外部的保护环Grd_Rng的P型杂质区域的长边与内部保护环Grd_Rng的N型杂质区域的长边的平行对置宽度成为充分大的值，所以该部分的破坏的危险性变低。
进而，根据图35（C）的平面构造可知，在第2二极管D2的内部的保护环Grd_Rng的P型杂质区域的周边，以环型平面形状形成用斜线的网线表示的中间部的绝缘分离层Iso，在中间部的绝缘分离层Iso的周边，以环型平面形状形成外部的保护环Grd_Rng的N型杂质区域，在外部的保护环Grd_Rng的N型杂质区域的周边，以环型平面形状形成用斜线的网线表示的外部的绝缘分离层Iso。在外部的右侧的保护环Grd_Rng的N型杂质区域，如虚线Del所示，完全省略了与形成为纵长的长方形的内部保护环Grd_Rng的P型杂质区域的右侧的长边对置的部分的多个触点。同样地，在外部的左侧的保护环Grd_Rng的N型杂质区域，虚线Del所示，完全省略了与形成为纵长的长方形的内部保护环Grd_Rng的P型杂质区域的左侧的长边对置的部分的多个触点如。这样，在外部的保护环Grd_Rng的N型杂质区域，与内部保护环Grd_Rng的P型杂质区域的长边对置的部分的多个触点被完全省略，外部的保护环Grd_Rng的N型杂质区域的长边与内部保护环Grd_Rng的P型杂质区域的长边的平行对置宽度也成为充分大的值，所以该部分的破坏的危险性变低。
这样，根据图35所示的本发明的实施方式4，在形成为纵长的长方形的外部的左侧和右侧的保护环Grd_Rng的P型杂质区域以及N型杂质区域的长边部分，如虚线Del所示地，完全省略了多个触点，所以能够大幅降低静电保护电路13的第1二极管D1和第2二极管D2的半导体器件的元件面积。
[实施方式5]
《半导体集成电路的结构》
图36是示出具备本发明的实施方式5的静电保护电路（ESD保护电路）的半导体集成电路的结构的图。
图36所示的本发明的实施方式5的半导体集成电路1与图1所示的本发明的实施方式1的半导体集成电路1不同点在于，端子10是输入端子，包括在电源端子11与接地端子12之间串联连接的P沟道MOS晶体管Mp1和N沟道MOS晶体管Mn1的电路是输入缓冲器18，防止将成为静电破坏的原因的浪涌电压施加到输入端子10时输入缓冲器18的P沟道MOS晶体管Mp1和N沟道MOS晶体管Mn1被破坏的电路是静电保护电路19。
图36所示的本发明的实施方式5的半导体集成电路1的静电保护电路19包括电阻R1、第1二极管D1和第2二极管D2，作为该静电保护电路19的第1二极管D1和第2二极管D2，能够采用图35所示的本发明的实施方式4的半导体器件。
进而，作为图36所示的本发明的实施方式5的半导体集成电路1的静电保护电路19的第1二极管D1和第2二极管D2的各二极管，能够采用图23或者图27或者图29或者图31所示的本发明的实施方式2的半导体器件。
[实施方式6]
《电源间钳位电路的其他结构》
图37是示出本发明的实施方式6的半导体集成电路中的电源间钳位电路15的其他结构的图。
即，本发明的实施方式6的半导体集成电路与图1所示的本发明的实施方式1或者图36所示的本发明的实施方式5的半导体集成电路1中包含的电源间钳位电路15的其他结构相关。
在上述本发明的实施方式1或者本发明的实施方式5中，如图1和图36所示，电源间钳位电路15包括N沟道MOS晶体管Mn2、电阻R2、以及二极管D4，N沟道MOS晶体管Mn2的漏极和源极分别连接到电源端子11和接地端子12，在N沟道MOS晶体管Mn2的栅极与源极之间并联连接了电阻R2和二极管D4。在电源间钳位电路15的N沟道MOS晶体管Mn2中，如图12所示，如虚线Del所示地，省略了与形成为纵长的长方形的N型杂质区域D的短边的薄弱点Wk_Sp对置的部分的多个触点。
在图14和图18所示的本发明的实施方式1中，电源间钳位电路15由栅极G和源极S短路了的P沟道MOS晶体管Mp2构成，如图14和图18所示，如虚线Del所示，省略了与形成为纵长的长方形的P型杂质区域D的短边的薄弱点Wk_Sp对置的部分的多个触点。
在图12、图15、图16和图17所示的本发明的实施方式1中，电源间钳位电路15由栅极G和源极S短路了的N沟道MOS晶体管Mn2构成，如图15（C）、图16（C）和图17所示，如虚线Del所示，省略了与形成为纵长的长方形的N型杂质区域D的短边的薄弱点Wk_Sp对置的部分的多个触点。
进而，在图20所示的本发明的实施方式1中，电源间钳位电路15也由栅极G和源极S短路了的N沟道MOS晶体管Mn2构成，如虚线Del所示，省略了如图20所示地与形成为纵长的长方形的N型杂质区域D的短边的薄弱点Wk_Sp对置的部分的多个触点，该短边的薄弱点是由未在短边形成串联电阻高的钴硅化物CoSi而引起的。
相对于此，图37所示的本发明的实施方式6的半导体集成电路的电源间钳位电路15包括时间常数电路TCC和N沟道MOS晶体管Mn2，N沟道MOS晶体管Mn2的漏极D和源极S分别连接到电源端子11和接地端子12，对N沟道MOS晶体管Mn2的栅极G与源极S之间经由CMOS反相器Inv或者直接供给时间常数电路TCC的输出信号。
在图37（A）所示的本发明的实施方式6的电源间钳位电路15中，时间常数电路TCC以构成积分电路的方式，按照电阻Rs和电容Cs的顺序串联连接电阻Rs和电容Cs，电阻Rs与电容Cs的连接节点连接到CMOS反相器Inv的输入端子，CMOS反相器Inv的输出端子连接到N沟道MOS晶体管Mn2的栅极G。
在图37（B）所示的本发明的实施方式6的电源间钳位电路15中，时间常数电路TCC以构成微分电路的方式，按照电容Cs和电阻Rs的顺序串联连接电容Cs和电阻Rs，电容Cs和电阻Rs的连接节点连接到N沟道MOS晶体管Mn2的栅极G。
图37（A）和图37（B）所示的本发明的实施方式6的电源间钳位电路15的N沟道MOS晶体管Mn2能够采用本发明的实施方式1的图12、图15、图16、图17以及图20中的任意一个记载的半导体器件的构造。即，通过省略与形成为纵长的长方形的N型杂质区域D的短边的薄弱点Wk_Sp对置的部分的多个触点，能够降低薄弱点Wk_Sp被破坏的危险性。
图37（A）和图37（B）所示的本发明的实施方式6的电源间钳位电路15极其高效地防止了在图2中说明的将正电压浪涌脉冲电压P_pls施加到输出端子10的施加状态或者在图36中说明的将浪涌电压施加到输入端子10的施加状态下，输出缓冲器14或者输入缓冲器18的元件破坏。即，在上述浪涌电压的施加状态下，针对接地端子12的接地电位Vss，电源端子11的电源电压Vdd响应于浪涌电压而过渡地增大。
在图37（A）所示的本发明的实施方式6的电源间钳位电路15中，在过渡期间在构成积分电路的时间常数电路TCC的电阻Rs和电容Cs的连接节点与电源电压Vdd之间产生电压差，从而CMOS反相器Inv的输出端子变为高电平，N沟道MOS晶体管Mn2被控制为ON状态，开始从N沟道MOS晶体管Mn2的漏极D向源极S流入沟道电流。如果电源电压Vdd的电压进一步上升，则N沟道MOS晶体管Mn2的寄生双极性晶体管成为ON状态，从而浪涌脉冲电压的能量被消耗，能够防止输出缓冲器14或者输入缓冲器18被破坏。
在图37（B）所示的本发明的实施方式6的电源间钳位电路15中，在过渡期间构成微分电路的时间常数电路TCC的电容Cs与电阻Rs的连接节点变为高电平，所以N沟道MOS晶体管Mn2被控制为ON状态。因此，从ON状态的N沟道MOS晶体管Mn2的漏极D向源极S流入沟道电流，进而N沟道MOS晶体管Mn2的寄生双极性晶体管成为ON状态，浪涌脉冲电压的能量被消耗，从而能够防止输出缓冲器14或者输入缓冲器18被破坏。
图15、图16和图17所示的本发明的实施方式1的电源间钳位电路15的N沟道MOS晶体管Mn2通过寄生双极性晶体管的动作而消耗浪涌脉冲电压的能量，所以存在防止破坏的动作变得不可靠的可能性。相对于此，在图37（A）和图37（B）所示的本发明的实施方式6的电源间钳位电路15中，N沟道MOS晶体管Mn2最初通过场效应晶体管的沟道电流来消耗浪涌脉冲电压的能量，所以能够使防止破坏动作变得可靠。
进而，图37所示的本发明的实施方式6的半导体集成电路中的电源间钳位电路15的输出部的MOS晶体管不仅限于N沟道MOS晶体管，而能够使用图14和图18所示的本发明的实施方式1中说明的P沟道MOS晶体管Mp2。在该情况下，P沟道MOS晶体管Mp2的源极和漏极分别连接到电源端子11和接地端子12，对P沟道MOS晶体管Mp2的栅极与源极之间经由CMOS反相器Inv或者直接供给时间常数电路TCC的输出信号。
在图37（A）所示的本发明的实施方式6的电源间钳位电路15中，使用由积分电路构成的时间常数电路TCC和P沟道MOS晶体管Mp2的情况下，CMOS反相器Inv被省略。相反地，在图37（B）所示的本发明的实施方式6的电源间钳位电路15中，使用由微分电路构成的时间常数电路TCC和P沟道MOS晶体管Mp2的情况下，追加CMOS反相器Inv。
[实施方式7]
《去耦电容的结构》
图38是示出本发明的实施方式7的半导体集成电路中的去耦电容的半导体器件的结构的图。
图38所示的本发明的实施方式7的去耦电容Cd连接于图1所示的本发明的实施方式1或者图36所示的本发明的实施方式5的半导体集成电路1的电源端子11与接地端子12之间。即，通过在半导体集成电路1的电源端子11与接地端子12之间连接去耦电容Cd，电源端子11的电源电压VdD的脉动分量被降低，从而能够减轻输出缓冲器14、输入缓冲器18、未图示的CMOS内部电路的脉动分量引起的误动作的概率。进而，该去耦电容Cd在向输出端子10施加浪涌电压的施加状态或者向输入端子10施加浪涌电压的施加状态下吸收浪涌脉冲电压的能量，所以能够防止破坏输出缓冲器14、输入缓冲器18、未图示的CMOS内部电路。进而，关于高电平的浪涌脉冲电压，电源间钳位电路15消耗浪涌脉冲电压的能量而能够防止破坏输出缓冲器14、输入缓冲器18、未图示的CMOS内部电路。
如图38（A）所示的等价电路所示，构成去耦电容Cd的MOS电容包括与电源端子11连接的金属电极M、与接地端子12连接的半导体S、以及连接于金属电极M与半导体S之间的氧化膜O。金属电极M与端子T1连接，半导体S与端子T2连接，半导体S连接到寄生二极管Dp的阴极，寄生二极管Dp的阳极与端子T3连接。
如图38（B）的平面构造所示，与端子T1连接的MOS电容的金属电极M由单一的电极构成，在作为金属电极M的单一的电极的左右形成有与端子T2连接的N型杂质区域。在左右的N型杂质区域的周边，以环型平面构造形成用斜线的网线表示的绝缘分离层Iso，在绝缘分离层Iso的周边，以环型平面构造，形成作为保护环Grd_Rng发挥功能的P型杂质区域。进而，在作为保护环Grd_Rng发挥功能的P型杂质区域的周边，以环型平面构造，形成用斜线的网线表示的绝缘分离层Iso。另外，根据对P型阱区域P-Well进行供电的目的、以及用于防止来自半导体集成电路1的内部电路的噪声被传递到形成于保护环Grd_Rng的内部的MOS电容的半导体S的目的，形成了保护环Grd_Rng的P型杂质区域。
如沿着图38（B）的平面构造的切断线X-X′的剖面构造即图38（C）所示，MOS电容的单一的金属电极M与端子T1连接，左右的N型杂质区域与端子T2连接，保护环Grd_Rng的P型杂质区域与端子T3连接。
如沿着图38（B）的平面构造的切断线Y-Y′的剖面构造即图38（D）所示，在P型阱区域P-Well的上部形成氧化膜O与金属电极M的层叠构造，MOS电容的单一的金属电极M与端子T1连接，保护环Grd_Rng的P型杂质区域与端子T3连接。因此，相对于作为接地端子12的端子T2以及端子T3的接地电位，作为电源端子11的端子T1的电源电压相对地是正的电压，所以在氧化膜O与金属电极M的层叠构造的正下方的P型阱区域P-Well的表面，形成作为MOS电容的半导体S发挥功能的N型反转沟道。
如沿着图38（B）的平面构造的切断线Z-Z′的剖面构造即图38（E）所示，形成于MOS电容的金属电极M的左右的N型杂质区域与端子T2连接，保护环Grd_Rng的P型杂质区域与端子T3连接，由N型杂质区域和P型阱区域P-Well形成了寄生二极管Dp。
图38所示的本发明的实施方式7的去耦电容Cd由MOS电容构成，所以能够与图12、图15、图16、图17以及图34所示的N沟道MOS晶体管Mn2、Mn3或者图14和图18所示的P沟道MOS晶体管Mp2同时形成。
即，图38所示的去耦电容Cd的MOS电容的P型阱区域P-Well与图12所示的N沟道MOS晶体管Mn2的P型阱区域P-Well同时形成，图38所示的去耦电容Cd的MOS电容的氧化膜O与图12所示的N沟道MOS晶体管Mn2的栅极氧化膜同时形成。进而，图38所示的去耦电容Cd的MOS电容的金属电极M与图12所示的N沟道MOS晶体管Mn2的栅电极同时形成，与图38所示的去耦电容Cd的MOS电容的金属电极M的左右的N型杂质区域上连接的电极与图12所示的N沟道MOS晶体管Mn2的漏极以及源极上连接的电极同时形成。
作为其他例，图38所示的本发明的实施方式7的去耦电容Cd能够与图34所示的本发明的实施方式3的N沟道MOS晶体管Mn3同时形成。即，图34所示的本发明的实施方式3的N沟道MOS晶体管Mn3通过与图33所示的本发明的比较参考例的N沟道MOS晶体管Mn3同样的半导体制造工艺来制造。
如上所述，图38所示的构成本发明的实施方式7的去耦电容Cd的MOS电容与本发明的各种实施方式的半导体集成电路1的内部的N沟道MOS晶体管或者P沟道MOS晶体管同时形成，所以能够降低构成去耦电容Cd的MOS电容的制造成本。
另外，相比于图38所示的构成本发明的实施方式7的去耦电容Cd的MOS电容的击穿破坏电压，将构成电源间钳位电路15的MOS晶体管开始电源间钳位动作的接通电压或者构成电源保护电路16的第3二极管D3的PN结开始钳位动作的接通电压设定得更低。
《去耦电容的布局》
图39是示出本发明的实施方式7的图38所示的去耦电容CD的半导体集成电路的半导体芯片内部中的布局的结构的图。
如图39所示，在长方形的半导体芯片的下部长边，配置在与构成为其他半导体集成电路的中央处理单元（CPU）或者应用程序处理器之间经由挠性布线执行数据发送接收的多个输入输出端子10（IO1、IO2…IOx）等。进而，如图39所示，在长方形的半导体芯片的下部长边，配置分别供给挠性布线的电源电压Vdd和接地电位Vss的电源端子11和接地端子12。
接下来，在长方形的半导体芯片的上部长边，配置生成驱动作为显示设备的液晶显示设备（LCD）的液晶驱动输出电压的多个输出端子OUT1、OUT2…OUTx、OUTxx…OUTn-1、OUTn。
如图39所示，沿着长方形的半导体芯片的下部长边、右部短边、上部长边以及左部短边，分别以环绕布线形状形成干线电源布线Main_Vdd和干线接地布线Main_Vss。另外，对于干线电源布线Main_Vdd和干线接地布线Main_Vss，除了以环绕布线形状形成以外，还能够以在芯片的内部纵贯纵方向、横方向的方式形成。进而，分别从干线电源布线Main_Vdd和干线接地布线Main_Vss分支而形成用于对形成于半导体芯片内部的多个输入缓冲器18和多个输出缓冲器14供给动作电压的支线电源布线Sub_Vdd和支线接地布线Sub_Vss。
如图39所示，配置在长方形的半导体芯片的下部长边的左面的电源端子11的电源电压Vdd被供给到干线电源布线Main_Vdd，配置在长方形的半导体芯片的下部长边的右面的接地端子12的接地电位Vss被供给到干线接地布线Main_Vss。在配置于图39所示的半导体芯片的下部长边的干线电源布线Main_Vdd与干线接地布线Main_Vss之间，配置多个输出静电保护电路13的第1二极管D1、第2二极管D2和电阻R1。第1二极管D1的阴极连接到配置于下部长边的干线电源布线Main_Vdd，第2二极管D2的阳极连接到配置于下部长边的干线接地布线Main_Vss。进而，第1二极管D1的阳极和第2二极管D2的阴极经由电阻R1连接到形成于半导体芯片的内部的输出缓冲器14的P沟道MOS晶体管Mp1的漏极和N沟道MOS晶体管Mn1的漏极。另外，对于电阻R1，既可以省略输出缓冲器14的输出与第1二极管D1的阳极和第2二极管D2的阴极的接合点之间的连接，也可以连接在输入缓冲器18的栅极输入与端子IOx10之间。另外，各个块中使用的二极管D1、D2不限于二极管，而能够使用钳位MOS二极管等具有钳位功能的元件，也可以针对每个块使PN结二极管、钳位MOS二极管、以及所使用的元件的种类不同。
在配置于图39的半导体芯片的下部长边的干线电源布线Main_Vdd与干线接地布线Main_Vss之间，连接了图1所示的本发明的实施方式1或者图36所示的本发明的实施方式5的半导体集成电路1中包含的电源间钳位电路15的N沟道MOS晶体管Mn2和电源保护电路16的第3二极管D3。
在配置于图39所示的本发明的实施方式7的半导体集成电路的下部长边的干线电源布线Main_Vdd与干线接地布线Main_Vss之间连接的多个电源间钳位电路15的N沟道MOS晶体管Mn2由图12、图15、图16以及图17所示的本发明的实施方式1的N沟道MOS晶体管Mn2构成。即，该N沟道MOS晶体管Mn2也是省略了与形成为纵长的长方形的N型杂质区域D的短边的薄弱点Wk_Sp对置的部分的多个触点的结构。进而，在该N沟道MOS晶体管Mn2中，还能够使用在图20中说明的省略了与形成为纵长的长方形的N型杂质区域D的短边的薄弱点Wk_Sp对置的部分的多个触点的晶体管Mn2，上述薄弱点Wk_Sp是由于在短边中未形成串联电阻高的钴硅化物CoSi而引起的。
进而，在配置于图39所示的本发明的实施方式7的半导体集成电路的下部长边的干线电源布线Main_Vdd与干线接地布线Main_Vss之间连接的多个电源保护电路16的第3二极管D3由图23、图24、图27、图28、图29、图30、图31以及图32所示的本发明的实施方式2的第3二极管D3构成。即，该第3二极管D3也是在保护环Grd_Rng的P型或者N型的杂质区域，省略了与形成为纵长的长方形的阴极K或者形成阳极A的N型或者P型的杂质区域的短边的薄弱点Wk_Sp对置的部分的多个触点的结构。
特别地，在图39所示的本发明的实施方式7的半导体集成电路中，在配置了电源端子11和接地端子12的半导体芯片的下部长边的配置禁止区域Cd_Proh的内部，禁止配置图38所示的本发明的实施方式7的去耦电容Cd。其理由在于，该配置禁止区域Cd_Proh的内部的干线电源布线Main_Vdd与干线接地布线Main_Vss之间的动作电压由于半导体集成电路的外部浪涌电压的影响而大幅变动，所以构成图38所示的去耦电容Cd的MOS电容的氧化膜O被绝缘破坏。
即，半导体集成电路的外部浪涌电压被施加到配置于半导体芯片的下部长边的电源端子11、接地端子12、多个输入输出端子（IO1、IO2…IOx）10中的某一个端子，从而配置禁止区域Cd_Proh的内部的干线电源布线Main_Vdd与干线接地布线Main_Vss之间的动作电压大幅变动。在配置禁止区域Cd_Proh的内部的干线电源布线Main_Vdd与干线接地布线Main_Vss之间，连接有多个电源间钳位电路15的N沟道MOS晶体管Mn2和多个电源保护电路16的第3二极管D3，但基于这些电路得到的抑制动作电压的变动的效果不充分，所以构成图38所示的去耦电容Cd的MOS电容的氧化膜O被绝缘破坏。
更详细而言，如下所述。如图39所示，沿着本发明的实施方式7的半导体集成电路的长方形的半导体芯片的下部长边、右部短边、上部长边、以及左部短边，分别以环绕布线形状形成干线电源布线Main_Vdd和干线接地布线Main_Vss。多个电源间钳位电路15的N沟道MOS晶体管Mn2分散配置于环绕布线形状的干线电源布线Main_Vdd和干线接地布线Main_Vss。如上所述，相比于构成去耦电容Cd的MOS电容的击穿破坏电压，构成电源间钳位电路15的MOS晶体管开始电源间钳位动作的接通电压被设定得更低。但是，对配置于配置禁止区域Cd_Proh的附近的半导体芯片的下部长边的电源端子11和输入输出端子10和接地端子12，施加从中央处理单元（CPU）或者应用程序处理器等主机机器供给的电源电压Vdd、显示信息数据、以及接地电位Vss中包含的外部高电压浪涌电压。另一方面，对配置于半导体芯片的上部长边的多个输出端子OUT1、OUT2…OUTn仅连接作为驱动负载机器的液晶显示设备（LCD），所以对该配置于上部长边的多个输出端子OUT1、OUT2…OUTn施加外部高电压浪涌电压的可能性极其低。进而，在半导体集成电路的长方形的半导体芯片中以环绕布线形状形成的干线电源布线Main_Vdd和干线接地布线Main_Vss的布线串联电阻无法忽略，并且由于对构成电源间钳位电路15的MOS晶体管流入浪涌电流而引起的MOS晶体管的漏极/源极间的电压下降也无法忽略。根据这些理由，响应于半导体集成电路的外部浪涌电压，配置禁止区域Cd_Proh的内部的干线电源布线Main_Vdd与干线接地布线Main_Vss之间的动作电压比构成去耦电容Cd的MOS电容的击穿破坏电压更高，构成去耦电容Cd的MOS电容的氧化膜O被绝缘破坏。
根据上述理由，在配置禁止区域Cd_Proh的内部，如虚线Cd_NG1、Cd_NG2所示，禁止将由图38所示的本发明的实施方式7的MOS电容构成的去耦电容Cd连接于干线电源布线Main_Vdd与干线接地布线Main_Vss之间。
因此，根据本发明的优选的实施方式，为了增大虚线Cd_NG1、Cd_NG2所示的配置禁止部分的电容，在这些配置禁止部分替代由MOS电容构成的去耦电容CD，而配置电源间钳位电路15或者电源保护电路16。在替代配置的电源间钳位电路15或者电源保护电路16中，能够使用图12、图14、图16、图17、图18以及图20所示的本发明的实施方式1的电源间钳位电路15或者图23、图24、图27、图28、图29、图30、图31以及图32所示的本发明的实施方式2的电源保护电路16或者图37所示的本发明的实施方式7的电源间钳位电路15中的任意一个。即，构成电源间钳位电路15的N沟道MOS晶体管Mn2或者P沟道MOS晶体管Mp2的漏极寄生电容或者构成电源保护电路16的第3二极管D3的PN结寄生电容作为由MOS电容构成的去耦电容Cd的替代电容而发挥功能。另外，由于以使构成电源间钳位电路15的MOS晶体管Mn2或者Mp2的ESD耐量变高的方式设计了元件，所以该替代电容破坏击穿的危险性低。
进而，在图39所示的本发明的实施方式7的半导体集成电路中，在连接于长方形的半导体芯片的中央的多个输入缓冲器（IN_CKT）18的支线电源布线Sub_Vdd和支线接地布线Sub_Vss的左侧，如虚线Cd_NG3所示，禁止将由图38所示的本发明的实施方式7的MOS电容构成的去耦电容Cd连接于支线电源布线Sub_Vdd与支线接地布线Sub_Vss之间。其理由在于，电源间钳位电路15的N沟道MOS晶体管Mn2未连接到虚线Cd_NG3所示的配置禁止部分与被供给外部浪涌电压的电源端子11之间的干线电源布线Main_Vdd或者支线电源布线Sub_Vdd。因此，虚线Cd_NG3所示的配置禁止部分的抑制动作电压的变动的效果不充分，所以如果将图38所示的去耦电容Cd配置到该配置禁止部分，则该MOS电容的氧化膜O被绝缘破坏。另外，对多个输入缓冲器（IN_CKT）18连接多个输入静电保护电路19，各输入静电保护电路19包括第1二极管D1和第2二极管D2。第1二极管D1的阴极连接到配置于下部长边的支线电源布线Sub_Vdd，第2二极管D2的阳极连接到配置于下部长边的支线接地布线Sub_Vss。进而，第1二极管D1的阳极和第2二极管D2的阴极连接到形成于半导体芯片的内部的输入缓冲器18的P沟道MOS晶体管Mp1的栅极和N沟道MOS晶体管Mn1的栅极。
另外，根据本发明的优选的实施方式，为了增大虚线Cd_NG3所示的配置禁止部分的电容，在该配置禁止部分配置与配置于虚线Cd_NG1、Cd_NG2所示的配置禁止部分的替代电容同样的替代电容。
另外，在图39所示的本发明的实施方式7的半导体集成电路中，在长方形的半导体芯片的左部短边的干线电源布线Main_Vdd与干线接地布线Main_Vss之间，如虚线Cd_NG4所示，禁止连接由图38所示的本发明的实施方式7的MOS电容构成的去耦电容Cd。其理由在于，电源间钳位电路15的N沟道MOS晶体管Mn2未连接到虚线Cd_NG4所示的配置禁止部分与被供给外部浪涌电压的电源端子11或者接地端子12之间的干线电源布线Main_Vdd或者干线接地布线Main_Vss。因此，虚线Cd_NG4的配置禁止部分中的抑制动作电压的变动的效果不充分，所以如果将图38所示的去耦电容Cd配置到该配置禁止部分，则其MOS电容的氧化膜O被绝缘破坏。
另外，根据本发明的优选的实施方式，为了增大虚线Cd_NG4所示的配置禁止部分的电容，在该配置禁止部分中配置与配置于虚线Cd_NG1、Cd_NG2、Cd_NG3所示的配置禁止部分的替代电容同样的替代电容。
与其相反地，在图39所示的本发明的实施方式7的半导体集成电路中，如虚线Cd_OK1所示，许可在长方形的半导体芯片的右部短边的干线电源布线Main_Vdd与干线接地布线Main_Vss之间，连接图38所示的本发明的实施方式7的去耦电容Cd。其理由在于，电源间钳位电路15的N沟道MOS晶体管Mn2连接到虚线Cd_OK1所示的配置许可部分与被供给外部浪涌电压的电源端子11以及接地端子12之间的干线电源布线Main_Vdd以及干线接地布线Main_Vss。因此，虚线Cd_OK1的配置许可部分的抑制动作电压的变动的效果充分，所以即使将图38所示的去耦电容Cd配置到该配置许可部分，其MOS电容的氧化膜O被绝缘破坏的危险性也降低。
进而，在图39所示的本发明的实施方式7的半导体集成电路中，如虚线Cd_OK2所示，许可在连接于长方形的半导体芯片的中央的多个输出缓冲器（OUT_CKT）14的支线电源布线Sub_Vdd和支线接地布线Sub_Vss的右侧，将图38所示的本发明的实施方式7的去耦电容Cd连接于这些支线Sub_Vdd、Sub_Vss之间。其理由在于，电源间钳位电路15的N沟道MOS晶体管Mn2连接到虚线Cd_OK2所示的配置许可部分和被供给外部浪涌电压的电源端子11以及接地端子12之间的支线电源布线Sub_Vdd以及支线接地布线Sub_Vss。因此，虚线Cd_OK2的配置许可部分的抑制动作电压的变动的效果充分，所以即使将图38所示的去耦电容Cd配置到该配置许可部分，其MOS电容的氧化膜O被绝缘破坏的危险性也降低。
与其相反地，在图39所示的本发明的实施方式7的半导体集成电路中，如虚线Cd_NG5所示，在连接于长方形的半导体芯片的中央的多个输出缓冲器（OUT_CKT）14的支线电源布线Sub_Vdd和支线接地布线Sub_Vss的左侧，禁止将由图38所示的本发明的实施方式7的MOS电容构成的去耦电容Cd连接于这些支线Sub_Vdd、Sub_Vss之间。其理由在于，虚线Cd_NG5所示的配置禁止部分即支线电源布线Sub_Vdd和支线接地布线Sub_Vss的左侧成为电气地断开的状态。因此，在电气地断开状态的虚线Cd_NG5所示的配置禁止部分，产生经由支线电源布线Sub_Vdd以及支线接地布线Sub_Vss所传递的外部浪涌电压的反射，从而发生动作电压的大的变动，所以如果将图38所示的去耦电容Cd配置到该配置禁止部分，则其MOS电容的氧化膜O被绝缘破坏。
另外，根据本发明的优选的实施方式，为了增大虚线Cd_NG5所示的配置禁止部分的电容，在该配置禁止部分中配置与配置于虚线Cd_NG1、Cd_NG2、Cd_NG3、Cd_NG4所示的配置禁止部分的替代电容同样的替代电容。进而，根据本发明的其他优选的实施方式，为了增大虚线Cd_NG5所示的配置禁止部分的电容，与由图38所示的本发明的实施方式7的MOS电容构成的去耦电容Cd并联地连接电源间钳位电路15。此时，在与由该MOS电容构成的去耦电容Cd并联连接的电源间钳位电路15中，能够使用图12、图14、图16、图17、图18以及图20所示的本发明的实施方式1的电源间钳位电路15或者图37所示的本发明的实施方式7的电源间钳位电路15。
另外，在图39所示的本发明的实施方式7的半导体集成电路中，如虚线Cd_OK3所示，许可在用于对用于保护长方形的半导体芯片的上部长边的多个输出缓冲器14的多个输出静电保护电路13供给动作电压的干线电源布线Main_Vdd与干线接地布线Main_Vss之间，连接图38所示的本发明的实施方式7的去耦电容Cd。其理由在于，电源间钳位电路15的N沟道MOS晶体管Mn2连接到虚线Cd_OK3所示的配置许可部分与被供给外部浪涌电压的电源端子11以及接地端子12之间的干线电源布线Main_Vdd以及干线接地布线Main_Vss。因此，虚线Cd_OK3的配置许可部分中的抑制动作电压的变动的效果充分，所以即使将图38所示的去耦电容Cd配置到该配置许可部分，其MOS电容的氧化膜O被绝缘破坏的危险性也降低。
即，对于成为ESD浪涌的放电路线的配置于电源布线的去耦电容Cd，通过限定于电源间钳位电路15的MOS晶体管Mn2、Mp2能够发挥充分的钳位功能的范围内的配置，从而能够避免MOS电容的氧化膜O被绝缘破坏的危险性。换言之，在超过电源间钳位电路15能够发挥钳位功能的范围的场所，不配置MOS构造的去耦电容Cd。通过在该禁止区域中替代去耦电容CD而配置本发明的实施方式7的电源间钳位电路15中的某一个，能够用作MOS晶体管Mn2、Mp2的MOS构造的去耦电容CD的替代。
《静电保护电路的半导体器件》
图40是说明构成图39所示的本发明的实施方式7的半导体集成电路中包含的输出静电保护电路13或者输入静电保护电路19的第1二极管D1和第2二极管D2的半导体器件的图。
如图40（A）的等价电路所示，图39所示的本发明的实施方式7的输出静电保护电路13或者输入静电保护电路19包括在电源电压Vdd与接地电位Vss之间串联连接的第1二极管D1和第2二极管D2。
如图40（B）的平面构造所示，输出静电保护电路13或者输入静电保护电路19的第1二极管D1由分别形成于3个内周的用斜线的网线表示的绝缘分离层Iso的内部的具有具有长边和短边的长方形的平面构造的3个P型杂质区域构成，该3个内周的绝缘分离层Iso形成于最外周的用斜线的网线表示的绝缘分离层Iso的内部中形成的N型杂质区域的内部。另外，虽然在图40（B）的平面构造中未示出，但在形成于最外周的绝缘分离层Iso的内部的N型杂质区域的正下方，形成了N型阱区域N-Well。
进而，在分别形成于图40（B）的平面构造所示的第1二极管D1的3个内周的绝缘分离层Iso的内部的3个P型杂质区域的表面，形成了钴硅化物CoSi。在该第1二极管D1的3个P型杂质区域中，在与第2二极管D2对置的长方形的平面构造的短边的部分使用宽度最窄且串联电阻最小的硅化物块、或者实质上未形成硅化物块，所以该对置部分成为薄弱点Wk_Sp。因此，在形成于最外周的斜线的绝缘分离层Iso的内部的N型杂质区域，如虚线Del所示，完全省略了与第1二极管D1的3个P型杂质区域的短边的部分的薄弱点Wk_Sp对置的部分的多个触点。通过省略该多个触点，薄弱点Wk_Sp的串联电阻增加，所以能够降低薄弱点Wk_Sp被破坏的危险性。
如图40（B）的平面构造所示，输出静电保护电路13或者输入静电保护电路19的第2二极管D2由分别形成于3个内周的用斜线的网线表示的绝缘分离层Iso的内部的具有具有长边和短边的长方形的平面构造的3个N型杂质区域构成，该3个内周的绝缘分离层Iso形成于最外周的用斜线的网线表示的绝缘分离层Iso的内部中形成的P型杂质区域的内部。另外，虽然在图40（B）的平面构造中未示出，但在形成于最外周的绝缘分离层Iso的内部的P型杂质区域的正下方，形成了P型阱区域P-Well。
进而，在分别形成于图40（B）的平面构造所示的第2二极管D2的3个内周的绝缘分离层Iso的内部的3个N型杂质区域的表面，形成了钴硅化物CoSi。在该第2二极管D2的3个N型杂质区域，在与第1二极管D1对置的长方形的平面构造的短边的部分，使用宽度最窄且串联电阻最小的硅化物块、或者实质上不形成硅化物块，所以该对置部分成为薄弱点Wk_Sp。因此，在形成于最外周的斜线的绝缘分离层Iso的内部的P型杂质区域，如虚线Del所示，完全省略了与第2二极管D2的3个N型杂质区域的短边的部分的薄弱点Wk_Sp对置的部分的多个触点。通过省略该多个触点，薄弱点Wk_Sp的串联电阻增加，所以能够降低薄弱点Wk_Sp被破坏的危险性。
另外，对于输入部的栅极保护电路中使用的二极管，并非使用了图40所示的硅化物的ESD保护二极管的输入静电保护电路19的类型，而还能够使用通常的二极管来进行栅极保护。
《半导体集成电路的俯视图》
图41是示出内置图39所示的本发明的实施方式7的去耦电容的半导体集成电路的结构的俯视图。
如图41所示，沿着图39所示的长方形的半导体芯片的下部长边、右部短边、上部长边、以及左部短边，将干线电源布线Main_Vdd和干线接地布线Main_Vss分别形成为环绕布线形状、或者形成为在环绕布线形状基础上在芯片的内部纵贯纵方向、横方向。具体而言，如图41所示，通过并列地配置干线电源布线Main_Vdd和干线接地布线Main_Vss，该2条线间寄生电容也被用作去耦电容的一部分。进而，具体而言，如图41所示，通过利用了半导体集成电路的半导体制造工艺的多层布线，并列地配置干线电源布线Main_Vdd和干线接地布线Main_Vss，从而该2条线间寄生电容的电容值进一步增大。另外，干线电源布线Main_Vdd和干线接地布线Main_Vss还能够使用多层布线中的同一层布线在横方向上邻接地并行前进，从而进一步增大电容值。
进而，如图41所示，沿着图39所示的长方形的半导体芯片的下部长边形成配置禁止区域Cd_Proh，在该配置禁止区域Cd_Proh的内部禁止配置图38所示的本发明的实施方式7的去耦电容Cd。
另外，如图41所示，以分别从干线电源布线Main_Vdd和干线接地布线Main_Vss分支的方式形成用于对半导体集成电路的内部电路供给动作电压的支线电源布线Sub_Vdd和支线接地布线Sub_Vss。如图41所示，通过并列地配置支线电源布线Sub_Vdd和支线接地布线Sub_Vss，该2条支线间寄生电容也被用作去耦电容的一部分。进而，具体而言，如图41所示，通过利用了半导体集成电路的半导体制造工艺的多层布线并列地配置支线电源布线Sub_Vdd和支线接地布线Sub_Vss，从而该2条支线间寄生电容的电容值进一步增大。
进而，在图41中，示出了禁止图39所示的干线电源布线Main_Vdd与干线接地布线Main_Vss之间的去耦电容CD的连接的配置禁止部分Cd_NG4，并示出了许可图39所示的干线电源布线Main_Vdd与干线接地布线Main_Vss之间的去耦电容CD的连接的配置许可部分Cd_OK1、Cd_OK3。
另外，进而，在图41中，示出了沿着图39所示的长方形的半导体芯片的下部长边形成的用于与中央处理单元（CPU）或者应用程序处理器执行数据发送接收的多个输入输出端子（IO1、IO2…IOx）10、电源端子11和接地端子12。
另外，进而，在图41中，示出了沿着图39所示的长方形的半导体芯片的上部长边形成的、生成驱动作为显示设备的液晶显示设备（LCD）的液晶驱动输出电压的多个输出端子OUT…OUT。
《半导体集成电路与液晶显示设备的连接》
图42是示出图39和图41所示的本发明的实施方式7的半导体集成电路与液晶显示设备（LCD）连接的样子的图。
图39和图41所示的本发明的实施方式7的半导体集成电路在图42的下部被表示为LCD驱动器LCD_DR。
与图39和图41同样地，沿着图42的下部的LCD驱动器LCD_DR的长方形的半导体芯片的下部长边，形成有用于与中央处理单元（CPU）或者应用程序处理器执行数据发送接收的多个输入输出端子（IO1、IO2…IOx）10、电源端子11和接地端子12。在该LCD驱动器LCD_DR的长方形的半导体芯片的下部长边，形成与图39中说明的输入缓冲器18、输出缓冲器18、输出静电保护电路13、以及输入静电保护电路19对应的输入输出电路/输入输出静电保护电路391。在该输入输出电路/输入输出静电保护电路391的内部，分散形成有由上述本发明的各种实施方式中的某一个构成的多个电源间钳位电路15。
在图42的下部的LCD驱动器LCD_DR的长方形的半导体芯片的大致中央部，形成有逻辑电路392、模拟电路393以及内置存储器394。
逻辑电路392响应于供给到LCD驱动器LCD_DR的长方形的半导体芯片的下部长边的多个输入输出端子10的控制信号，生成控制LCD驱动器LCD_DR的内部动作的内部控制信号。
由静态随机存取存储器（SRAM）构成的内置存储器394保存从LCD驱动器LCD_DR的长方形的半导体芯片的下部长边的多个输入输出端子10供给的显示信息。
模拟电路393包括灰度电压生成电路等，该灰度电压生成电路生成响应于内置存储器394中保存的显示信息而供给到LCD驱动器LCD_DR的源极线SL的源极驱动输出信号中包含的灰度电压。
与图39和图41同样地，沿着图42的下部的LCD驱动器LCD_DR的长方形的半导体芯片的上部长边，形成源极线驱动输出电路395、栅极线驱动输出电路396、源极线输出静电保护电路397、以及栅极线输出静电保护电路398。源极线驱动输出电路395响应于从包含于模拟电路393的灰度电压生成电路生成的灰度电压，生成供给到LCD驱动器LCD_DR的源极线SL的源极线驱动输出信号。栅极线驱动输出电路396响应于从逻辑电路392生成的内部控制信号，生成供给到LCD驱动器LCD_DR的栅极线GL的栅极线驱动输出信号。源极线输出静电保护电路397保护源极线驱动输出电路395的MOS晶体管，以避免其由于对源极线输出端子施加的外部浪涌电压而被破坏，栅极线输出静电保护电路398保护栅极线驱动输出电路396的MOS晶体管，以避免其由于对栅极线输出端子施加的外部浪涌电压而被破坏。
进而，与图39和图41同样地，沿着图42的下部的LCD驱动器LCD_DR的长方形的半导体芯片的上部长边，形成了驱动作为显示设备的液晶显示设备（LCD）的多个输出端子OUT…OUT。该多个输出端子OUT…OUT包括源极线输出静电保护电路397的源极线输出端子和栅极线输出静电保护电路398的栅极线输出端子。沿着图42的下部的LCD驱动器LCD_DR的长方形的半导体芯片的上部长边，分散形成有多个由上述本发明的各种实施方式中的某一个构成的电源间钳位电路15。
在图42的上部，示出了通过图39和图41所示的本发明的实施方式7的半导体集成电路即LCD驱动器LCD_DR驱动的液晶显示设备（LCD）的液晶面板LCD_PNL。在液晶面板LCD_PNL中，在横方向和纵方向上矩阵状地配置了多个液晶单元LCD_Cell，配置在液晶面板LCD_PNL的横方向上的多个栅极线GL通过LCD驱动器LCD_DR的栅极线驱动输出电路396的栅极线驱动输出信号进行驱动，配置在液晶面板LCD_PNL的纵方向上的多个源极线SL通过LCD驱动器LCD_DR的源极线驱动输出电路395的源极线驱动输出信号进行驱动。
液晶单元LCD_Cell包括薄膜晶体管（TFT）Q和液晶电容LCD，薄膜晶体管Q的源极电极、栅电极、以及漏极电极分别连接到源极线SL、栅极线SL、以及液晶电容LCD。
以上，根据各种实施方式具体说明了由本发明者完成的发明，但本发明不限于此，当然能够在不脱离其要旨的范围内进行各种变更。
例如，作为在漏极杂质区域的表面、源极杂质区域的表面以及作为保护环发挥功能的P型杂质区域的表面形成硅化物的高融点金属，除了钴Co以外，还能够使用钨W来形成钨硅化物WSi。
进而，作为半导体集成电路1的基板，不仅限于P型基板Psub，而还能够使用绝缘体硅片（SOI）基板、蓝宝石基板。
另外，在上述说明中，当然也能够对接地端子供给比对对应的电源端子供电的电压低的任意的电压。
另外，进而，在本发明的半导体集成电路1中，作为连接于电源端子11与接地端子12之间的去耦电容Cd，不仅限于图38所示的本发明的实施方式7的MOS电容。作为该去耦电容CD的其他结构，能够使用由金属（M）、绝缘膜（I）以及金属（M）的层叠构造构成的MIM电容、P型杂质区域与N型杂质区域之间的PN结的寄生电容等。另外，在本发明的实施方式7的MOS电容的构造中，只要能够在栅极与阱之间作为电容发挥功能，则其构造不限于图38。另外，相比于该MIM电容、该PN结的寄生电容的击穿破坏电压，将被用作上述替代电容的构成电源间钳位电路15的MOS晶体管的漏极中的钳位击穿开始电压或者构成电源保护电路16的第3二极管D3的PN结中的钳位击穿开始电压设定得更低。
另外，由图39、图41以及图42所示的本发明的实施方式7的半导体集成电路驱动的显示设备不仅限于液晶显示设备（LCD）。作为其他显示设备，能够使用有机电致发光显示设备、等离子体显示设备等。

Claims (29)

1.一种半导体集成电路，具备静电保护电路，其特征在于，
所述半导体集成电路为了形成所述静电保护电路的保护元件，具备第1导电类型的半导体区域、作为与所述第1导电类型相反的导电类型的第2导电类型的第1杂质区域、由所述第1导电类型的第2杂质区域形成的保护环，
所述第1杂质区域作为至少具有长边和短边的长方形的平面构造而形成于所述半导体区域的内部，
由所述第2杂质区域形成的所述保护环以包围所述第1杂质区域的周边的方式，以环型平面形状形成于所述半导体区域的内部，
在所述第1杂质区域的所述长方形的平面构造的所述短边，形成破坏的危险性比其他部分高的薄弱点，
在与所述长方形的平面构造的所述长边对置的所述保护环的第1部分，形成沿着所述长边的方向排列的多个电气的触点，
在与作为所述长方形的平面构造的所述短边的两个边分别对置的所述保护环，形成沿着所述短边的方向排列的多个电气的触点，
所述第2导电类型的所述第1杂质区域包括在所述短边的方向上重复形成的多个第1杂质区域，
在与在作为所述多个第1杂质区域之中的一部分第1杂质区域即所述长方形的平面构造的所述短边的两个边所形成的所述薄弱点对置的所述保护环的两个第2部分，不具有电气的触点。
2.根据权利要求1所述的半导体集成电路，其特征在于，
在所述多个第1杂质区域之间，沿着所述长边的方向形成了MOS晶体管的栅电极，
所述多个第1杂质区域的一方和另一方分别作为所述MOS晶体管的源极和漏极发挥功能，
作为所述MOS晶体管的基板发挥功能的所述第1导电类型的所述半导体区域经由所述保护环而与作为所述MOS晶体管的所述源极发挥功能的所述多个第1杂质区域的所述一方电连接，
在作为所述MOS晶体管的所述漏极发挥功能的所述多个第1杂质区域的所述另一方的所述长方形的平面构造的所述短边，形成所述薄弱点，
在所述保护环的内部，形成作为所述MOS晶体管的所述源极发挥功能的所述多个第1杂质区域的所述一方、以及作为所述MOS晶体管的所述栅电极和所述MOS晶体管的所述漏极发挥功能的所述多个第1杂质区域的所述另一方，
在与作为所述MOS晶体管的所述源极发挥功能的所述多个第1杂质区域的所述一方的所述长方形的平面构造的所述长边对置的所述保护环的所述第1部分，形成沿着所述长边的方向排列的所述多个电气的触点，
在与形成于作为所述MOS晶体管的所述漏极发挥功能的所述多个第1杂质区域的所述另一方的所述长方形的平面构造的所述短边的所述薄弱点对置的所述保护环的所述第2部分，不具有电气的触点。
3.根据权利要求2所述的半导体集成电路，其特征在于，
作为所述MOS晶体管的所述源极发挥功能的所述多个第1杂质区域的所述一方包括多个源极杂质区域，作为所述MOS晶体管的所述漏极发挥功能的所述多个第1杂质区域的所述另一方包括多个漏极杂质区域，所述MOS晶体管的所述栅电极包括多个栅电极，
在所述保护环的所述内部，形成了所述多个源极杂质区域、所述多个栅电极以及所述多个漏极杂质区域。
4.根据权利要求3所述的半导体集成电路，其特征在于，
在作为所述MOS晶体管的所述多个漏极杂质区域的所述多个第1杂质区域的多个所述长方形的平面构造的多个短边，形成多个薄弱点，
在与形成于所述多个所述长方形的平面构造的所述多个短边的所述多个薄弱点对置的所述保护环的多个第2部分，不具有电气的触点。
5.根据权利要求2所述的半导体集成电路，其特征在于，
在与作为所述MOS晶体管的所述源极发挥功能的所述多个第1杂质区域的所述一方的所述长方形的平面构造的所述短边对置的所述保护环的第3部分，也不具有电气的触点。
6.根据权利要求5所述的半导体集成电路，其特征在于，
在由所述第2杂质区域形成的所述保护环的周边，形成了由所述第2导电类型的第3杂质区域形成的另一个保护环，
在所述第1导电类型的所述半导体区域的周边且所述另一个保护环的正下方，形成了所述第2导电类型的另一个半导体区域，
能够经由所述另一个保护环对所述第2导电类型的所述另一个半导体区域供给规定的电压。
7.根据权利要求2所述的半导体集成电路，其特征在于，
在作为所述MOS晶体管的所述源极发挥功能的所述多个第1杂质区域的所述一方的所述长方形的所述平面构造的表面、以及作为所述MOS晶体管的所述漏极发挥功能的所述多个第1杂质区域的所述另一方的所述长方形的所述平面构造的表面，分别形成作为高熔点金属与硅的合金的硅化物。
8.根据权利要求1所述的半导体集成电路，其特征在于，
所述第2导电类型的所述第1杂质区域作为成为所述保护元件的二极管的阴极和阳极的一方发挥功能，另一方面，所述第1导电类型的所述半导体区域和由所述第1导电类型的所述第2杂质区域形成的保护环作为成为所述保护元件的所述二极管的所述阴极和所述阳极的另一方发挥功能，
在作为成为所述保护元件的所述二极管的所述阴极和所述阳极的所述一方发挥功能的所述第2导电类型的所述第1杂质区域的所述长方形的平面构造的所述短边，形成所述薄弱点，
在与形成于作为成为所述保护元件的所述二极管的所述阴极和所述阳极的所述一方发挥功能的所述第2导电类型的所述第1杂质区域的所述长方形的平面构造的所述短边的所述薄弱点对置的所述保护环的第2部分，不具有电气的触点。
9.根据权利要求8所述的半导体集成电路，其特征在于，
作为成为所述保护元件的所述二极管的所述阴极和所述阳极的所述一方发挥功能的所述第2导电类型的所述第1杂质区域包括多个第1杂质区域，
在作为成为所述保护元件的所述二极管的所述阴极和所述阳极的所述一方发挥功能的所述多个第1杂质区域的所述长方形的平面构造的所述短边，形成所述薄弱点，
在所述保护环的内部，形成作为成为所述保护元件的所述二极管的所述阴极和所述阳极的所述一方发挥功能的所述多个第1杂质区域，
在与形成于作为所述二极管的所述阴极和所述阳极的所述一方发挥功能的所述多个第1杂质区域的所述长方形的平面构造的所述短边的所述薄弱点对置的所述保护环的所述第2部分，不具有电气的触点。
10.根据权利要求8所述的半导体集成电路，其特征在于，
在作为所述二极管的所述阴极和所述阳极的所述一方发挥功能的所述第2导电类型的所述第1杂质区域的表面，形成作为高熔点金属与硅的合金的硅化物。
11.根据权利要求1所述的半导体集成电路，其特征在于，
所述第2导电类型的所述第1杂质区域包括在所述短边的方向上重复形成的多个第1杂质区域，
在所述多个第1杂质区域之间，沿着所述长边的方向形成MOS晶体管的栅电极，
所述多个第1杂质区域的一方和另一方分别作为所述MOS晶体管的源极和漏极发挥功能，
由所述第2杂质区域形成的所述保护环以及作为所述MOS晶体管的基板发挥功能的所述第1导电类型的所述半导体区域、作为所述MOS晶体管的所述源极发挥功能的所述多个第1杂质区域的所述一方、以及作为所述MOS晶体管的所述漏极发挥功能的所述多个第1杂质区域的所述另一方能够通过分别不同的驱动电压进行驱动，
在作为所述MOS晶体管的所述源极发挥功能的所述多个第1杂质区域的所述一方的所述长方形的平面构造的所述短边、以及作为所述MOS晶体管的所述漏极发挥功能的所述多个第1杂质区域的所述另一方的所述长方形的平面构造的所述短边，形成所述薄弱点，
在所述保护环的内部，形成作为所述MOS晶体管的所述源极发挥功能的所述多个第1杂质区域的所述一方、所述MOS晶体管的所述栅电极以及作为所述MOS晶体管的所述漏极发挥功能的所述多个第1杂质区域的所述另一方，
在与作为所述MOS晶体管的所述源极发挥功能的所述多个第1杂质区域的所述一方的所述长方形的平面构造的所述长边对置的所述保护环的所述第1部分，形成沿着所述长边的方向排列的所述多个电气的触点，
在与形成于作为所述MOS晶体管的所述源极发挥功能的所述多个第1杂质区域的所述一方的所述长方形的平面构造的所述短边的所述薄弱点对置的所述保护环的所述第2部分，不具有多个电气的触点，
在与形成于作为所述MOS晶体管的所述漏极发挥功能的所述多个第1杂质区域的所述另一方的所述长方形的平面构造的所述短边的所述薄弱点对置的所述保护环的所述第2部分，不具有电气的触点。
12.根据权利要求11所述的半导体集成电路，其特征在于，
所述保护环以及所述基板、所述源极、和所述漏极能够通过所述分别不同的驱动电压进行驱动的所述MOS晶体管是在使用了配置于所述半导体集成电路的外部的外部电容的开关电路中使用的开关。
13.根据权利要求1所述的半导体集成电路，其特征在于，
所述半导体集成电路还具备外部输出端子、和驱动该外部输出端子的输出缓冲器，
所述静电保护电路防止由于从所述半导体集成电路的外部供给的浪涌电压而破坏所述输出缓冲器。
14.根据权利要求1所述的半导体集成电路，其特征在于，
所述半导体集成电路还具备外部输入端子、和连接到该外部输入端子的输入缓冲器，
所述静电保护电路防止由于从所述半导体集成电路的外部供给的浪涌电压而破坏所述输入缓冲器。
15.一种半导体集成电路，具备静电保护电路，其特征在于，
所述半导体集成电路为了形成所述静电保护电路的保护元件，具备第1导电类型的半导体区域、作为与所述第1导电类型相反的导电类型的第2导电类型的第1杂质区域、以及由所述第1导电类型的第2杂质区域形成的保护环，
所述第1杂质区域作为至少具有长边和短边的长方形的平面构造而形成于所述半导体区域的内部，
由所述第2杂质区域形成的所述保护环以包围所述第1杂质区域的周边的方式，以环型平面形状形成于所述半导体区域的内部，
在与所述长方形的平面构造的所述长边对置的所述保护环的第1部分，形成沿着所述长边的方向排列的多个电气的触点，
在与作为所述长方形的平面构造的所述短边的两个边分别对置的所述保护环，形成沿着所述短边的方向排列的多个电气的触点，
所述第2导电类型的所述第1杂质区域包括在所述短边的方向上重复形成的多个第1杂质区域，
在与作为所述多个第1杂质区域之中的一部分第1杂质区域即所述长方形的平面构造的所述短边的两个边分别对置的所述保护环的两个第2部分，不具有电气的触点。
16.根据权利要求15所述的半导体集成电路，其特征在于，
所述第2导电类型的所述第1杂质区域包括在所述短边的方向上重复形成的多个第1杂质区域，
在所述多个第1杂质区域之间，沿着所述长边的方向形成了MOS晶体管的栅电极，
所述多个第1杂质区域的一方和另一方分别作为所述MOS晶体管的源极和漏极发挥功能，
作为所述MOS晶体管的基板发挥功能的所述第1导电类型的所述半导体区域经由所述保护环而与作为所述MOS晶体管的所述源极发挥功能的所述多个第1杂质区域的所述一方电连接，
在所述保护环的内部，形成作为所述MOS晶体管的所述源极发挥功能的所述多个第1杂质区域的所述一方、所述MOS晶体管的所述栅电极以及作为所述MOS晶体管的所述漏极发挥功能的所述多个第1杂质区域的所述另一方，
在与作为所述MOS晶体管的所述源极发挥功能的所述多个第1杂质区域的所述一方的所述长方形的平面构造的所述长边对置的所述保护环的所述第1部分，形成了沿着所述长边的方向排列的所述多个电气的触点，
在与作为所述MOS晶体管的所述漏极发挥功能的所述多个第1杂质区域的所述另一方的所述长方形的平面构造的所述短边对置的所述保护环的所述第2部分，不具有电气的触点。
17.根据权利要求16所述的半导体集成电路，其特征在于，
作为所述MOS晶体管的所述源极发挥功能的所述多个第1杂质区域的所述一方包括多个源极杂质区域，作为所述MOS晶体管的所述漏极发挥功能的所述多个第1杂质区域的所述另一方包括多个漏极杂质区域，所述MOS晶体管的所述栅电极包括多个栅电极，
在所述保护环的所述内部，形成有所述多个源极杂质区域、所述多个栅电极以及所述多个漏极杂质区域。
18.根据权利要求17所述的半导体集成电路，其特征在于，
在与作为所述MOS晶体管的所述多个漏极杂质区域的所述多个第1杂质区域的多个所述长方形的平面构造的多个短边对置的所述保护环的多个第2部分，不具有电气的触点。
19.根据权利要求16所述的半导体集成电路，其特征在于，
在与作为所述MOS晶体管的所述源极发挥功能的所述多个第1杂质区域的所述一方的所述长方形的平面构造的所述短边对置的所述保护环的第3部分，也不具有电气的触点。
20.根据权利要求19所述的半导体集成电路，其特征在于，
在由所述第2杂质区域形成的所述保护环的周边，形成由所述第2导电类型的第3杂质区域形成的另一个保护环，
在所述第1导电类型的所述半导体区域的周边且所述另一个保护环的正下方，形成所述第2导电类型的另一个半导体区域，
能够经由所述另一个保护环对所述第2导电类型的所述另一个半导体区域供给规定的电压。
21.根据权利要求2所述的半导体集成电路，其特征在于，
所述半导体集成电路还具备从所述半导体集成电路的外部分别供给电源电压和接地电位的外部电源端子和外部接地端子，
所述静电保护电路包括连接在所述外部电源端子与所述外部接地端子之间的电源间钳位电路，
作为所述电源间钳位电路的所述保护元件的所述MOS晶体管的所述漏极与所述源极之间的电流路径连接在所述外部电源端子与所述外部接地端子之间。
22.根据权利要求21所述的半导体集成电路，其特征在于，
所述半导体集成电路还具备具有比作为所述电源间钳位电路的所述保护元件的所述MOS晶体管开始电源间钳位动作的接通电压高的击穿破坏电压的去耦电容，
所述去耦电容连接在所述外部电源端子与所述外部接地端子之间。
23.根据权利要求22所述的半导体集成电路，其特征在于，
所述去耦电容是通过所述半导体集成电路的半导体制造工艺与作为所述电源间钳位电路的所述保护元件的所述MOS晶体管同时形成的MOS电容。
24.根据权利要求23所述的半导体集成电路，其特征在于，
所述半导体集成电路由具有相互对置的第1和第2长边以及相互对置的第1和第2短边的长方形的半导体芯片形成，
沿着所述长方形的所述半导体芯片的所述第1和第2长边以及所述第1和第2短边，分别以环绕布线形状形成有干线电源布线和干线接地布线，
在所述半导体芯片的所述第1长边，形成被从所述半导体集成电路的外部供给显示信息数据的多个信号端子、被供给所述电源电压的所述外部电源端子、以及被供给所述接地电位的所述外部接地端子，
在所述半导体芯片的所述第2长边，形成生成用于驱动所述半导体集成电路的外部的显示设备的多个输出信号的多个输出端子，
在所述长方形的半导体芯片的内部，远离所述第2长边并且接近所述第1长边地设定与所述第1长边实质上平行的配置禁止区域，
在所述配置禁止区域的内部或者附近，连接所述干线电源布线和所述外部电源端子，且连接所述干线接地布线和所述外部接地端子，
在所述配置禁止区域的所述内部，禁止配置所述去耦电容。
25.根据权利要求24所述的半导体集成电路，其特征在于，
在所述长方形的半导体芯片的所述内部，将所述配置禁止区域以外的区域设定为配置许可区域，
在所述配置许可区域的内部，配置有所述去耦电容，
配置于所述配置许可区域的所述内部的所述去耦电容经由所述电源间钳位电路而与所述外部电源端子以及所述外部接地端子连接。
26.根据权利要求25所述的半导体集成电路，其特征在于，
所述半导体集成电路还具备支线电源布线和支线接地布线，
所述支线电源布线和所述支线接地布线对配置于所述配置许可区域的所述内部的内部电路供给动作电压，
所述支线电源布线的一端和所述支线接地布线的一端分别连接到所述干线电源布线和所述干线接地布线，另一方面，所述支线电源布线的另一端和所述支线接地布线的另一端各自未连接到所述干线电源布线和所述干线接地布线，
在所述支线电源布线的所述另一端与所述支线接地布线的所述另一端之间，至少连接有所述电源间钳位电路。
27.根据权利要求26所述的半导体集成电路，其特征在于，
在所述支线电源布线的所述另一端与所述支线接地布线的所述另一端之间，与所述电源间钳位电路并联地连接有所述去耦电容。
28.根据权利要求21所述的半导体集成电路，其特征在于，
所述电源间钳位电路包括时间常数电路，该时间常数电路具有在所述外部电源端子与所述外部接地端子之间串联连接的时间常数形成电阻和时间常数形成电容，
所述时间常数电路的输出信号驱动作为所述电源间钳位电路的所述保护元件的所述MOS晶体管的所述栅电极。
29.根据权利要求28所述的半导体集成电路，其特征在于，
所述电源间钳位电路还包括CMOS反相器，该CMOS反相器的输入端子和输出端子分别连接到所述时间常数电路的输出端子和作为所述保护元件的所述MOS晶体管的所述栅电极。
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