CN1744310A - 静电放电引导组件及应用此组件的混合式电源的集成电路 - Google Patents
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Abstract
一种组件，系应用于混合式电源的集成电路(mixed power integrated circuits)上，并用以耦接于不同的电源供应总线之间。此组件包括一二极管以及与此二极管串联的晶体管。晶体管系具有主动P型保护环(active p－ring)于半导体基底之中，并且围绕于晶体管的源极与漏极的四周。主动P型保护环系具有一与半导体基底具有相同导电性的传导区域(conductive region)。当ESD事件影响(affect)第一导体及第二导体时，与P型保护环耦接的控制电路系会施加一偏压电压，以将载子注入至半导体基底，并使短电压脉波(short voltage pulse)能够从二极管的阳极经由寄生于半导体基底之中的硅控整流器(SCR)而放电至晶体管的源极。
Description
【技术领域】
本发明是有关于一种应用于具有混合式电源(mixed power)的集成电路(integrated circuit)的静电放电(ElectrostaticDischarge，以下简称ESD)引导组件(conduction device)，且特别是有关于一种可使此集成电路上具有相似电压准位的各电源总线之间达到噪声(noise)隔离以及ESD引导功效的ESD引导组件。
【先前技术】
具有混合式电源的集成电路已被广泛地应用在各种电子装置中。此种集成电路例如是包括多个具有不同功能的电路，并使用多个电源供应器来供应这些不同功能的电路的运作。混合式电源的集成电路的特点是具有多电源定域(multiple power domain)，各电源定域内的电路系分别耦接至一电源供应器的总线网络，而各电源供应器的总线网络彼此之间系互相分离。
举例而言，于具有数字电路及模拟电路的集成电路中，通常会提供一具有数字电源供应器的总线网络的数字定域来与此数字电路耦接，并且提供一具有模拟电源供应器的总线网络的模拟定域来与此模拟电路耦接。其中，数字电路供应器的总线网络系同时具有数字电源端总线与数字接地端总线，而模拟电路供应器的总线网络系同时具有模拟电源端总线与模拟接地端总线。
然而，有些混合式电源的集成电路系包括多个数字定域而不包括任何模拟定域，有些则是包括多个数字定域以及一个模拟定域。此外，有些混合式电源的集成电路系包括多个模拟定域而不包括任何数字定域，而有些则是包括多个模拟定域以及一个数字定域。各独立定域的电源供应器的总线网络会采分离提供，以避免在不同定域内的电路间产生噪声耦合的现象，并且让各分离定域上的电路能够具有大小不同的供应电压。
请参照图1，其绘示乃一种传统具有混合式电源的集成电路的电路示意图。于图1中，一输入/输出接脚10系耦接至集成电路上之一内部电11。接脚10与全域电源供应端(global powersupply)VCCO的总线12之间的ESD保护系由二极管(diode)13来提供，而接脚10与全域接地端(global ground)VSSO的总线14之间的ESD保护系由二极管15来提供。内部电路11系与局部电源供应端(localpower supply)VCCI的总线16以及局部接地端(local ground)VSSI的总线17耦接。
耦接于局部电源供应端VCCI的总线16与局部接地端VSSI的总线17之间的ESD箝位电路(ESD clamp)18系依据电路的运作原理来操作，以避免在ESD事件中，局部电源供应端VCCI的总线16与局部接地端VSSI的总线17两者之间的电压差超过安全的准位。二极管19的阴极(cathode)系与局部电源供应端VCCI的总线16耦接，而其阳极(anode)则是与局部接地端VSSI的总线17耦接。二极管19系用以于ESD事件中提供保护，以避免局部接地端VSSI的总线17上的电压超过局部电源供应端VCCI的总线16上的电压。
于图1中，全域电源供应端VCCO的总线12与局部电源供应端VCCI的总线16系通过一ESD引导组件(ESD conduction cell)21而耦接在一起。同样地，全域接地端VSSO的总线14与局部接地端VSSI的总线17系通过一ESD引导组件20而耦接在一起。在习知技术中，通常利用如图2或图3所示的电路来作为ESD引导电路。
当集成电路于正常操作中，ESD引导电路系用以将位于不同电源定域上的总线之间加以隔离。但当集成电路于ESD事件中，ESD引导电路系于各分离电源的总线之间提供一电流流通路径。然而，由于前述的ESD引导电路所提供的电阻值为一有限值，而此有限的电阻值将可能于ESD事件中使全域接地端VSSO的总线14与局部接地端VSSI的总线17之间形成隔离的状态，如此一来，将对预定的ESD引导路径造成影响。是故，上述电路只能够于某些状况下如预期般稳定地工作，兹详细说明于下。其中，有限的ESD引导电路的电阻系以电阻符号标示于图1中的ESD引导组件20的方块内。
当一个ESD脉波(pulse)输入接脚10时，此ESD电流假设可以沿着图1中的路径1经由ESD引导组件20及ESD箝位电路18来放电，如此一来，内部电路11系可以得到安全的保护，而不会受到ESD电流的破坏。然而，当ESD引导组件20的电阻很大时，将导致很大电压差，此时，ESD电流系会沿着图1中的路径2来放电，如此一来，将造成内部电路11内的组件承受过压并且因而损坏。
由上述说明可知，在某些状态下混合式电源的集成电路中并没有适当的ESD路径。因此，如何提供一种能够应用于具有混合式电源的集成电路，且能够克服不同电源之间可能产生的噪声，以及于ESD事件中能够具有低电阻放电的ESD引导组件，实在是当前极重要的课题之一。
【发明内容】
有鉴于此，本发明的目的就是在提供一种整流用的组件以及应用此组件的集成电路。此组件对于例如是发生在ESD事件中的短逆偏电压脉波(short reverse bias voltage pulse)具有良好的传导性，因此，此组件非常适合作为混合式电源的集成电路上供应导体(conductor)之间的ESD引导组件。
根据本发明的目的，提出一种组件，用以耦接于一第一导体与一第二导体之间。此组件包括一二极管、一晶体管(transistor)、一植入区域(implant region)、一连接器(connector)及一控制电路。二极管系具有一阳极及一阴极于一半导体基底(semiconductorsubstrate)之中，二极管的阳极系耦接至第一导体。晶体管系具有一源极(source)及一漏极(drain)于该半导体基底之中，且晶体管具有一栅极(gate)。晶体管的栅极系耦接至晶体管的源极与第二导体。植入区域系位于半导体基底之中，并且围绕(surround)于晶体管的源极与漏极的四周。植入区域系具有一与半导体基底具有相同导电性的传导区域(conductive region)。连接器用以电性耦接二极管的阴极与晶体管的漏极。控制电路系耦接至植入区域。当一短电压脉波(voltage pulse)影响(affect)第一导体及第二导体时，控制电路系施加一偏压电压(bias voltage)至植入区域。控制电路所施加的偏压电压系有助于将载子注入至半导体基底，以使短电压脉波的载子能够由二极管的阳极经由半导体基底而放电至晶体管的源极。
依据本发明之一实施例，半导体基底系为一p型基底(p-typesubstrate)，植入区域系为一p型植入区(p-type implant)。本实施例的二极管系为位于该半导体基底之中之一n型井(n-typewell)，且于此n型井之中系具有一p型植入区，以作为二极管的阳极。此结构系于半导体基底上介于二极管的阳极与晶体管的源极间建立一硅控整流器(silicon controlled rectifier，以下简称SCR)。SCR系可通过控制电路将载子经由植入区域注入至半导体基底来致能(enable)。
依据本发明的实施例，控制电路系包括一电压选择器(voltageselector)。不论第一导体上之一电压或第二导体上之一电压那个较高，电压选择器系依据第一导体上的电压或第二导体上的电压产生一输出。电压选择器的输出系用于一感应器(sensor)。感应器系感应电压选择器所输出的短电压脉波(short voltage pulse)，并据以产生一脉波于偏压电压上。感应器例如是包括一高通滤波器(highpass filter)及一缓冲器(buffer)。高通滤波器例如是通过一电容与一电阻串联并且耦接至参考电压来实行。缓冲器例如是通过一串反向器(inverter string)来实行。缓冲器系依据出现于高通滤波器的输出上的短电压脉波而产生脉波于偏压电压上。高通滤波器系用以使发生于ESD事件中的短电压脉波通过，而将第一导体及第二导体上之一般的电压变动滤掉，其系包括将一般开启状态时的电压变动滤掉。大体而言，于一般操作状态期时，控制电路系将植入区域上的电压拉至零，以避免发生闩锁(latch up)的现象。而于ESD事件中，控制电路系经由植入区域而将电流注入至半导体基底，以降低引导电流的触发电压。
在一些实施例中，系会增设一附加整流器。附加整流器例如是二极管或是刚刚所描述的引导组件，其系以与引导组件反向且采取并联的方式来设置，以提供反向的电流引导路径。也就是说，当附加整流器为二极管时，则二极管的阳极系耦接至第二导体，而其阴极则耦接至第一导体。
如同前述，依据本发明的实施例，第一导体与第二导体系为集成电路上电压供应总线导体，其系用以携带大小相近的电压，例如是用以携带大小相等的电压，或是用以携带大小不相等的电压，且其电压差系比单一二极管或二极管串(diode string)的顺偏启动电压(forward bias turn on voltage)还要小。引导组件系于ESD事件中，作为电压供应总线导体之间的传导。
根据本发明的另一目的，提出一种具有多电源定域(multiplepower domains)的集成电路。此集成电路系形成于一半导体基底上。集成电路包括一第一导体、一第二导体及一引导组件。第一导体及第二导体系位于半导体基底上，且第一导体用以与一第一电源定域之一第一供应电压(power supply voltage)耦接， 而第二导体用以与一第二电源定域之一第二供应电压耦接。如同前述的引导组件系耦接于第一导体与第二导体之间，用以于ESD事件中，将ESD电流排出。在一个实施例中，第一供应电压系为第一电源定域之一第一正电压，而第二供应电压系为第二电源定域之一第二正电压。在另一个实施例中，第一供应电压系为第一电源定域之一第一接地参考电压(ground reference voltage)，而第二供应电压系为集成电路上的第二电源定域之一第二接地参考电压。
根据本发明的再一目的，提出另一种具有多电源定域的集成电路。此集成电路包括一共通导体(common conductor)、第一导体、第二导体、第一引导组件及第二引导组件。共通导体系用以引导ESD电流(conduction of ESD discharge current)。第一导体及一第二导体系位于半导体基底上，第一导体用以与一第一电源定域之一第一供应电压耦接，而第二导体用以与一第二电源定域之一第二供应电压耦接。如同前述的第一引导组件系耦接于第一导体与共通导体之间。如同前述的第二引导组件系耦接于第二导体与共通导体之间。因此，在此具有共通导体的集成电路中，从第一导体至共通导体以及从共通导体至第二导体系存在一放电路径。
本发明所教导的引导组件系耦接于电源供应导体之间，其基本的结构系由一二极管串联一NMOS晶体管组成，且于NMOS晶体管的源极与漏极的周围具有一P型保护环(p-type ring，以下简称P-RING)。于ESD事件中，位于基底上的SCR系可通过控制电路来致能。在一般的操作状态期间，引导组件系能够避免各电源供应导体之间的噪声干扰，并且只允许非常低的漏电流(leakage current)存在。在ESD事件中，SCR系被触发。当ESD电流经由SCR排出时，SCR系建立一个只需低维持电压(low holding voltage)的低压降路径(lowvoltage drop path)，以达到ESD放电的功效。在多电源集成电路中，引导组件可用以耦接多电源定域上的电源供应总线，并于ESD事件中，提供ESD电流一个良好的传导路径。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：
【附图说明】
图1绘示乃一种传统具有混合式电源的集成电路的电路示意图。
图2绘示乃图1中的ESD引导电路之一种电路示意图。
图3绘示乃图1中的ESD引导电路的另一种电路示意图。
图4绘示乃本发明一较佳实施例之一种引导组件的基本结构的电路示意图。
图5其绘示乃图4中的引导组件的横截面的结构示意图。
图6绘示乃一种可与图4及图5中的引导组件搭配使用的环形控制电路的电路示意图。
图7绘示乃本发明的较佳实施例之一种具有混合式电源的集成电路的电路示意图。
图8绘示乃本发明的较佳实施例的另一种具有混合式电源的集成电路的电路示意图。
图9绘示乃本发明较佳实施例的另一种引导组件的基本结构的电路示意图。
【具体实施方式】
请参照图4，其绘示乃本发明一较佳实施例之一种引导组件的基本结构的电路示意图。引导组件100系耦接于第一导体101与第二导体102之间。其中，第一导体101与第二导体102所携带的电压大小系互相接近。举例而言，在本实施例中，第一导体101与第二导体102系分别作为接地电位VSS(1)与VSS(2)的电压供应总线。然而，第一导体101与第二导体102也可以分别作为集成电路上相互分离的电源定域的供应电位VCC(1)与VCC(2)的电压供应总线。
引导组件100包括二极管105及晶体管106。二极管105的阳极系耦接至第一导体101，而其阴极系耦接至晶体管106的漏极。晶体管106的栅极与源极系与第二导体102耦接。植入区域107系设置于晶体管106的源极与漏极的周围，如图4中所示的P-RING。植入区域107与本实施例的基底一样具有p型导电性(p-typeconductivity)。实施例中形成于p型基底之中的晶体管106系为一n通道MOS型晶体管(n-channel MOS type transistor)。由于二极管105、植入区域107及晶体管106的结构导致于基底之中介于二极管105的阳极与晶体管106的源极之间形成一SCR组件(绘示于图5)。环形控制电路(ring control circuit)108系在线段109上提供一偏压信号(bias signal)VX给植入区域107。环形控制电路108系与第一导体101及第二导体102耦接，其耦接的线路未绘示于图4中。在本实施例中，偏压信号VX通常为接地信号。例如是于ESD事件中造成一短电压脉波(short voltage pulse)时，环形控制电路108系会产生一短正脉波(short positive pulse)使载子(carrier)能够经由P-RING而注入至基底，以降低位于二极管105的阳极与晶体管106的源极间的SCR组件的触发电压。
在一些实施例中，系会在图1中的第二导体102与第一导体101之间以反向的方式并联一个如二极管110的整流器。在本实施例中，二极管110的阳极系与第二导体102耦接，而其阴极系与第一导体101耦接。此整流器系用以协助引导组件100来提供第一导体101与第二导体102之间的隔离。然而，在有些实施例中系不需要并联此整流器。
为了更清楚地说明图4中的引导组件100的二极管105、晶体管106及植入区域107的结构，请参照图5，其绘示乃图4中的引导组件的横截面的结构示意图。引导组件包括p型半导体基底200。通过n型井(n-type well)201而形成于p型半导体基底200之中的二极管系具有一形成于n型井201之中的p型阳极接点202。一n型阴极接点203系包含于n型井201里面。p型半导体基底200之中之一NMOS晶体管系包括一n型漏极区205及一n型源极区206。此晶体管包括一栅极207，其系位于n型源极区206与n型漏极区205间的上方的信道区域。p型植入区域204系形成一环形，且环绕于n型漏极区205与n型源极区206的周围，如图5所示。二极管的n型阴极接点203系通过导体208而耦接至晶体管的n型漏极区205。导体208与p型半导体基底200以及p型植入区域204系电性隔离。晶体管的栅极207及n型源极区206系与导体209耦接。二极管的p型阳极接点202系与导体210耦接。P型植入区域204系通过导体211而耦接至如上所述的环形控制电路所产生的偏压信号VX。
于图5的p型半导体基底之中，以虚线所描绘的pnp或npn晶体管符号系为一SCR212的结构，其系位于二极管的p型阳极接点202与晶体管的n型源极区206之间。于正常操作状况中，此二极管及晶体管将呈现关闭状态，而且实质上不会有电流流过。而于ESD事件中，由于偏压电压VX系为正脉波，因而导致电荷载子能够通过p型植入区域204而注入至基底，以降低SCR212的触发电压，进而于导体209与导体210之间提供一个良好的ESD电流引导路径。
在这个例子中，导体209系为携带供应电压VCCI的内部电源供应总线，而导体210则为携带全域供应电压VCCO的全域电源供应总线。于本实施例中的内部供应电压实质上与全域供应电压具有相同的电压准位。导体209与导体210系可通过引导组件来隔离，如此系可将集成电路的各电源定域分开，而达到抗噪声以及在习知技艺中的其它功效。
在一个实施例的单一手指结构(single finger configuration)中，引导组件内的晶体管的信道长度以及其信道宽度(其系分别为与n型源极区206与n型漏极区205之间的横截面线段平行以及垂直的尺寸)系分别为0.5微米(micron)至1.0微米的数量级以及15微米的数量级。二极管则系与引导组件具有相似的尺寸。电源供应总线系可配置于集成电路的周围，而引导组件实质上较佳地形成于电源供应总线的下面，如图5所示。
请参照图6，其绘示乃一种可与图4及图5中的引导组件搭配使用的环形控制电路的电路示意图。环形控制电路300系与携带供应电压VCCO的第一导体301及携带供应电压VCCI的第二导体302耦接。环形控制电路300系用以于线段303上产生偏压电压VX。环形控制电路300包括一电压选择器304及一感应器。本实施例的感应器系包括一高通滤波器305以及由串联的反向器306与307所组成的驱动器。
电压选择器304包括一电阻310。电阻310系耦接于第一导体301与p通道晶体管311的漏极以及第一导体301与p通道晶体管312的栅极之间。第二导体302系与p通道晶体管312的漏极以及p通道晶体管311的栅极耦接。p信道晶体管311的源极系与其信道以及电压选择器304的输出端313耦接。p信道晶体管312的源极系与其信道以及电压选择器304的输出端313耦接。电压选择器304系选择第一导体301与第二导体302当中电压较高者作为输出端313上的电压VH。电阻310系有助于正常操作状况中，第二导体302上电压能够稳定地输出至输出端313上。
在ESD事件中，不论是第一导体301或是第二导体302接收到ESD脉波，在电压选择器304的输出端313上都会产生一高电压脉波VH。高电压脉波VH系施加至高通滤波器305上。在本实施例中，位于输出端313与接地端之间的高通滤波器305系包括一电容314以及一与电容314串联的电阻315。其中，此接地端系为接地供应电压VSSI。电容314的电容值与电阻315的电阻值系依据截止频率(cutoff frequency)而决定，以用来感应电源供应导体上的短电压脉波。高通滤波器305系驱动反向器306与307，用以于线段303上产生偏压电压VX。在ESD事件中，当有短电压脉波产生时，输出端313上的电压VH将会很快地上升。此时，只要电压VH上升的速率够快，则位于电容314与电阻315之间的节点将被充电至电位VH。一旦电容314与电阻315之间的节点被充电并达到反向器306的触发点时，则于反向器306的输出端上系会产生一负向脉波(low-going pulse)。反向器306的输出端上的负向脉波将会于反向器307的输出端上产生一正向脉波(high-going pulse)，以提供足够的驱动电源给引导组件的植入区域。在ESD后，电容314与电阻315之间的节点的电压系回复为接地电压，而用来驱动植入区域的反向器307的输出端上的偏压电压VX也将回复为接地电压。
请参照图7，其绘示乃本发明的较佳实施例之一种具有混合式电源的集成电路的电路示意图。于图7中，输入/输出接脚400系与集成电路上的内部电路401耦接。接脚400与全域电源供应端VCCO的总线402之间的ESD保护系由二极管403来提供，而接脚400与全域接地端VSSO的总线404之间的ESD保护系由二极管405来提供。内部电路401系与局部电源供应端VCCI的总线406以及局部接地端VSSI的总线407耦接。耦接于局部电源供应端VCCI的总线406与局部接地端VSSI的总线407之间的ESD箝位电路408系依据电路的运作原理来操作，以避免在ESD事件中，局部电源供应端VCCI的总线406与局部接地端VSSI的总线407两者之间的电压差超过安全的准位。二极管409的阴极系与局部电源供应端VCCI的总线406耦接，而其阳极则是与局部接地端VSSI的总线407耦接。二极管409系用以于ESD事件中提供保护，以避免局部接地端VSSI的总线407上的电压超过局部电源供应端VCCI的总线406上的电压。具有主动(active)P-RING的ESD引导组件410以及如上所述的环形控制电路411系耦接于全域电源供应端VCCO的总线402与局部电源供应端VCCI的总线406之间。具有主动P-RING的ESD引导组件412以及如上所述的环形控制电路413系耦接于全域接地端VSSO的总线404与局部接地端VSSI的总线407之间。
请参照图8，其绘示乃本发明的较佳实施例的另一种具有混合式电源的集成电路的电路示意图。于图8中，输入/输出接脚500系与集成电路上的内部电路501耦接。接脚500与全域电源供应端VCCO的总线502之间的ESD保护系由二极管503来提供，而接脚500与全域接地端VSSO的总线504之间的ESD保护系由二极管505来提供。内部电路501系与局部电源供应端VCCI的总线506以及局部接地端VSSI的总线507耦接。耦接于局部电源供应端VCCI的总线506与局部接地端VSSI的总线507之间的ESD箝位电路508系依据电路的运作原理来操作，以避免在ESD事件中，局部电源供应端VCCI的总线506与局部接地端VSSI的总线507两者之间的电压差超过安全的准位。二极管509的阴极系与局部电源供应端VCCI的总线506耦接，而其阳极则是与局部接地端VSSI的总线507耦接。二极管509系用以于ESD事件中提供保护，以避免局部接地端VSSI的总线507上的电压超过局部电源供应端VCCI的总线506上的电压。于图8中的集成电路上包括ESD电源供应端(power supply)VCC的共通总线(commonbus)511以及ESD接地供应端(ground supply)VSS的共通总线512。ESD电源供应端VCC的共通总线511以及ESD接地供应端VSS的共通总线512一般系围绕于集成电路的周围，以提供一个良好的引导路径使ESD电流能够从内部总线放电至芯片外。为了能够在集成电路上的各电源供应定域间提供有效的ESD放电路径，全域电源供应端VCCO的总线502与局部电源供应端VCCI的总线506系通过ESD引导电路而与ESD电源供应端VCC的共通总线511耦接。相同地，全域接地端VSSO的总线504与局部接地端VSSI的总线507系通过ESD引导电路而与ESD接地供应端VSS的共通总线512耦接，兹分别详细说明于下。具有主动P-RING的ESD引导组件513与如上所述的环形控制电路514系耦接于全域电源供应端VCCO的总线502与ESD电源供应端VCC的共通总线511之间。具有主动P-RING的ESD引导组件517与如上所述的环形控制电路518系耦接于局部电源供应端VCCI的总线506与ESD电源供应端VCC的共通总线511之间。具有主动P-RING的ESD引导组件515与如上所述的环形控制电路516系耦接于全域接地端VSSO的总线504与ESD接地供应端VSS的共通总线512之间。具有主动P-RING的ESD引导组件519与如上所述的环形控制电路520系耦接于局部接地端VSSI的总线507与ESD接地供应端VSS的共通总线512之间。
请参照图9，其绘示乃本发明较佳实施例的另一种引导组件的基本结构的电路示意图。ESD引导组件603与604系以反向的方式并联于第一导体601与第二导体602之间。第一导体601例如是接地供应端或电源供应端的总线，而第二导体602例如是ESD共通总线。如图9所示，ESD引导组件603中的二极管的阳极系与第一导体601耦接，而晶体管的源极系与第二导体602耦接。此外，ESD引导组件604中的二极管的阳极系与第二导体602耦接，而晶体管的源极则与第一导体601耦接。不论是正向脉波冲(positive goingpulse)或者是负向脉波(negative going pulse)，图9所示的引导组件都能够发挥良好的功效。然而，图9中的引导组件比图4中的引导组件在集成电路上明显地需要占用较多的空间。
本发明上述实施例所揭露的具有主动P-RING以及NMOS晶体管的ESD引导组件，系可应用于多电源定域的集成电路上，更可应用于具有对ESD特别敏感的组件的多电源定域的集成电路上，而且于个别电源操作时，系能够达到各自电源独立切换的目的，而于ESD时，系能够更有效地隔离电源二端的噪声干扰。
综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
Claims (26)
1.一种组件，该组件系用以耦接于一第一导体(conductor)与一第二导体之间，该组件包括：
一二极管(diode)，该二极管系具有一阳极(anode)及一阴极(cathode)于一半导体基底(semiconductor substrate)之中，该二极管的该阳极系耦接至该第一导体；
一晶体管(transistor)，该晶体管系具有一源极(source)及一漏极(drain)于该半导体基底之中，且该晶体管具有一栅极(gate)，该晶体管的该栅极系耦接至该晶体管的该源极与该第二导体；
一植入区域(implant region)，系位于该半导体基底之中，该植入区域系包围(surround)该晶体管的该源极与该漏极；
一连接器(connector)，用以电性耦接该二极管的该阴极与该晶体管的该漏极，该连接器系与该植入区域电性隔离；以及
一控制电路，耦接至该植入区域，当一电压脉波(voltage pulse)影响(affect)该第一导体及该第二导体时，该控制电路系施加一偏压电压(bias voltage)至该植入区域，该控制电路所施加的该偏压电压系有助于将载子注入至该半导体基底，以使该电压脉波能够经由该半导体基底放电。
2.根据权利要求1所述的组件，其特征在于，该半导体基底系为一p型基底(p-type substrate)，该二极管系为位于该半导体基底之中之一n型井(n-type well)，且于该n型井之中系具有一p型植入区(p-type implant)，该p型植入区系为该二极管的该阳极。
3.根据权利要求1所述的组件，其特征在于，该半导体基底系为一p型基底(p-type substrate)，该植入区域系为一p型植入区(p-type implant)。
4.根据权利要求1所述的组件，其特征在于，该半导体基底系为一p型基底(p-type substrate)，该植入区域系为一p型植入区(p-type implant)，该二极管系为位于该半导体基底之中之一n型井(n-type well)，且于该n型井之中系具有一p型植入区(p-typeimplant)，以作为该二极管的该阳极，于该二极管的该阳极与该晶体管的该源极之间形成一硅控整流器(silicon controlledrectifier，SCR)，该硅控整流器系可通过注入载子来致能(enable)。
5.根据权利要求1所述的组件，其特征在于，该控制电路包括一电压选择器(voltage selector)及一感应器(sensor)，不论在该第一导体上之一电压或该第二导体上之一电压那个较高，该电压选择器系依据该第一导体上的该电压或该第二导体上的该电压产生一输出，该感应器系感应该输出之一电压脉波(voltage pulse)，并据以产生一脉波于该偏压电压上。
6.根据权利要求1所述的组件，其特征在于，更包括一第二二极管，该第二二极管之一阳极系耦接至该第二导体，该第二二极管之一阴极系耦接至该第一导体。
7.根据权利要求1所述的组件，其特征在于，更包括：
一附加(additional)二极管，该附加二极管系具有一阳极及一阴极于该半导体基底之中，该附加二极管的该阳极系耦接至该第二导体；
一附加晶体管，该附加晶体管系具有一源极及一漏极于该半导体基底之中，且该附加晶体管具有一栅极，该附加晶体管的该栅极系耦接至该附加晶体管的该源极与该第一导体；
一附加植入区域，系位于该半导体基底之中，该附加植入区域系包围该附加晶体管的该源极与该漏极；
一附加连接器，用以电性耦接该附加二极管的该阴极与该附加晶体管的该漏极，该附加连接器系与该附加植入区域电性隔离；以及
一附加控制电路，耦接至该附加植入区域，当一电压脉波(voltage pulse)影响(affect)该第一导体及该第二导体时，该附加控制电路系施加一偏压电压(bias voltage)至该附加植入区域，该附加控制电路所施加的该偏压电压系有助于将载子注入至该半导体基底，以使该电压脉波能够经由该半导体基底放电。
8.一种具有多电源定域(multiple power domains)的集成电路(integrated circuit)，该集成电路系形成于一半导体基底(semiconductor substrate)上，该集成电路包括：
一第一导体(conductor)及一第二导体，其系位于该半导体基底上，该第一导体用以与一第一电源定域之一第一供应电压(powersupply voltage)耦接，该第二导体用以与一第二电源定域之一第二供应电压耦接；以及
一静电放电(electrostatic discharge，ESD)引导组件(conduction device)，用以耦接于该第一导体与该第二导体之间，该静电放电引导组件包括：
一二极管(diode)，该二极管系具有一阳极(anode)及一阴极(cathode)于该半导体基底之中，该二极管的该阳极系耦接至该第一导体；
一晶体管(transistor)，该晶体管系具有一源极(source)及一漏极(drain)于该半导体基底之中，且该晶体管具有一栅极(gate)，该晶体管的该栅极系耦接至该晶体管的该源极与该第二导体；
一植入区域(implant region)，系位于该半导体基底之中，该植入区域系包围(surround)该晶体管的该源极与该漏极；
一连接器(connector)，用以电性耦接该二极管的该阴极与该晶体管的该漏极，该连接器系与该植入区域电性隔离；及
一控制电路，耦接至该植入区域，当一静电放电事件(ESDevent)影响(affect)该第一导体及该第二导体时，该控制电路系施加一偏压电压(bias voltage)至该植入区域，该控制电路所施加的该偏压电压系有助于将载子注入至该半导体基底，以使该静电放电事件能够经由该半导体基底放电。
9.根据权利要求8所述的集成电路，其特征在于，该半导体基底系为一p型基底(p-type substrate)，该二极管系为位于该半导体基底之中之一n型井(n-type well)，且于该n型井之中系具有一p型植入区(p-type implant)，该p型植入区系为该二极管的该阳极。
10.根据权利要求8所述的集成电路，其特征在于，该半导体基底系为一p型基底(p-type substrate)，该植入区域系为一p型植入区(p-type implant)。
11.根据权利要求8所述的集成电路，其特征在于，该半导体基底系为一p型基底(p-type substrate)，该植入区域系为一p型植入区(p-type implant)，该二极管系为位于该半导体基底之中之一n型井(n-type well)，且于该n型井之中系具有一p型植入区(p-type implant)，以作为该二极管的该阳极，于该二极管的该阳极与该晶体管的该源极之间形成一硅控整流器(siliconcontrolled rectifier，SCR)，该硅控整流器系可通过注入载子来致能(enable)。
12.根据权利要求8所述的集成电路，其特征在于，该控制电路包括一电压选择器(voltage selector)及一感应器(sensor)，不论在该第一导体上之一电压或该第二导体上之一电压那个较高，该电压选择器系依据该第一导体上的该电压或该第二导体上的该电压产生一输出，该感应器系感应该输出之一静电放电事件(ESDevent)，并据以产生一脉波于该偏压电压上。
13.根据权利要求8所述的集成电路，其特征在于，更包括一第二二极管，该第二二极管之一阳极系耦接至该第二导体，该第二二极管之一阴极系耦接至该第一导体。
14.根据权利要求8所述的集成电路，其特征在于，更包括：
一附加(additional)二极管，该附加二极管系具有一阳极及一阴极于该半导体基底之中，该附加二极管的该阳极系耦接至该第二导体；
一附加晶体管，该附加晶体管系具有一源极及一漏极于该半导体基底之中，且该附加晶体管具有一栅极，该附加晶体管的该栅极系耦接至该附加晶体管的该源极与该第一导体；
一附加植入区域，系位于该半导体基底之中，该附加植入区域系包围该附加晶体管的该源极与该漏极；
一附加连接器，用以电性耦接该附加二极管的该阴极与该附加晶体管的该漏极，该附加连接器系与该附加植入区域电性隔离；以及
一附加控制电路，耦接至该附加植入区域，当一静电放电事件影响该第一导体及该第二导体时，该附加控制电路系施加一偏压电压至该附加植入区域，该附加控制电路所施加的该偏压电压系有助于将载子注入至该半导体基底，以使该静电放电事件能够经由该半导体基底放电。
15.根据权利要求8所述的集成电路，其特征在于，该第一供应电压系为该第一电源定域之一第一正电压，该第二供应电压系为该第二电源定域之一第二正电压。
16.根据权利要求8所述的集成电路，其特征在于，该第一供应电压系为该第一电源定域之一第一接地参考电压(groundreference voltage)，该第二供应电压系为该第二电源定域之一第二接地参考电压。
17.一种具有多电源定域(multiple power domains)的集成电路(integrated circuit)，该集成电路系形成于一半导体基底(semiconductor substrate)上，该集成电路包括：
一共通导体(common conductor)，用以引导静电放电电流(conduction of ESD discharge current)；
一第一导体及一第二导体，其系位于该半导体基底上，该第一导体用以与一第一电源定域之一第一供应电压(power supplyvoltage)耦接，该第二导体用以与一第二电源定域之一第二供应电压耦接；
一第一静电放电(electrostatic discharge，ESD)引导组件(conduction device)，用以耦接于该第一导体与该共通导体之间，该第一静电放电引导组件包括：
一二极管(diode)，该第一静电放电引导组件的该二极管系具有一阳极(anode)及一阴极(cathode)于该半导体基底之中，该第一静电放电引导组件的该二极管的该阳极系耦接至该第一导体；
一晶体管(transistor)，该第一静电放电引导组件的该晶体管系具有一源极(source)及一漏极(drain)于该半导体基底之中，且该第一静电放电引导组件的该晶体管具有一栅极(gate)，该第一静电放电引导组件的该晶体管的该栅极系耦接至该第一静电放电引导组件的该晶体管的该源极与该共通导体；
一植入区域(implant region)，系位于该半导体基底之中，该第一静电放电引导组件的该植入区域系包围(surround)该第一静电放电引导组件的该晶体管的该源极与该漏极；
一连接器(connector)，用以电性耦接该第一静电放电引导组件的该二极管的该阴极与该第一静电放电引导组件的该晶体管的该漏极，该第一静电放电引导组件的该连接器系与该第一静电放电引导组件的该植入区域电性隔离；及
一控制电路，耦接至该第一静电放电引导组件的该植入区域，当一静电放电事件(ESD event)影响(affect)该第一导体时，该第一静电放电引导组件的该控制电路系施加一偏压电压(biasvoltage)至该第一静电放电引导组件的该植入区域，该第一静电放电引导组件的该控制电路所施加的该偏压电压系有助于将载子注入至该半导体基底，以使该静电放电事件能够经由该半导体基底放电；以及
一第二静电放电引导组件，用以耦接于该第二导体与该共通导体之间，该第二静电放电引导组件包括：
一二极管，该第二静电放电引导组件的该二极管系具有一阳极及一阴极于该半导体基底之中，该第二静电放电引导组件的该二极管的该阳极系耦接至该第二导体；
一晶体管，该第二静电放电引导组件的该晶体管系具有一源极及一漏极于该半导体基底之中，且该第二静电放电引导组件的该晶体管具有一栅极，该第二静电放电引导组件的该晶体管的该栅极系耦接至该第二静电放电引导组件的该第二晶体管的该源极与该共通导体；
一植入区域，系位于该半导体基底之中，该第二静电放电引导组件的该植入区域系包围该第二静电放电引导组件的该晶体管的该源极与该漏极；
一连接器，用以电性耦接该第二静电放电引导组件的该二极管的该阴极与该第二静电放电引导组件的该晶体管的该漏极，该第二静电放电引导组件的该连接器系与该第二静电放电引导组件的该植入区域电性隔离；及
一控制电路，耦接至该第二静电放电引导组件的该植入区域，当一静电放电事件影响该第一导体时，该第二静电放电引导组件的该控制电路系施加一偏压电压至该第二静电放电引导组件的该植入区域，该第二静电放电引导组件的该控制电路所施加的该偏压电压系有助于将载子注入至该半导体基底，以使该静电放电事件能够经由该半导体基底放电。
18.根据权利要求17所述的集成电路，其特征在于，该半导体基底系为一p型基底(p-type substrate)，该第一静电放电引导组件的该二极管与该第二静电放电引导组件的该二极管系分别为位于该半导体基底之中之一n型井(n-type well)，且于各该n型井之中系具有一p型植入区(p-type implant)，该些p型植入区系分别为该第一静电放电引导组件的该二极管的该阳极及该第二静电放电引导组件的该二极管的该阳极。
19.根据权利要求17所述的集成电路，其特征在于，该半导体基底系为一p型基底(p-type substrate)，该第一静电引导组件的该植入区域与该第二静电引导组件的该植入区域系分别为一p型植入区(p-type implant)。
20.根据权利要求17所述的集成电路，其特征在于，该半导体基底系为一p型基底(p-type substrate)，至少该第一静电放电引导组件或该第二静电放电引导组件其中之一的该植入区域系为一p型植入区(p-type implant)，且该二极管系为位于该半导体基底之中之一n型井(n-type well)，且于该n型井之中系具有一p型植入区(p-type implant)，以作为该二极管的该阳极，于该二极管的该阳极与该晶体管的该源极之间形成一硅控整流器(siliconcontrolled rectifier，SCR)，该硅控整流器系可通过注入载子来致能(enable)。
21.根据权利要求17所述的集成电路，其特征在于，至少该第一静电放电引导组件或该第二静电放电引导组件的该控制电路包括一电压选择器(voltage selector)及一感应器(sensor)，不论在该第一导体上之一电压或该第二导体上之一电压那个较高，该电压选择器系依据该第一导体上的该电压或该第二导体上的该电压产生一输出，该感应器系感应该输出之一静电放电事件(ESD event)，并据以产生一脉波于该偏压电压上。
22.根据权利要求17所述的集成电路，其特征在于，该第一静电放电引导组件更包括一第二二极管，该第二二极管之一阳极系耦接至该共通导体，该第二二极管之一阴极系耦接至该第一导体。
23.根据权利要求17所述的集成电路，其特征在于，该第二静电放电引导组件更包括一第二二极管，该第二二极管之一阳极系耦接至该共通导体，该第二二极管之一阴极系耦接至该第二导体。
24.根据权利要求17所述的集成电路，其特征在于，该第一静电放电引导组件更包括：
一附加(additional)二极管，该附加二极管系具有一阳极及一阴极于该半导体基底之中，该附加二极管的该阳极系耦接至该共通导体；
一附加晶体管，该附加晶体管系具有一源极及一漏极于该半导体基底之中，且该附加晶体管具有一栅极，该附加晶体管的该栅极系耦接至该附加晶体管的该源极与该第一导体；
一附加植入区域，系位于该半导体基底之中，该附加植入区域系包围该附加晶体管的该源极与该漏极；
一附加连接器，用以电性耦接该附加二极管的该阴极与该附加晶体管的该漏极，该附加连接器系与该附加植入区域电性隔离；以及
一附加控制电路，耦接至该附加植入区域，当一静电放电事件影响该第一导体及该共通导体时，该附加控制电路系施加一偏压电压至该附加植入区域，该附加控制电路所施加的该偏压电压系有助于将载子注入至该半导体基底，以使该静电放电事件能够经由该半导体基底放电。
25.根据权利要求17所述的集成电路，其特征在于，该第一供应电压系为该第一电源定域之一第一正电压，该第二供应电压系为该第二电源定域之一第二正电压。
26.根据权利要求17所述的集成电路，其特征在于，该第一供应电压系为该第一电源定域之一第一接地参考电压(groundreference voltage)，该第二供应电压系为该第二电源定域之一第二接地参考电压。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN101416318B (zh) * | 2006-03-31 | 2010-10-20 | 飞思卡尔半导体公司 | 具有隔离二极管元件的esd保护电路及其方法 |
| US8004805B2 (en) | 2007-08-28 | 2011-08-23 | Panasonic Corporation | Semiconductor integrated circuit |
| CN101626154B (zh) * | 2009-07-13 | 2011-12-07 | 浙江大学 | 集成电路esd全芯片防护电路 |
| CN102341713A (zh) * | 2009-03-09 | 2012-02-01 | 高通股份有限公司 | 用于测量在半导体芯片接合期间的静电放电(esd)事件的量值的电路 |
| CN102474094A (zh) * | 2009-08-06 | 2012-05-23 | 飞思卡尔半导体公司 | 具有保护电路的电子装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7323752B2 (en) * | 2004-09-30 | 2008-01-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | ESD protection circuit with floating diffusion regions |
| US7203045B2 (en) * | 2004-10-01 | 2007-04-10 | International Business Machines Corporation | High voltage ESD power clamp |
| JP2006186249A (ja) * | 2004-12-28 | 2006-07-13 | Toshiba Corp | 半導体装置 |
| US7272802B2 (en) * | 2005-05-11 | 2007-09-18 | Lsi Corporation | R-cells containing CDM clamps |
| US7773733B2 (en) * | 2005-06-23 | 2010-08-10 | Agere Systems Inc. | Single-transformer digital isolation barrier |
| US8213489B2 (en) | 2005-06-23 | 2012-07-03 | Agere Systems Inc. | Serial protocol for agile sample rate switching |
| US7719806B1 (en) * | 2006-02-07 | 2010-05-18 | Pmc-Sierra, Inc. | Systems and methods for ESD protection |
| US7902654B2 (en) * | 2006-05-10 | 2011-03-08 | Qualcomm Incorporated | System and method of silicon switched power delivery using a package |
| US7812582B2 (en) | 2006-09-14 | 2010-10-12 | Qualcomm Incorporated | System and method of power distribution control of an integrated circuit |
| US7362555B2 (en) * | 2006-08-26 | 2008-04-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | ESD protection circuit for a mixed-voltage semiconductor device |
| US20080191797A1 (en) * | 2007-02-08 | 2008-08-14 | Mediatek Inc. | High pass filter circuit with low corner frequency |
| US8164869B2 (en) * | 2007-08-08 | 2012-04-24 | Sofics Bvba | Diode chain with a guard-band |
| US8537514B2 (en) | 2007-08-08 | 2013-09-17 | Sofics Bvba | Diode chain with guard-band |
| US20090154036A1 (en) * | 2007-12-13 | 2009-06-18 | Silicon Integrated Systems Corp. | Electrostatic discharge circuit |
| US20100123509A1 (en) * | 2008-11-19 | 2010-05-20 | Wei-Yao Lin | Pad circuit for the programming and i/o operations |
| US8817432B2 (en) * | 2009-04-09 | 2014-08-26 | Ememory Technology Inc. | Power switch embedded in ESD PAD |
| US9153570B2 (en) * | 2010-02-25 | 2015-10-06 | Macronix International Co., Ltd. | ESD tolerant I/O pad circuit including a surrounding well |
| TWI425768B (zh) * | 2010-05-03 | 2014-02-01 | Ememory Technology Inc | 可避免輸出電壓產生壓降之高壓選擇電路 |
| TWI409938B (zh) | 2010-12-28 | 2013-09-21 | Ind Tech Res Inst | 靜電放電保護電路 |
| US9165891B2 (en) | 2010-12-28 | 2015-10-20 | Industrial Technology Research Institute | ESD protection circuit |
| US8891212B2 (en) | 2011-04-05 | 2014-11-18 | International Business Machines Corporation | RC-triggered semiconductor controlled rectifier for ESD protection of signal pads |
| JP6600491B2 (ja) * | 2014-07-31 | 2019-10-30 | エイブリック株式会社 | Ｅｓｄ素子を有する半導体装置 |
| CN106158850B (zh) * | 2016-08-26 | 2019-06-11 | 华为技术有限公司 | 静电放电保护装置及多电源域集成电路 |
| TWI768451B (zh) * | 2020-08-31 | 2022-06-21 | 創意電子股份有限公司 | 半導體結構以及靜電放電保護電路 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5616943A (en) * | 1993-09-29 | 1997-04-01 | At&T Global Information Solutions Company | Electrostatic discharge protection system for mixed voltage application specific integrated circuit design |
| KR100205609B1 (ko) * | 1997-01-06 | 1999-07-01 | 윤종용 | 정전기 보호 소자 |
| US6075686A (en) | 1997-07-09 | 2000-06-13 | Industrial Technology Research Institute | ESD protection circuit for mixed mode integrated circuits with separated power pins |
| JP4132270B2 (ja) | 1998-04-20 | 2008-08-13 | 三菱電機株式会社 | 半導体集積回路装置 |
| US6002568A (en) * | 1998-06-29 | 1999-12-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | ESD protection scheme for mixed-voltage CMOS integrated circuits |
| US6144542A (en) * | 1998-12-15 | 2000-11-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | ESD bus lines in CMOS IC's for whole-chip ESD protection |
| TW502459B (en) * | 2001-01-03 | 2002-09-11 | Taiwan Semiconductor Mfg | Diode structure with high electrostatic discharge protection and electrostatic discharge protection circuit design of the diode |
| US6628488B2 (en) * | 2001-06-06 | 2003-09-30 | Macronix International Co., Ltd. | Electrostatic discharge protection circuit |
| TW502428B (en) * | 2001-09-03 | 2002-09-11 | Faraday Tech Corp | Electrostatic discharge protection circuit for power source terminal with dual trigger voltages |
| TW586124B (en) | 2002-09-18 | 2004-05-01 | Macronix Int Co Ltd | ESD protection apparatus and method for a high-voltage input pad |
| US20040100745A1 (en) * | 2002-11-21 | 2004-05-27 | Industrial Technology Research Institute | Silicon-controlled rectifier with dynamic holding voltage for on-chip electrostatic discharge protection |
| US6724592B1 (en) * | 2002-12-11 | 2004-04-20 | Pericom Semiconductor Corp. | Substrate-triggering of ESD-protection device |
| US6900969B2 (en) * | 2002-12-11 | 2005-05-31 | Texas Instruments Incorporated | ESD protection with uniform substrate bias |
| US6858902B1 (en) * | 2003-10-31 | 2005-02-22 | Texas Instruments Incorporated | Efficient ESD protection with application for low capacitance I/O pads |
-
2004
- 2004-09-02 US US10/933,181 patent/US7187527B2/en active Active
-
2005
- 2005-02-05 TW TW094104126A patent/TWI267974B/zh active
- 2005-06-02 CN CNB200510075496XA patent/CN100389495C/zh not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101416318B (zh) * | 2006-03-31 | 2010-10-20 | 飞思卡尔半导体公司 | 具有隔离二极管元件的esd保护电路及其方法 |
| US8004805B2 (en) | 2007-08-28 | 2011-08-23 | Panasonic Corporation | Semiconductor integrated circuit |
| CN102341713A (zh) * | 2009-03-09 | 2012-02-01 | 高通股份有限公司 | 用于测量在半导体芯片接合期间的静电放电(esd)事件的量值的电路 |
| US8536893B2 (en) | 2009-03-09 | 2013-09-17 | Qualcomm Incorporated | Circuit for measuring magnitude of electrostatic discharge (ESD) events for semiconductor chip bonding |
| CN101626154B (zh) * | 2009-07-13 | 2011-12-07 | 浙江大学 | 集成电路esd全芯片防护电路 |
| CN102474094A (zh) * | 2009-08-06 | 2012-05-23 | 飞思卡尔半导体公司 | 具有保护电路的电子装置 |
| CN101834183A (zh) * | 2010-04-23 | 2010-09-15 | 崇贸科技股份有限公司 | 半导体结构 |
| CN101834183B (zh) * | 2010-04-23 | 2012-02-01 | 崇贸科技股份有限公司 | 半导体结构 |
| CN103378589A (zh) * | 2012-04-11 | 2013-10-30 | 新唐科技股份有限公司 | 静电放电防护器件 |
| CN103378589B (zh) * | 2012-04-11 | 2016-06-22 | 新唐科技股份有限公司 | 静电放电防护器件 |
Also Published As
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