CN112103933A - 电源钳位电路及芯片结构 - Google Patents

Abstract

本申请提供一种电源钳位电路及芯片结构，电源钳位电路包括：检测单元，其与供电端连接，以用于检测供电端的电压是否上升；第一PMOS管，其源极与供电端连接；第一NMOS管，其源极与接地端连接，其漏极与第一PMOS管的漏极连接；第一开关管，其输入端与供电端连接，其输出端与接地端连接，其栅极与所述第一PMOS管的漏极连接；反相单元，以用于输出第一PMOS管的漏极以及第一NMOS管的漏极的连接点的反相信号；第一PMOS管和第一NMOS管中的一MOS管的栅极与检测单元的输出端连接，以在供电端的电压上升后将所述第一开关管打开；另一个MOS管的源极和漏极通过第二电阻单元连接，另一个MOS管的栅极与所述反相单元的输出端连接，以用于与第二电阻单元共同将所述第一开关管关闭。

Description

电源钳位电路及芯片结构

技术领域

本申请涉及电路技术领域，特别涉及一种电源钳位电路及芯片结构。

背景技术

传统电源钳位电路的结构如图1a所示，其包括：RC单元、一个反相器、一个开关管T0和一个二极管D0组成。该反相器由PMOS管P0和NMOS管N0组成。当外部静电引起供电端VDD的电压突变升高时，由于电容C0的存在，导致A点的电压突然升高，A点电压驱动反相器使得B点电压下降，从而使开关管T0打开，释放该供电端VDD的电荷，使得供电端VDD的电压不会过高，从而可以保护内部电路。当VSS电压突然升高时，二极管D0会导通，泄放电荷，从而保护内部电路。

但是，由于A点的电位是先升高而后通过电阻R0放电，逐渐下降到VSS，与此同时，B点受A点的控制，先被拉低，然后逐渐升高，直到上升到供电端VDD的电压。由于B点电压是逐渐升高的，所以开关管T0的打开程度逐渐减小，直到关闭。从而导致供电端VDD释放电荷的时间过短，导致放电不彻底的问题发生，还会导致存在电荷聚集问题，容易损毁芯片或者集成电路。

针对上述问题，目前尚未有有效的技术解决方案。

发明内容

本申请实施例的目的在于提供了一种电源钳位电路及芯片结构，可以避免静电引起供电端电压升高时对供电端的电荷释放不足，也可以避免电荷释放过度，可以降低功耗。

本申请实施例提供了一种电源钳位电路，包括：

检测单元，其与供电端连接，以用于检测供电端的电压是否上升；

第一PMOS管，其源极与供电端连接，其漏极与B点连接；

第一NMOS管，其源极与接地端连接，其漏极与B点连接；

第一开关管，其输入端与供电端连接，其输出端与接地端连接，其栅极与B点连接；

反相单元，其输入端与B点连接，以用于输出B点信号的反相信号；

所述第一PMOS管和第一NMOS管中的一个MOS管的栅极与检测单元连接于所述检测单元的输出端，以在供电端的电压上升后将所述第一开关管打开；

所述第一PMOS管及第一NMOS管中的另一个MOS管的源极和漏极通过第二电阻单元连接，所述另一个MOS管的栅极与反相单元的输出端连接，以用于与第二电阻单元共同将所述第一开关管关闭。

本申请实施例通过采用对构成反相器的第一PMOS管和第一NMOS管的栅极进行单独控制，使得该第一开关管在第一PMOS管和第一NMOS管中的一个MOS管的控制下以较大的打开程度进行一段时间的稳定的电荷释放，只有该所述检测单元的输出端的电压调整一段时间后，该第一开关管的打开程度才会逐渐降低，因此，可以避免出现电荷释放不足的情况。

可选地，在本申请实施例所述的电源钳位电路中，所述检测单元用于在检测到供电端电压上升时将所述检测单元的输出端电压拉升；

所述第一NMOS管的栅极与所述检测单元连接，所述第一PMOS管的栅极与所述反相单元的输出端连接。

可选地，在本申请实施例所述的电源钳位电路中，所述第一开关管为PMOS管。

可选地，在本申请实施例所述的电源钳位电路中，所述检测单元包括第一电容单元以及第一电阻单元；

所述第一电容单元的一端与供电端连接，所述第一电容单元的另一端与所述第一电阻单元连接于所述检测单元的输出端，所述第一电阻单元的另一端与接地端连接。

可选地，在本申请实施例所述的电源钳位电路中，所述第一电阻单元为第二NMOS管，所述第二NMOS管的漏极与栅极连接并与B点连接，所述第二NMOS管的源极与接地端连接。

可选地，在本申请实施例所述的电源钳位电路中，所述第一电阻单元为第一电阻。

可选地，在本申请实施例所述的电源钳位电路中，所述检测单元在检测到供电端电压上升时将所述检测单元的输出端电压拉升后，所述所述检测单元的输出端的电压逐渐降低等于所述供电端电压的过程中包括第一阶段以及第二阶段；

在第一阶段，所述所述检测单元的输出端电压大于或等于第一预设阈值，所述第一NMOS管的下拉电流大于或等于所述第二电阻单元的上拉电流；

在第二阶段，所述所述检测单元的输出端电压小于第一预设阈值，所述第一NMOS管的下拉电流小于所述第二电阻单元的上拉电流。

可选地，在本申请实施例所述的电源钳位电路中，第一PMOS管的尺寸小于所述第一NMOS管的尺寸。

在本申请实施例中，由于该第一NMOS管的下拉作用主要是驱动该第一开关管导通，以及与该第一电阻单元的上拉作用相适配，因此，其尺寸可以做得比较小，并且，由于该第一PMOS管是在该第一电阻单元的配合下将该B点电压上拉，因此，第一PMOS管的上拉能力可以小于该第一NMOS管的下拉能力，从而使得该第一PMOS管的尺寸可以更小，从而大大缩小了版图的面积。

可选地，在本申请实施例所述的电源钳位电路中，所述检测单元用于在检测到供电端电压上升时将所述检测单元的输出端电压拉低；

所述第一PMOS管的栅极与所述检测单元连接，所述第一NMOS管的栅极与所述反相单元的输出端连接。

可选地，在本申请实施例所述的电源钳位电路中，所述第一开关管为NMOS管。

可选地，在本申请实施例所述的电源钳位电路中，所述检测单元包括第一电容单元以及第一电阻单元；

所述第一电容单元的一端与接地端连接，所述第一电容单元的另一端与所述第一电阻单元连接于所述检测单元的输出端，所述第一电阻单元的另一端与供电端连接。

可选地，在本申请实施例所述的电源钳位电路中，所述检测单元在检测到供电端电压上升时将所述检测单元的输出端电压拉低后，所述所述检测单元的输出端的电压逐渐上升到等于所述供电端的电压的过程中，包括第一阶段以及第二阶段；

在第一阶段，所述所述检测单元的输出端电压小于或等于第一预设阈值，所述第一PMOS管的上拉电流大于或等于所述第二电阻单元的下拉电流；

在第二阶段，所述所述检测单元的输出端电压大于第一预设阈值，所述第一PMOS管的上拉电流小于所述第二电阻单元的下拉电流。

可选地，在本申请实施例所述的电源钳位电路中，所述第一PMOS管的尺寸大于所述第一NMOS管的尺寸。

在本申请实施例中，由于该第一PMOS管的上拉作用主要是驱动该第一开关管导通，以及与该第一电阻单元的下拉作用相适配，因此，其尺寸可以做得比较小，并且，由于该第一NMOS管是在该第一电阻单元的配合下将该B点电压下拉，因此，第一NMOS管的下拉能力可以小于该第一PMOS管的上拉能力，从而使得该第一NMOS管的尺寸可以更小，从而大大缩小了版图的面积。

可选地，在本申请实施例所述的电源钳位电路中，所述反相单元包括奇数个依次连接的反相器。

可选地，在本申请实施例所述的电源钳位电路中，所述第二电阻单元为第二电阻。

可选地，在本申请实施例所述的电源钳位电路中，还包括：

第一二极管，其正极与接地端连接，其负极与供电端连接。

可选地，在本申请实施例所述的电源钳位电路中所述第一开关管的尺寸大于所述第一PMOS管以及所述第一NMOS管的尺寸。

在本申请实施例中，由于该第一PMOS管与该第一NMOS管的栅极分别被单独控制，从而可以避免出现第一PMOS管与该第一NMOS管同时导通而使得供电端VDD通过该第一PMOS管与该第一NMOS管释放电荷的情况，使得供电端VDD可以通过大尺寸管也即是第一开关管进行释放，可以对该第一PMOS管与该第一NMOS管N1进行更充分地保护，从而可以提高该电源钳位电路的寿命。

第二方面，本申请实施例还提供了一种芯片结构，包括：芯片，其具有接地引脚以及供电引脚；电源钳位电路，其供电端与所述供电引脚连接，其接地端与所述接地引脚连接，所述电源钳位电路为上述任一项所述的电源钳位电路。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1a是现有技术中的一种电源钳位电路的结构示意图。

图1b是现有技术中的一种电源钳位电路的一种改进结构示意图。

图2是本申请一些实施例中的一种电源钳位电路的第一种结构示意图。

图3是本申请一些实施例中的一种电源钳位电路的第二种结构示意图。

图4是本申请一些实施例中的一种电源钳位电路的第三种结构示意图。

图5是本申请一些实施例中的一种电源钳位电路的第四种结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。

在本申请的描述中，需要说明的是，术语“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

如图1b所示，其为图1a所示现有技术的一种改进，其采用将PMOS管P0替换为电阻R10。一是限制了A点信号在下降过程中反相器中的电流，二是电阻R10的相对PMOS管P0来说上拉能力的减弱，这样NMOS管N0对于开关管T0的驱动能力更强，泄放的电流更多，效果较传统的更好。图1b与图1a中电路的仿真如下表所示：

	驱动级电流	放电量	放电结束电压	驱动级面积
					图1a	700uA	199.5nC	650mV	507um<sup>2</sup>
图1b	3uA	199.9nC	420mV	260um<sup>2</sup>

可以看到，图1b中，因为电阻R10的阻值可调，理论上可以让放电时间很长，可以完全放电，根据实际需求，可选择合适的值。从结果上看，驱动级电流明显减小，驱动级面积减半，优于图1a的电源钳位电路。但是，由于图1b中的电源钳位电路结构的上拉能力较弱，只能靠一个电阻R10进行上拉，如果电阻R10过大，放电时间过长，且恢复时间过长，容易受电源电压影响，稳定性不好。如果电阻R10较小的话，对开关管T0控制能力变弱，放电效果不好，可能起不到保护的作用。

在此基础上，本申请实施例提供了一种电源钳位电路，其用于连接于集成电路(例如集成芯片)的接地引脚以及供电引脚之间，用于消除由于ESD事件引起的供电引脚电压突然上升，从而达到保护该集成电路的作用。该电源钳位电路，包括：检测单元，其与供电端连接，以用于检测供电端的电压是否上升；第一PMOS管，其源极与供电端连接，其漏极与B点连接；第一NMOS管，其源极与接地端连接，其漏极与B点连接；第一开关管，其输入端与供电端连接，其输出端与接地端连接，其栅极与B点连接，以用于在导通时释放供电端的电荷；反相单元，其输入端与B点连接，用于输出B点的信号的反相信号；所述第一PMOS管和第一NMOS管中的一个MOS管的栅极与检测单元连接于A点，以在供电端的电压上升后将所述第一开关管打开；所述第一PMOS管及第一NMOS管中的另一个MOS管的源极和漏极通过第二电阻单元连接，所述另一个MOS管的栅极与反相单元的输出端连接，以用于与第二电阻单元共同将所述第一开关管关闭。与图1a以及图1b所示的现有技术相比，本申请实施例采用对构成反相器的第一PMOS管和第一NMOS管的栅极进行单独控制，使得该第一开关管在第一PMOS管和第一NMOS管中的一个MOS管的控制下以较大的打开程度进行一段时间的稳定的电荷释放，只有该A点的电压调整一段时间后，该第一开关管的打开程度才会逐渐降低，因此，可以避免出现电荷释放不足的情况；并且，由于在该B点的反相信号将该另一个MOS管打开后，该第二电阻单元与该另一个MOS管可以共同作用于B点，使得该第一开关管迅速关断，从而可以避免电荷的过度释放，从而可以降低功耗。

请同时参照图2，图2是本申请一些实施例中的一种电源钳位电路的结构示意图。其中，该电源钳位电路，包括：检测单元101、第一开关管T1、反相单元102、第一PMOS管P1、第一NMOS管N1、第二电阻单元103以及第一二极管D1。

其中，该检测单元101与供电端VDD连接。该第一PMOS管P1的源极与供电端VDD连接，该第一PMOS管P1的漏极与该第一NMOS管的漏极连接，并将该连接节点定义为B点，该第一PMOS管P1的栅极与该反相单元的输出端连接。该第一NMOS管N1的源极与该接地端VSS连接，该第一NMOS管N1的栅极与该检测单元101的输出端连接，也即是A点连接(后文该A点指该检测单元的输出端)，该反相单元102的输入端与该B点连接。该第一二极管D1的正极与该接地端VSS连接，该第一二极管D1的负极与供电端VDD连接。该第二电阻单元103的一端与该第一PMOS管P1的源极连接，该第二电阻单元103的另一端与该第一PMOS管P1的漏极连接。该第一开关管T1的源极与供电端VDD连接，该第一开关管T1的漏极与接地端连接，该第一开关管T1的栅极与B点连接。

其中，第一开关管T1的尺寸大于所述第一PMOS管P1以及所述第一NMOS管N1的尺寸。由于该第一PMOS管P1与该第一NMOS管N1的栅极分别被单独控制，从而可以避免出现第一PMOS管P1与该第一NMOS管N1同时导通而使得供电端VDD通过该第一PMOS管P1与该第一NMOS管N1释放电荷的情况，使得供电端VDD可以通过大尺寸管也即是第一开关管T1进行释放，可以对该第一PMOS管P1与该第一NMOS管N1进行更充分地保护，从而可以提高该电源钳位电路的寿命。

具体地，该第一检测单元101用于检测该供电端VDD的电压是否上升，并在该供电端VDD的电压上升时，将A点的电压拉升，从而将该第一NMOS管N1打开。

在一些实施例中，该第一检测单元101包括第一电容单元1011以及第一电阻单元1012。该第一电容单元1011的一端与该供电端VDD连接，该第一电容单元1011的另一端与该第一电阻单元1012的一端连接于A点，该第一电阻单元1012的另一端与该接地端VSS连接。该第一电容单元1011以及第一电阻单元1012的公共节点也即是A点与该第一NMOS管N1的栅极连接。当外部静电引起供电端VDD的电压突然上升时，该A点的电压被拉升，从而将该第一NMOS管N1打开。其中，该第一电容单元1011为第一电容。该第一电阻单元1012为第一电阻。

当然，可以理解地，在一些实施例中，该第一电容单元1011还可以采用第三MOS管，该第三MOS管的源极与漏极连接作为该第一电容单元1011的一端，该第三MOS管的栅极作为该第一电容单元1011的另一端。

如图3所示，该第一电阻单元1012还可以为第四MOS管，该第四MOS管的源极和漏极分别作为该第一电阻单元1012的两端，该第四MOS管的栅极接入预设电信号。通过控制该预设电信号的电压值可以控制该第一电阻单元的等效电阻值。其中，该第四MOS管可以为NMOS管，该第四MOS管的漏极与栅极连接也即是与A点连接。

其中，该第一开关管T1为PMOS管，该第一开关管T1用于在B点电压的控制下实现导通与关断的切换。并且，当该第一开关管T1导通时，该供电端VDD通过该第一开关管T1向该接地端VSS释放电荷。

其中，该反相单元102可以包括一个反相器，也可以包括其他数量的奇数个反相器。该反相单元102用于对B点的电压信号进行反相处理，从而输出B点电压信号的反相信号给第一PMOS管P1，从而控制该第一PMOS管P1的导通与关断。

其中，该第二电阻单元103用于拉升该B点的电压，从而使得该第一PMOS管P1打开，进而与该第一PMOS管P1一起将B点电压拉升使得该第一开关管T1关断。其中，该第二电阻单元103可以包括一个第二电阻或者多个第二电阻。当然，可以理解地，在另一些实施例中，该第二电阻单元103可以包括第二电阻以及第二NMOS管，第二电阻的一端与第一PMOS管P1的源极连接，所述第二电阻P1的另一端与所述第二NMOS管的漏极连接，所述第二NMOS管的源极与B点连接，所述第二NMOS管的栅极连接预设电压信号以保持常开。通过控制该第二NMOS管的栅极电压可以调整该第二NMOS管的等效电阻。当然，可以理解地，该第二电阻单元103还可以仅仅包括一个第二NMOS管，该第二NMOS管的漏极与该第一PMOS管P1的源极连接，该第二NMOS管的源极与该第一PMOS管的漏极连接，该第二NMOS管的栅极接入控制电压，以控制其等效电阻。

其中，该第一二极管D1用于在由于外部静电使得接地端VSS的电压突然上升时，将该接地端VSS的电荷释放到供电端VDD。

其中，该第一PMOS管P1的尺寸小于该第一NMOS管N1的尺寸。由于该第一NMOS管N1的下拉作用主要是驱动该第一开关管导通，以及与该第一电阻单元的上拉作用相适配，因此，其尺寸可以做得比较小，并且，由于该第一PMOS管P1是在该第一电阻单元的配合下将该B点电压上拉，因此，第一PMOS管P1的上拉能力可以小于该第一NMOS管的下拉能力，从而使得该第一PMOS管P1的尺寸可以更小，从而大大缩小了版图的面积。

并且，通过对该第一PMOS管P1、第一NMOS管N1的尺寸、以及对该第二电阻单元的阻值的合理设置，可以使得该第一NMOS管N1的最大下拉能力是大于该第二电阻单元的上拉能力的。并且，该第一PMOS管P1的最大上拉能力小于该第一NMOS管N1的最大下拉能力。

下面对电源钳位电路的工作原理进行详细描述。

当供电端VDD的电压处于正常状态时，A点处于低电平(与接地端VSS电压相同)，第一PMOS管P1处于导通状态，第一NMOS管N1处于关断状态，B点处于高电平，第一开关管T1处于关断状态。

当供电端VDD的电压突然升高时，A点的电压先升高，然后逐渐降低直至达到稳定状态。A点电压在降低过程中可分为第一阶段和第二阶段。

在第一阶段，A点的电压大于第一预设值，该第一NMOS管N1的下拉能力大于该第二电阻单元的上拉能力，使得该B点的电压保持在低电平，该第一开关管以较快的速度释放电荷。随着供电端VDD的电荷的释放，该A点电压逐渐下降，该第一NMOS管N1的下拉能力逐渐变弱。其中，该第一预设值是结合该第一NMOS管N1的尺寸以及该第二电阻单元的阻值相结合设置的。

在第二阶段，当该A点电压下降到第一预设值以下时，第一NMOS管N1的下拉能力降低到小于该第二电阻单元103的上拉能力，从而使得该B点电压逐渐升高。当B点电压升高到第二预设值时，该第一PMOS管被打开，然后在该第一PMOS管P1以及该第二电阻单元103的共同拉升下，该第一开关管T1迅速复位，变为关断状态，避免供电端VDD的电荷过度释放，可以降低功耗。并且，由于在第一阶段，该第一NMOS管N1的下拉能力高于该第二电阻单元103的上拉能力，使得该B点维持在低电平，使得该第一开关管T1的打开程度保持在较大的状态，从而使得释放电荷较多，避免出现电荷释放不足的情况。由于该第一PMOS管和第一NMOS管是单独被该A点的电压和B点电压的反相信号进行控制，因此，可以避免出现第一PMOS管与第一NMOS管同时导通的情况，使得释放的电荷均从第一开关管走，可以更好地保护第一PMOS管以及第一NMOS管。

对图1b中的电路以及本申请实施例图2中的电源电压钳位电路进行了仿真，结果如下表所示：

	驱动级总电荷	版图面积比	放电结束时电压	稳定时间
					图1b	3.5pC	260um<sup>2</sup>	420mV	＞2us
图2	0.77pC	180um<sup>2</sup>	420mV	100ns

驱动级总电荷为在ESD过程中的第一PMOS管P1流过电流的积分，版图面积比为近似值；放电结束电压为第一开关管T0的关闭时供电端VDD的电压；稳定时间为A点电压距离供电端VDD电压小于一个阈值电压时到二者电压基本一致的时间。通过结果来看，图2所示的电源钳位电路，相对于图1a以及图1b而言，在版图面积减小的同时，流过驱动级的电荷也明显减小，同时稳定时间有着明显的优势。

请参照图4，图4是本申请另一些实施例中的一种电源钳位电路的结构示意图。其中，该电源钳位电路，包括：检测单元201、第一开关管T1、反相单元202、第一PMOS管P1、第一NMOS管N1、第二电阻单元203以及第一二极管D1。

其中，该检测单元201与供电端VDD连接。该第一PMOS管P1的源极与供电端VDD连接，该第一PMOS管P1的漏极与该第一NMOS管的漏极连接并与B点连接，该第一PMOS管P1的栅极与该检测单元201连接于A点。该第一NMOS管N1的源极与该接地端VSS连接，该第一NMOS管N1的栅极与该反相器单元的输出端连接，该反相单元202的输入端与该B点连接。该第一二极管D1的正极与该接地端VSS连接，该第一二极管D1的负极与供电端VDD连接。该第二电阻单元203的一端与该第一NMOS管N1的源极连接，该第二电阻单元203的另一端与该第一NMOS管N1的漏极连接。该第一开关管T1的源极与供电端VDD连接，该第一开关管T1的漏极与接地端连接，该第一开关管T1的栅极与B点连接。

具体地，该第一检测单元201用于检测该供电端VDD的电压是否上升，并在该供电端VDD的电压上升时，将A点的电压拉低，从而将该第一PMOS管P1打开。

在一些实施例中，该第一检测单元201包括第一电容单元2011以及第一电阻单元2012。该第一电容单元2011的一端与该接地端VSS连接，该第一电容单元2011的另一端与该第一电阻单元2012的一端连接于A点，该第一电阻单元2012的另一端与该供电端VDD连接。该第一电容单元2011以及第一电阻单元2012的公共节点也即是A点与该第一PMOS管P1的栅极连接。当外部静电引起供电端VDD的电压突然上升时，该A点的电压被拉低，从而将该第一PMOS管P1打开。其中，该第一电容单元2011为第一电容。该第一电阻单元2012为第一电阻。

其中，第一开关管T1的尺寸大于所述第一PMOS管P1以及所述第一NMOS管N1的尺寸。由于该第一PMOS管P1与该第一NMOS管N1的栅极分别被单独控制，从而可以避免出现第一PMOS管P1与该第一NMOS管N1同时导通而使得供电端VDD通过该第一PMOS管P1与该第一NMOS管N1释放电荷的情况，使得供电端VDD可以通过大尺寸管也即是第一开关管T1进行释放，可以对该第一PMOS管P1与该第一NMOS管N1进行更充分地保护，从而可以提高该电源钳位电路的寿命。

当然，可以理解地，在一些实施例中，该第一电容单元2011还可以采用第三MOS管，该第三MOS管的源极与漏极连接作为该第一电容单元2011的一端，该第三MOS管的栅极作为该第一电容单元2011的另一端。

如图5所示，该第一电阻单元2012还可以为第四MOS管，该第四MOS管的源极和漏极分别作为该第一电阻单元2012的两端，该第四MOS管的栅极接入预设电信号。通过控制该预设电信号的电压值可以控制该第一电阻单元2012的等效电阻值。其中，该第四MOS管可以为NMOS管，该第四MOS管的漏极与栅极连接并与供电端VDD连接。

其中，该第一开关管T1为NMOS管，该第一开关管T1用于在B点电压的控制下实现导通与关断的切换。并且，当该第一开关管T1导通时，该供电端VDD通过该第一开关管T1向该接地端VSS释放电荷。

其中，该反相单元202可以包括一个反相器，也可以包括其他数量的奇数个反相器。该反相单元202用于对B点的电压信号进行反相处理，从而输出B点电压信号的反相信号给第一NMOS管N1，从而控制该第一NMOS管N1的导通与关断。

其中，该第二电阻单元203用于拉低该B点的电压，从而使得该第一NMOS管N1打开，进而与该第一NMOS管N1一起将B点电压拉低使得该第一开关管T1关断。其中，该第二电阻单元203可以包括一个第二电阻或者多个第二电阻。当然，可以理解地，在另一些实施例中，该第二电阻单元203可以包括第二电阻以及第二NMOS管，第二电阻的一端与第一NMOS管N1的源极连接，所述第二电阻单元203的另一端与所述第二NMOS管的漏极连接，所述第二NMOS管的源极与B点连接，所述第二NMOS管的栅极连接预设电压信号以保持常开。通过控制该第二NMOS管的栅极电压可以调整该第二NMOS管的等效电阻。当然，可以理解地，该第二电阻单元103还可以仅仅包括一个第二NMOS管，该第二NMOS管的漏极与该第一NMOS管N1的源极连接，该第二NMOS管的源极与该第一NMOS管N1的漏极连接，该第二NMOS管的栅极接入控制电压，以控制其等效电阻。

其中，该第一NMOS管N1的尺寸小于该第一PMOS管P1的尺寸。由于该第一PNMOS管P1的上拉拉作用主要是驱动该第一开关管导通，以及与该第一电阻单元的下拉作用相适配，因此，其尺寸可以做得比较小，并且，由于该第一NMOS管N1是在该第一电阻单元的配合下将该B点电压下拉，因此，第一NMOS管N1的下拉能力可以小于该第一PMOS管的上拉能力，从而使得该第一NMOS管N1的尺寸可以做得更小，从而大大缩小了版图的面积。

其中，该第一二极管D1用于在由于外部静电使得接地端VSS的电压突然上升时，将该接地端VSS的电荷释放到供电端VDD。

下面对电源钳位电路的工作原理进行详细描述。

当供电端VDD的电压处于正常状态时，A点为高电平(与供电端VDD电压相同)，第一PMOS管P1处于关断状态，第一NMOS管N1处于打开状态，B点处于低电平状态(等于接地端VSS的电压)，第一开关管T1为关断状态。

当供电端VDD的电压突然升高时，A点的电压先被拉低，然后逐渐上升直至达到稳定状态。A点电压在上升过程中可分为第一阶段和第二阶段。

在第一阶段，A点的电压小于第三预设值，该第一PMOS管P1的上拉能力大于该第二电阻单元203的下拉能力，使得该B点的电压保持在高电平状态，该第一开关管T1以较快的速度释放电荷。随着供电端VDD的电荷的释放，该A点电压逐渐升高，该第一PMOS管P1的打开程度逐渐降低，该第一PMOS管P1的上拉能力逐渐变弱。

在第二阶段，当该A点电压上升到第三预设值以上时，第一PMOS管P1的上拉能力降低到小于该第二电阻单元203的下拉能力，从而使得该B点电压逐渐降低。当B点电压降低到第四预设值时，该第一NMOS管N1拉低下，该第一开关管T1迅速复位，变为关断状态，避免供电端VDD的电荷过度释放，可以降低功耗。并且，由于在第一阶段，该第一PMOS管P1的上拉能力高于该第二电阻单元203的下拉能力，使得该B点维持在高电平，使得该第一开关管T1的打开程度保持在较大的状态，从而使得释放电荷较多，避免出现电荷释放不足的情况。

由上可知，本申请实施例通过采用对构成反相器的第一PMOS管和第一NMOS管的栅极进行单独控制，使得该第一开关管在第一PMOS管和第一NMOS管中的一个MOS管的控制下以较大的打开程度进行一段时间的稳定的电荷释放，只有该A点的电压调整一段时间后，该第一开关管的打开程度才会逐渐降低，因此，可以避免出现电荷释放不足的情况；并且，由于在该B点的反相信号将该另一个MOS管打开后，该第二电阻单元与该另一个MOS管可以共同作用于B点，使得该第一开关管迅速关断，从而可以避免电荷的过度释放，从而可以降低功耗。

本申请实施例还提供了一种芯片结构，包括：芯片，其具有接地引脚以及供电引脚；电源钳位电路，其供电端与所述供电引脚连接，其接地端与所述接地引脚连接，所述电源钳位电路为上述任一实施例中的电源钳位电路。

以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (18)

1.一种电源钳位电路，其特征在于，包括：

检测单元，其与供电端连接，以用于检测供电端的电压是否上升；

第一PMOS管，其源极与供电端连接；

第一NMOS管，其源极与接地端连接，其漏极与所述第一PMOS管的漏极连接；

第一开关管，其输入端与供电端连接，其输出端与接地端连接，其栅极与所述第一PMOS管的漏极连接；

反相单元，其输入端与所述第一PMOS管的漏极以及所述第一NMOS管的漏极连接，以用于输出所述第一PMOS管的漏极以及所述第一NMOS管的漏极的连接点的反相信号；

所述第一PMOS管和第一NMOS管中的一个MOS管的栅极与所述检测单元的输出端连接，以在供电端的电压上升后将所述第一开关管打开；

所述第一PMOS管及第一NMOS管中的另一个MOS管的源极和漏极通过第二电阻单元连接，所述另一个MOS管的栅极与所述反相单元的输出端连接，以用于与第二电阻单元共同将所述第一开关管关闭。

2.根据权利要求1所述的电源钳位电路，其特征在于，所述检测单元用于在检测到供电端电压上升时将所述检测单元的输出端电压拉升；

所述第一NMOS管的栅极与所述检测单元连接，所述第一PMOS管的栅极与所述反相单元的输出端连接。

3.根据权利要求2所述的电源钳位电路，其特征在于，所述第一开关管为PMOS管。

4.根据权利要求2所述的电源钳位电路，其特征在于，所述检测单元包括第一电容单元以及第一电阻单元；

所述第一电容单元的一端与供电端连接，所述第一电容单元的另一端与所述第一电阻单元连接于所述检测单元的输出端，所述第一电阻单元的另一端与接地端连接。

5.根据权利要求4所述的电源钳位电路，其特征在于，所述第一电阻单元为第二NMOS管，所述第二NMOS管的漏极与栅极连接并与B点连接，所述第二NMOS管的源极与接地端连接。

6.根据权利要求4所述的电源钳位电路，其特征在于，所述第一电阻单元为第一电阻。

7.根据权利要求4所述的电源钳位电路，其特征在于，所述检测单元在检测到供电端电压上升时将所述检测单元的输出端电压拉升后，所述检测单元的输出端的电压逐渐降低等于所述供电端电压的过程中包括第一阶段以及第二阶段；

在第一阶段，所述检测单元的输出端电压大于或等于第一预设阈值，所述第一NMOS管的下拉电流大于或等于所述第二电阻单元的上拉电流；

在第二阶段，所述检测单元的输出端电压小于第一预设阈值，所述第一NMOS管的下拉电流小于所述第二电阻单元的上拉电流。

8.根据权利要求2所述的电源钳位电路，其特征在于，第一PMOS管的尺寸小于所述第一NMOS管的尺寸。

9.根据权利要求1所述的电源钳位电路，其特征在于，所述检测单元用于在检测到供电端电压上升时将所述检测单元的输出端电压拉低；

所述第一PMOS管的栅极与所述检测单元连接，所述第一NMOS管的栅极与所述反相单元的输出端连接。

10.根据权利要求9所述的电源钳位电路，其特征在于，所述第一开关管为NMOS管。

11.根据权利要求9所述的电源钳位电路，其特征在于，所述检测单元包括第一电容单元以及第一电阻单元；

所述第一电容单元的一端与接地端连接，所述第一电容单元的另一端与所述第一电阻单元连接于所述检测单元的输出端，所述第一电阻单元的另一端与供电端连接。

12.根据权利要求9所述的电源钳位电路，其特征在于，所述检测单元在检测到供电端电压上升时将所述检测单元的输出端电压拉低后，所述检测单元的输出端的电压逐渐上升到等于所述供电端的电压的过程中，包括第一阶段以及第二阶段；

在第一阶段，所述检测单元的输出端电压小于或等于第一预设阈值，所述第一PMOS管的上拉电流大于或等于所述第二电阻单元的下拉电流；

在第二阶段，所述检测单元的输出端电压大于第一预设阈值，所述第一PMOS管的上拉电流小于所述第二电阻单元的下拉电流。

13.根据权利要求9所述的电源钳位电路，其特征在于，所述第一PMOS管的尺寸大于所述第一NMOS管的尺寸。

14.根据权利要求1－13任一项所述的电源钳位电路，其特征在于，所述反相单元包括奇数个依次连接的反相器。

15.根据权利要求1所述的电源钳位电路，其特征在于，所述第二电阻单元为第二电阻。

16.根据权利要求1所述的电源钳位电路，其特征在于，还包括：

第一二极管，其正极与接地端连接，其负极与供电端连接。

17.根据权利要求1所述的电源钳位电路，其特征在于，所述第一开关管的尺寸大于所述第一PMOS管以及所述第一NMOS管的尺寸。

18.一种芯片结构，其特征在于，包括：

芯片，其具有接地引脚以及供电引脚；

电源钳位电路，其供电端与所述供电引脚连接，其接地端与所述接地引脚连接，所述电源钳位电路为权利要求1－17任一项所述的电源钳位电路。

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