JP2001189428A

JP2001189428A - 半導体集積回路の保護回路

Info

Publication number: JP2001189428A
Application number: JP2000316344A
Authority: JP
Inventors: Toru Takizawa; 亨滝澤; Toshio Imai; 俊雄今井
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 1999-10-19
Filing date: 2000-10-17
Publication date: 2001-07-10

Abstract

(57)【要約】【課題】半導体集積回路の保護回路において、プログ
ラム電圧端子にプログラム電圧を印加したときは正常に
書き込みを行い、かつ正負いずれの静電気が入っても内
部回路を確実に保護できようにする。【解決手段】プログラム電圧端子４にプログラム電圧
が印加されるまでは、静電気が入ったときの電流を、ヒ
ューズ素子２２と抵抗２６の直列回路からなる第１の回
路部３１によってバイパスし、プログラム電圧が印加さ
れるときにはヒューズ素子２２が溶断するように構成す
る。そのヒューズ素子２２を溶断するための電流を、Ｎ
型ＭＯＳトランジスタ２８が第２の回路部３３からのゲ
ート電圧によってセカンドブレークダウンの状態になっ
たときに流す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体不揮発性
記憶素子（メモリ素子）を搭載した半導体集積回路の保
護回路に関し、特に、そのメモリ素子に書き込みを行う
ためのプログラム電圧を入力する端子から侵入する静電
気から内部回路を保護するため、半導体集積回路上に設
けられる保護回路に関する。

【０００２】

【従来の技術】半導体不揮発性記憶素子（以下「メモリ
素子」という）を搭載した半導体集積回路は、メモリ素
子への情報の書き込みが電源電圧よりも高い電圧によっ
て行われている。中でも、書き込みを行うのに電流が必
要になる接合破壊型やヒューズ素子破壊型のメモリ素子
は、書き込みを行うためのプログラム電圧を外部から供
給しており、そのプログラム電圧を供給するための端子
（以下「プログラム電圧端子」という）が設けられてい
る。

【０００３】このような端子があるということは、必然
的にその端子から静電気が入る可能性があるため、その
静電気から内部回路を保護するための保護回路が設けら
れている。

【０００４】保護回路は、一般に通常の回路素子として
使用されているダイオードやトランジスタで構成する
と、プログラム電圧端子から入る静電気とプログラム電
圧とを識別することができないため、プログラム電圧を
供給した場合にも作動してしまうことになる。

【０００５】また保護回路は、プログラム電圧端子が内
部回路の入出力端子である場合にも設けられている。そ
の場合、保護回路はその入出力端子に電源電圧端子から
供給される電源電圧以上の電圧が印加されない状態で使
用され、その入出力端子に電源電圧以上の電圧が印加さ
れた場合は、すべて静電気が混入したものとして作動す
るようになっている。

【０００６】例えば、保護回路が正電圧の静電気から内
部回路を保護する正電圧保護ダイオードと、負電圧の静
電気から内部回路を保護する負電圧保護ダイオードとか
ら構成されているとする。入出力端子には、正電圧の静
電気と負電圧の静電気の双方が入る場合が考えられる
が、その保護回路は正電圧の静電気が入ると、その静電
気を正電圧保護ダイオードの順方向特性によりＧＮＤ端
子に逃がし、負電圧の静電気が入ると、負電圧保護ダイ
オードの順方向特性により電源電圧端子に逃がすように
作動する。

【０００７】ここで、上述のような従来の保護回路の構
成とその動作について、具体的に説明する。図９は、従
来の保護回路を設けた半導体集積回路の構成を示す回路
図である。この保護回路は、プログラム電圧端子４に入
る静電気から内部回路９を保護するための回路で、第１
の回路部１と第２の回路部１１とから構成されている。

【０００８】第１の回路部１は、ＧＮＤライン８とプロ
グラム電圧ライン１０との間にプログラム電圧端子４か
ら見て順方向になるように接続された正電圧保護ダイオ
ード１４と、プログラム電圧ライン１０と電源電圧ライ
ン１２との間にプログラム電圧端子４から見て逆方向に
なるように接続された負電圧保護ダイオード１６とから
構成されている。

【０００９】第２の回路部１１は、ＧＮＤライン８とプ
ログラム電圧ライン１０との間に正電圧保護ダイオード
１４と並列に接続された負電圧保護トランジスタ１８
と、プログラム電圧ライン１０と電源電圧ライン１２と
の間に負電圧保護ダイオード１６と並列に接続された正
電圧保護トランジスタ２０とから構成されている。

【００１０】ＧＮＤライン８は、グランド電位となるＧ
ＮＤ端子２と内部回路９の入出力端子３とが接続されて
いる。プログラム電圧ライン１０は、プログラム電圧を
供給するパッドであるプログラム電圧端子４とメモリ素
子５０が接続されている。電源電圧ライン１２は、電源
電圧を供給する電源電圧端子６と内部回路９の入出力端
子７とが接続されている。

【００１１】正電圧保護ダイオード１４と正電圧保護ト
ランジスタ２０とは、プログラム電圧端子４から入る正
電圧の静電気から内部回路９を保護するために接続され
ている。また、負電圧保護ダイオード１６と負電圧保護
トランジスタ１８とは、プログラム電圧端子４から入る
負電圧の静電気から内部回路９を保護するために接続さ
れている。メモリ素子５０は、書き込みを行うのに電流
が必要になる接合破壊型またはヒューズ素子破壊型の記
憶素子で、大電流により溶断するタイプであって、ＧＮ
Ｄライン８とプログラム電圧ライン１０との間に接続さ
れている。

【００１２】ところで、トランジスタにもダイオード同
様にＰＮ接合があるため、トランジスタも１つのダイオ
ードと考えることができる。しかし、トランジスタ（Ｆ
ＥＴ）にはゲート端子があるため、その構造上、ダイオ
ードに比べるとＰＮ接合の逆方向接合の耐電圧が低い。
また、その耐電圧はゲート端子に印加する電圧によって
さらに低下し得るものである。

【００１３】つまり、負電圧保護トランジスタ１８と正
電圧保護トランジスタ２０とから構成されている第２の
回路部１１がなく、保護回路が図１０に示すように、第
１の回路部１のみから構成されているとすると、内部回
路９のトランジスタの方が先に破壊されてしまうことが
ある。そのような場合を想定すると、図９に示した保護
回路のように第２の回路部１１を設ける必要がある。

【００１４】これらの保護回路は、第２の回路部１１を
有するか否かを問わず、プログラム電圧端子４に印加さ
れる電圧の大きさが電源電圧とグランド電圧のいずれか
であれば、正常に作動する。

【００１５】

【発明が解決しようとする課題】しかし、上述した従来
の保護回路のように、通常のダイオードやトランジスタ
で構成されている保護回路では、プログラム電圧端子か
ら入る静電気とプログラム電圧とを識別することができ
ないため、プログラム電圧端子４に電源電圧以上の大き
さのプログラム電圧が印加された場合にも、正電圧保護
ダイオード１４もしくは負電圧保護ダイオード１６のど
ちらかが作動してしまい、メモリ素子５０へ書き込みを
することができないという問題があった。

【００１６】また、図１０に示した保護回路において、
電源電圧とプログラム電圧をいずれも負電圧とした場
合、プログラム電圧をプログラム電圧端子４に供給する
と、そのプログラム電圧の大きさが電源電圧よりも大き
いため、電源電圧端子６から引き込み電流５２が流れ込
んでしまう。そのため、メモリ素子５０に書き込みをす
るために必要な電流が得られなくなり、しかも、電源電
圧の変動によって内部回路９が誤作動してしまうという
問題もあった。

【００１７】そして、印加し得るプログラム電圧に対応
し、それと極性の異なる静電気（例えば正電圧）がプロ
グラム電圧端子４に侵入した場合にだけ保護回路が作動
するようにすれば、内部回路９はその静電気（正電圧）
からは保護されるので、保護回路は正負いずれか一方の
静電気に対しては有効に作動させることができる。そし
て、保護できない極性（負電圧）の静電気に対しては、
電源電圧をプログラム電圧と同じに設定して、保護回路
を作動させないようにしていた。

【００１８】ところが、こうすると、電源電圧端子６か
ら定格電圧以上の大きさの電圧を内部回路９に印加する
ことになるため、内部回路９に設けられている回路素子
を作動させるのに好ましくない状況になることが予想さ
れ、その回路素子を破壊させることにもなりかねないと
いう問題があった。

【００１９】この発明は、上記のような半導体集積回路
の保護回路の問題点に鑑み、その解決を図ることを目的
とするもので、半導体集積回路のプログラム電圧端子に
プログラム電圧を印加したときには正常に書き込みを行
うことができ、かつ正負いずれの静電気が侵入しても正
常に作動して内部回路を保護できようにすることを目的
とする。

【００２０】

【課題を解決するための手段】この発明は、上記の目的
を達成するため、半導体集積回路のＧＮＤ端子に接続し
たＧＮＤラインと、メモリに書き込みするためのプログ
ラム電圧を供給するプログラム電圧端子に接続したプロ
グラム電圧ラインとの間に接続された保護回路であっ
て、上記プログラム電圧端子にプログラム電圧が印加さ
れるまでは静電気による電流をバイパスし、プログラム
電圧が印加されるときに上記ＧＮＤラインとプログラム
電圧ラインとの間の接続を断つように構成された第１の
回路部と、該第１の回路部に上記ＧＮＤラインとプログ
ラム電圧ラインとの間の接続を断つための電流を流す半
導体素子と、該半導体素子が上記第１の回路部に上記Ｇ
ＮＤラインとプログラム電圧ラインとの間の接続を断つ
ための電流を流すように、該半導体素子に電圧を印加す
る第２の回路部とを設けた半導体集積回路の保護回路を
特徴とするものである。

【００２１】上記半導体集積回路の保護回路は、第１の
回路部を、静電気によって流れる電流を抑制するための
抵抗とヒューズ素子とを前記ＧＮＤラインとプログラム
電圧ラインとの間に直列に接続して構成するとよい。

【００２２】また、半導体素子が上記第１の回路部のヒ
ューズ素子を溶断するためにセカンドブレークダウンで
電流を流すＮ型ＭＯＳトランジスタで構成されていると
よい。

【００２３】さらに、上記第２の回路部が、上記Ｎ型Ｍ
ＯＳトランジスタがセカンドブレークダウンで電流を流
すためのゲート電圧を該Ｎ型ＭＯＳトランジスタのゲー
トに供給するように構成されているのがよい。

【００２４】そしてさらに第２の回路部は、Ｐ型ＭＯＳ
トランジスタとＮ型ＭＯＳトランジスタとが上記ＧＮＤ
ラインとプログラム電圧ラインとの間に直列に接続して
構成され、該Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトラ
ンジスタとによって上記ＧＮＤラインとプログラム電圧
ラインとの間の電圧を分割した電圧を上記ゲート電圧と
するように構成されているとよい。

【００２５】また、この発明は、上記半導体集積回路の
保護回路の上記ヒューズ素子が、多結晶シリコン膜上
に、該多結晶シリコン膜の一部を露出させる開口部を有
する絶縁膜を被覆し、該絶縁膜上から上記開口部内にわ
たって金属配線膜を形成し、その上記開口部の内壁面に
形成された金属配線膜が抵抗値の高い電流集中部となる
ように構成されているとよい。

【００２６】この場合、上記絶縁膜の開口部が、電流を
入力する側と出力する側の二箇所に分けて形成され、そ
の入力する側の開口部の個数が二以上であるのがよい。

【００２７】さらに、上記ヒューズ素子は、細く抵抗値
の高い溶断領域を設けた金属配線膜からなるものでもよ
いし、段差部分を有する多結晶シリコン配線膜からな
り、その段差部分に溶断しやすい電流集中部を形成した
ものでもよい。

【００２８】

【発明の実施の形態】以下、この発明による半導体集積
回路の保護回路を実施するための最適な形態について、
図面を用いて説明する。

【００２９】図１は、この発明による保護回路を設けた
半導体集積回路の一例を示す回路図である。この保護回
路３４は、プログラム電圧が負電圧である場合の回路で
ある。なお、図１において図９に示した従来の保護回路
と共通する部分は同一の符号を付している。

【００３０】保護回路３４は、ＧＮＤライン８とプログ
ラム電圧ライン１０との間に、プログラム電圧端子４か
ら見て順方向になるように接続された正電圧保護ダイオ
ード１４と並列に接続され、第１の回路部３１と、Ｎ型
ＭＯＳトランジスタ２８及び第２の回路部３３とから構
成されている。

【００３１】第１の回路部３１は、プログラム電圧端子
４にプログラム電圧が印加されるまでは静電気による電
流を抑制しつつバイパスし、メモリ素子５０に書き込む
プログラム電圧が印加されるときに溶断されるように構
成された回路である。この第１の回路部３１は、ＧＮＤ
ライン８にヒューズ素子２２の一端を接続し、プログラ
ム電圧ライン１０に電流制限用の抵抗２６の一端を接続
し、そのヒューズ素子２２の他端と抵抗２６の他端とを
接続点Ａにおいて接続して構成されている。

【００３２】ヒューズ素子２２は、静電気による電流に
対しては溶断されることがない程度の耐久性（通電許容
量）をもちながら、プログラム電圧がプログラム電圧端
子４に印加されるときは、それに先だって溶断される。
なお、その詳細については後述する。

【００３３】Ｎ型ＭＯＳトランジスタ２８は、第１の回
路部３１のヒューズ素子２２を溶断させてＧＮＤライン
８との接続を断つための電流をヒューズ素子２２に供給
する半導体素子であって、後述するセカンドブレークダ
ウンの状態で電流を流してヒューズ素子２２を溶断させ
る。そして、Ｎ型ＭＯＳトランジスタ２８は、そのバル
ク２８Ｂとソース２８Ｓとがプログラム電圧ライン１０
に接続され、ドレイン２８Ｄがヒューズ素子２２と抵抗
２６の接続点Ａに接続され、ゲート２８Ｇが後述する接
続点Ｂに接続されている。

【００３４】第２の回路部３３は、第１の回路部３１が
プログラム電圧ライン１０とＧＮＤライン８との接続を
断つための電流をＮ型ＭＯＳトランジスタ２８が供給す
るように、Ｎ型ＭＯＳトランジスタ２８をセカンドブレ
ークダウンの状態にさせるために必要なゲート制御用の
ゲート電圧を発生させるための回路である。この第２の
回路部３３は、ＧＮＤライン８にゲート制御用のＰ型Ｍ
ＯＳトランジスタ３０のソース３０Ｓとバルク３０Ｂを
接続し、プログラム電圧ライン１０にゲート制御用のＮ
型ＭＯＳトランジスタ３２のソース３２Ｓとバルク３２
Ｂをを接続している。

【００３５】そしてこのＰ型ＭＯＳトランジスタ３０と
Ｎ型ＭＯＳトランジスタ３２の各ドレイン３０Ｄと３２
Ｄを接続点Ｂで接続し、各ゲート３０Ｇと３２Ｇを接続
点Ｃで接続している。

【００３６】ＧＮＤライン８は、グランド電位となるＧ
ＮＤ端子２と内部回路９の入出力端子３とを接続してい
る。プログラム電圧ライン１０は、プログラム電圧が印
加されるパッドであるプログラム電圧端子４とメモリ素
子５０とを接続している。内部回路９の入出力端子５に
は接続点Ｃが接続されており、ここから後述する制御信
号３６が出力される。また内部回路９の入出力端子７に
は電源電圧端子６が接続されている。このプログラム電
圧ライン１０とＧＮＤライン８との間にメモリ素子５０
が接続されている。

【００３７】メモリ素子５０は、書き込みを行うのに電
流が必要になるヒューズ素子破壊型のメモリ素子であ
る。このメモリ素子５０は、図６に示すように、ＧＮＤ
ライン８と、プログラム電圧ライン１０との間に、Ｎ型
ＭＯＳトランジスタ５１とヒューズ素子５２とを直列に
接続して構成され、Ｎ型ＭＯＳトランジスタ５１に情報
が書き込みされる。

【００３８】次に、以上のように構成された図１の保護
回路３４の動作内容について説明する。まず、メモリ素
子５０への書き込みを行う前に正電圧の静電気がプログ
ラム電圧端子４に侵入したとする。

【００３９】このとき、正電圧保護ダイオード１４は、
その順方向特性によりその静電気をＧＮＤライン８から
ＧＮＤ端子２に逃がす。また、第１の回路部３１は、ヒ
ューズ素子２２と電流制限用の抵抗２６とが直列に接続
されているので、正電圧の静電気に対しては抵抗体とし
て作用し、その侵入した静電気による電流をバイパスし
てＧＮＤライン８からＧＮＤ端子２に逃がす。

【００４０】Ｎ型ＭＯＳトランジスタ２８は、バルク２
８Ｂとドレイン２８Ｄとが等価的なダイオードを順方向
に接続した経路を形成しているので、プログラム電圧ラ
イン１０から接続点Ａに向かう方向に電流を流す経路を
形成している。しかし、侵入した静電気による電流は、
正電圧保護ダイオード１４を通じてＧＮＤ端子２に逃げ
る方が多いと考えられる。

【００４１】そして、第２の回路部３３は、Ｐ型ＭＯＳ
トランジスタ３０とＮ型ＭＯＳトランジスタ３２で構成
される経路が抵抗値の高い抵抗体として作用するため、
その侵入した静電気による電流はほとんど流れない。

【００４２】したがって、保護回路３４の中でみると第
１の回路部３１がプログラム電圧端子４に侵入した正電
圧の静電気に対し最も多くの電流をバイパスする役目を
果たしている。以上のようにして保護回路３４は正電圧
の静電気から内部回路９を保護している。

【００４３】次に、負電圧の静電気がプログラム電圧端
子４に侵入したとする。このとき、正電圧保護ダイオー
ド１４は、負電圧の静電気に対しては逆方向特性になる
ので電流を流さない。Ｎ型ＭＯＳトランジスタ２８も、
そのバルク２８Ｂとドレイン２８Ｄとが等価的なダイオ
ードを逆方向に接続した経路を形成しているので電流を
流さない。

【００４４】また、第１の回路部３１は、ヒューズ素子
２２と抵抗２６とが直列に接続されているので、負電圧
の静電気に対しても抵抗体として作用し、その侵入した
静電気による電流をバイパスしてＧＮＤライン８からＧ
ＮＤ端子２に逃がす。このとき、抵抗２６はヒューズ素
子２２が静電気による電流で溶断することがないよう
に、ヒューズ素子２２に流れる電流の大きさを抑制す
る。

【００４５】第２の回路部３３は、Ｐ型ＭＯＳトランジ
スタ３０とＮ型ＭＯＳトランジスタ３２とが抵抗値の高
い抵抗体として作用するため、その侵入した静電気によ
る電流もほとんど流れない。このように、保護回路３４
は、プログラム電圧端子４に侵入した静電気が正負いず
れの場合でも正常に作動して内部回路９を保護する。

【００４６】次に、メモリ素子５０への書き込みを行う
ためのプログラム電圧をプログラム電圧端子４に印加す
る場合の動作について説明する。まず、プログラム電圧
の印加に先立って、プログラム電圧端子４から侵入する
静電気による電流に対してはバイパスとして作用する第
１の回路部３１について、ＧＮＤライン８への接続を絶
つための動作が行われる。

【００４７】そのためには、第２の回路部３３から、Ｎ
型ＭＯＳトランジスタ２８にゲート電圧を印加してＮ型
ＭＯＳトランジスタ２８をセカンドブレークダウンの状
態にする。こうすると、Ｎ型ＭＯＳトランジスタ２８に
印加される電圧が少ない状態でも、Ｎ型ＭＯＳトランジ
スタ２８からヒューズ素子２２に溶断する程度の電流を
供給して、ヒューズ素子２２を溶断することができる。
ヒューズ素子２２を溶断させると、プログラム電圧端子
４に印加されるプログラム電圧がメモリ素子５０に印加
されることによって書き込みが行われる。

【００４８】この場合、メモリ素子５０は書き込みを１
回しか行わないので、ヒューズ素子２２を溶断させ、な
おかつＮ型ＭＯＳトランジスタ２８をセカンドブレーク
ダウンの状態にしてしまっても、その後再びメモリ素子
５０に書き込みをすることはなく、メモリ素子５０への
書き込みに関しては特に問題にはならない。

【００４９】そしてＮ型ＭＯＳトランジスタ２８をセカ
ンドブレークダウンの状態にするためには、そのゲート
２８Ｇに第２の回路部３３からゲート電圧ＶＧを印加す
る。そのゲート電圧ＶＧは、第２の回路部３３のＰ型Ｍ
ＯＳトランジスタ３０とＮ型ＭＯＳトランジスタ３２と
のトランジスタのゲート長とゲート幅との比率によって
決定される。この点について以下に詳しく説明する。

【００５０】上述したように第２の回路部３３は、Ｐ型
ＭＯＳトランジスタ３０とＮ型ＭＯＳトランジスタ３２
とから構成され、一般にインバータと呼ばれる回路を形
成している。この第２の回路部３３は、接続点Ｃに印加
される制御信号３６がグランド電位か電源電圧かによっ
て出力が反転するように動作する。なお、制御信号３６
は、第１の回路部３１のヒューズ素子２２を溶断させる
ために、Ｎ型ＭＯＳトランジスタ２８に必要なゲート電
圧を第２の回路部３３から供給するため、内部回路９か
ら出力される信号である。

【００５１】しかし、この動作を行うには、プログラム
電圧端子４が電源電圧と同じ電圧のときである。メモリ
素子５０への書き込みを行う場合には、このプログラム
電圧端子４に電源電圧以上の電圧が加わる。このとき、
制御信号３６が電源電圧の場合には、Ｐ型ＭＯＳトラン
ジスタ３０とＮ型ＭＯＳトランジスタ３２の両方がＯＮ
することになり、一定の抵抗値を有する抵抗体として作
用する。

【００５２】この状態になると、ＧＮＤライン８とプロ
グラム電圧ライン１０との電位差に対応する電圧をＰ型
ＭＯＳトランジスタ３０とＮ型ＭＯＳトランジスタ３２
で分割した値の電圧がゲート電圧ＶＧとして出力され、
接続点ＢからＮ型ＭＯＳトランジスタ２８に供給され
る。このゲート電圧ＶＧの値は、Ｐ型ＭＯＳトランジス
タ３０とＮ型ＭＯＳトランジスタ３２のゲート長、ゲー
ト幅を調整することによって調整することができる。

【００５３】ここで、Ｎ型ＭＯＳトランジスタ２８のセ
カンドブレークダウンについて図２〜図４を用いて説明
する。図２はＮ型ＭＯＳトランジスタ２８のドレイン電
流とドレイン電圧の特性を示す線図であり、縦軸をドレ
イン電流とし、横軸をドレイン電圧としている。

【００５４】Ｎ型ＭＯＳトランジスタ２８は、図３に示
すように、ドレイン２８ＤがＮ型、バルク２８ＢがＰ
型、ソース２８ＳがＮ型の半導体から構成され、ゲート
酸化膜２８Ｆを介してゲート２８Ｇが形成されている。
通常、Ｎ型ＭＯＳトランジスタ２８の接合耐圧は、バル
ク２８Ｂとソース２８Ｓを接続してグランド電位とし、
ゲート２８Ｇに印加する電圧もグランド電位とし、ドレ
イン２８Ｄに正電圧（ドレイン電圧：ＶＤ）を印加し
て、その値を変化させていくことによって決定される。
このとき、ドレイン２８Ｄとバルク２８ＢとはＰＮ接合
の逆方向接合の特性を発揮する。

【００５５】そして、ドレイン電圧ＶＤを高くしていく
と、ドレイン２８Ｄとバルク２８Ｂの間に形成されてい
る空乏層２８ｋの幅が広がり、その幅がやがて限界に達
する。すると、この空乏層２８ｋの中に進入した電子が
空乏層２８ｋの近傍に形成されるドレイン電界２８ｅに
より加速されて高エネルギを得る。その高エネルギを得
た電子が結晶格子に衝突すると電子−正孔対を発生さ
せ、その際に発生した電子（２次電子）が十分なエネル
ギを得ていると、結晶格子に衝突したときに再び電子−
正孔対を発生させる。

【００５６】このようにして電子−正孔対の発生が連鎖
的に繰り返されると、電子が雪崩れ式に発生して電流が
急増する現象がおこる。これをアバランシェ降伏（アバ
ランシェブレークダウン）という。なお、このときのＮ
型ＭＯＳトランジスタ２８は、ゲート２８Ｇにゲート電
圧ＶＧが印加されていないため、動作していないＯＦＦ
状態にある。このアバランシェ降伏が発生し得るドレイ
ン電圧をＯＦＦ耐圧（ドレイン耐圧ともいう）といい、
ゲート電圧ＶＧを印加していない状態のアバランシェ降
伏をファーストブレークダウンという。なお、図２では
ＯＦＦ耐圧ＶＤ１は１３Ｖ（このときのＶＧ＝０Ｖ）で
ある。

【００５７】これに対し、ゲート２８Ｇにゲート電圧Ｖ
Ｇが印加されてＮ型ＭＯＳトランジスタがＯＮ状態でお
こるアバランシェブレークダウンをセカンドブレークダ
ウンという。この現象が発生する原理は次のとおりであ
る。

【００５８】図４に示すように、ゲート２８Ｇにゲート
電圧ＶＧが印加されているときは、ソース２８Ｓ−ドレ
イン２８Ｄ間に電子をキャリアとするチャネル電流Ｉ１
が流れている。このとき、ドレイン２８Ｄの近傍に電界
強度の高い領域２８ｈが形成されている。領域２８ｈの
電界強度が高いので電子がその領域２８ｈを通過する
と、大きなエネルギを得て加速される。

【００５９】この大きなエネルギを得て加速された電子
はチャネル２８ｃに存在する結晶格子と衝突して電子−
正孔対を発生させる。このとき発生する正孔は、バルク
２８Ｂに流れ込むのでバルク２８Ｂには正孔が蓄積され
る。なお、正孔がバルク２８Ｂに流れ込むことによって
基板電流Ｉ２が観察される。基板電流Ｉ２が流れるとい
うことは、バルク２８Ｂとソース２８Ｓとの間に電位差
が形成されるということであり、バルク２８Ｂとソース
２８ＳとによるＰＮ接合が順方向になっていることを意
味している。

【００６０】すると、両者の間に存在する電位障壁が低
くなるためソース２８Ｓからバルク２８Ｂへの電子の流
出が促進され、さらにバルク２８Ｂとソース２８Ｓの間
の電位障壁が低くなり、チャネル２８ｃを流れる電子が
増加する。このようにゲート電圧を印加した場合には、
チャネル電流Ｉ１に伴う電子の生成、電界強度の高
い領域２８ｈによる電子の加速、加速された電子によ
る電子−正孔対の生成、バルク２８Ｂ内の正孔の蓄積
によるバルク２８Ｂ−ソース２８Ｓ間の電位障壁の低
下、ソース２８Ｓから電子の流出、チャネル２８ｃ
を流れる電子の更なる生成というからまでのサイク
ル（電流生成サイクル）が発生する。

【００６１】この場合、ドレイン電圧ＶＤは一定のまま
であるから、電流生成サイクルが発生している状態をド
レイン電流とドレイン電圧の特性からみると、ドレイン
電圧ＶＤが一定のままドレイン電流だけが増加している
状態に対応する。

【００６２】このような電流生成サイクルにより、ドレ
イン２８Ｄに流れ込む電流が急増する現象を、ゲート電
圧ＶＧを印加した状態における降伏（ブレークダウン）
であることからセカンドブレークダウンといい、これが
起こるときのドレイン電圧ＶＤをＯＮ耐圧（サステイン
電圧ともいう）という。なお、図２ではＯＮ耐圧ＶＤ２
は７〜９Ｖである（このときのＶＧ＝５Ｖである）。

【００６３】このセカンドブレークダウンは、ゲート２
８Ｇにゲート電圧ＶＧを印加してチャネル２８ｃを形成
しているときに起こり得るため、図２示すようにゲート
電圧ＶＧによる影響を受け、ＯＮ耐圧ＶＤ２はゲート電
圧ＶＧの大きさによっても変化する。セカンドブレーク
ダウンが発生している場合のＮ型ＭＯＳトランジスタ２
８には、ゲート電圧ＶＧとドレイン電圧ＶＤとが印加さ
れている。

【００６４】一方、図４に示したチャネル２８ｃの中を
移動する電子は、ゲート電圧ＶＧによるゲート電界と、
ドレイン電圧ＶＤによるドレイン電界の両方からエネル
ギーを得ているが、ドレイン電界が小さすぎると電子を
十分に加速することができないため、電子−正孔対は発
生しにくくなる。また、ゲート電界が大きすぎるとドレ
イン方向に向かう電界の強さを弱めてしまうため、電子
を加速するためのエネルギも小さくなり、やはり電子−
正孔対は発生しにくくなる。

【００６５】そのため、セカンドブレークダウンが発生
する最小のドレイン電圧（ＯＮ耐圧ＶＤ２）は、だいた
いファーストブレークダウンが発生するドレイン電圧
（ＯＦＦ耐圧ＶＤ１）の半分程度のゲート電圧であるこ
とが知られている。図２に示したように、ファーストブ
レークダウンが発生するドレイン電圧が１３Ｖであるの
に対し、セカンドブレークダウンが発生する最小のドレ
イン電圧ＶＤ２（ＶＧ＝５Ｖのとき）は７〜９Ｖになっ
ている。そしてこのときは、基板電流Ｉ２が最大にな
る。

【００６６】図１に示した保護回路３４は、Ｎ型ＭＯＳ
トランジスタ２８と第２の回路部３３とを設け、第２の
回路部３３からＮ型ＭＯＳトランジスタ２８にゲート電
圧ＶＧを供給することによって、Ｎ型ＭＯＳトランジス
タ２８が上述したセカンドブレークダウンの状態になる
ようにしている。こうすると、Ｎ型ＭＯＳトランジスタ
２８のサイズが小さくともヒューズ素子２２を破壊して
溶断させるのに充分な電流を得ることができる。

【００６７】次に、ヒューズ素子２２について図５、図
７及び図８を用いて説明する。図５は、ヒューズ素子２
２の要部の構成を示す平面図であり、図７は図５の７−
７線に沿う拡大断面図、図８は図５の８−８線に沿う拡
大断面図である。

【００６８】ヒューズ素子２２は、入力部４１と出力部
４３とからなっているが、いずれもフィールド酸化膜４
２の上面に多結晶シリコン膜４６が形成され、多結晶シ
リコン膜４６の上面内側が露出面４６ａとなるように開
口部４０ａを設けた層間絶縁膜４０がそのフィールド酸
化膜４２の上面を被覆するように形成されている。ま
た、層間絶縁膜４０の上面には金属配線膜３８が形成さ
れている。この金属配線膜３８は、層間絶縁膜４０の上
面および各開口部４０ａの内壁面と多結晶シリコン膜４
６の露出面４６ａに接触して形成されており、各開口部
４０ａにおいてコンタクトホール４４を形成している。

【００６９】入力部４１は、外部から電流を入力する部
分で、コンタクトホール４４が２つ形成されている。出
力部４３は、入力部４１から流れ込んだ電流を外部に出
力する部分で、コンタクトホール４４が１つだけ形成さ
れている。

【００７０】金属配線膜３８は、層間絶縁膜４０の表面
に対してスパッタリング法などの物理的な方法を用いて
形成しているため、図８に示すように層間絶縁膜４０の
外側（上部）の膜厚Ｗ１よりも、開口部４０ａの内壁面
の膜厚Ｗ２の方が薄くなっている。そのため、金属配線
膜３８は、層間絶縁膜４０の開口部４０ａの内壁面に形
成される部分が高抵抗となっており、ヒューズ素子２２
として必要な電流集中部４８を形成している（図面のハ
ッチングの間隔を細かくしている部分）。この電流集中
部４８は大電流が流れることにより破断する。これによ
って、ヒューズ素子２２が溶断する。

【００７１】ヒューズ素子２２に電流を流すと、その電
流は入力部４１の金属配線膜３８を通って２つの開口部
４０ａの電流集中部４８を通過するとともに、金属配線
膜３８と多結晶シリコン膜４６とを通過して出力部４３
に入力する。すると、その電流は、１つの開口部４０ａ
を通過した後に２つの開口部４０ａを通過することにな
るから、出力部４３の開口部４０ａに形成されている電
流集中部４８に電流が集中しやすい。したがって、ヒュ
ーズ２２は出力部４３側で溶断しやすい構造になってい
る。

【００７２】上述のヒューズ素子２２は、入力部４１に
コンタクトホール４４が２つ形成されているが、さらに
個数を増やして３つあるいは４つというように、２つ以
上形成するのがよい。そうすると、入力部４１に多くの
電流が流れ込むようになり、しかも、その電流が出力部
４３の１つのコンタクトホール４４だけを通過すること
になって、より多くの電流が電流集中部４８に集中する
ようになるからである。

【００７３】以上のほか、ヒューズ素子は、細く抵抗値
の高い溶断領域を設けた多結晶シリコン配線膜や金属配
線膜線から形成してもよい。また、ヒューズ素子は、段
差部分を有する多結晶シリコン配線膜や金属配線膜から
なり、その段差部分に溶断しやすい電流集中部を形成し
たものでもよい。

【００７４】

【発明の効果】以上の説明で明らかなように、この発明
による半導体集積回路の保護回路は、第１の回路部が、
プログラム電圧端子からプログラム電圧を入力するまで
に入力する静電気を正電圧、負電圧いずれの場合もバイ
パスすることによって、正電圧、負電圧いずれの静電気
が入力しても正常に作動して内部回路を保護することが
できる。

【００７５】また、プログラム電圧端子からプログラム
電圧を入力するときは、第２の回路部から半導体素子に
電圧を印加し、その半導体素子から第１の回路部の接続
を断つための電流を流して第１の回路部の接続を断た
せ、その上でプログラム電圧端子からプログラム電圧を
印加する。すると、そのプログラム電圧がメモリ素子に
印加されて書き込みが正常に行われる。

【図面の簡単な説明】

【図１】この発明による保護回路を設けた半導体集積回
路の一例を示す回路図である。

【図２】図１に示したＮ型ＭＯＳトランジスタ２８にお
けるドレイン電流とドレイン電圧との特性を示す線図で
ある。

【図３】同じくそのＮ型ＭＯＳトランジスタ２８のゲー
ト電圧を印加していない状態の動作を説明するための模
式的な断面図である。

【図４】同じくそのＮ型ＭＯＳトランジスタ２８のゲー
ト電圧を印加している状態の動作を説明するための模式
的な断面図である。

【図５】図１に示したヒューズ素子２２の構成例を模式
的に示す平面図である。

【図６】図１に示したメモリ素子５０の内部の構成例を
示す回路図である。

【図７】図５の７−７線に沿う模式的な断面図である。

【図８】図５の８−８線に沿う模式的な断面図である。

【図９】従来の保護回路を設けた半導体集積回路の一例
を示す回路図である。

【図１０】従来の保護回路を設けた半導体集積回路の他
の例を示す回路図である。

【符号の説明】

２：ＧＮＤ端子３、５、７：入出力端子４：プログラム電圧端子６：電源電圧端子８：ＧＮＤライン９：内部回路１０：プログラム電圧ライン１１：第２の回路部１２：電源電圧ライン１４：正電圧保護ダイオード１６：負電圧保護ダイオード１８：負電圧保護トランジスタ２０：正電圧保護トランジスタ２２：ヒューズ素子２６：電流制限用抵抗２８：Ｎ型ＭＯＳトランジスタ３０：Ｐ型ＭＯＳトランジスタ３１：第１の回路部３３：第２の回路部３２：Ｎ型ＭＯＳトランジスタ３４：保護回路３６：制御信号３７：接続ライン３８：金属配線膜４０：層間絶縁膜４１：入力部４２：フィールド酸化膜４３：出力部４４：コンタクトホール４６：多結晶シリコン膜４８：電流集中部５０：メモリ素子５２：引き込み電流

Claims

【特許請求の範囲】

【請求項１】半導体集積回路のＧＮＤ端子に接続した
ＧＮＤラインと、メモリに書き込みするためのプログラ
ム電圧を供給するプログラム電圧端子に接続したプログ
ラム電圧ラインとの間に接続された保護回路であって、前記プログラム電圧端子にプログラム電圧が印加される
までは静電気による電流をバイパスし、プログラム電圧
が印加されるときに前記ＧＮＤラインとプログラム電圧
ラインとの間の接続を断つように構成された第１の回路
部と、該第１の回路部に前記ＧＮＤラインとプログラム電圧ラ
インとの間の接続を断つための電流を流す半導体素子
と、該半導体素子が前記第１の回路部に前記ＧＮＤラインと
プログラム電圧ラインとの間の接続を断つための電流を
流すように、該半導体素子に電圧を印加する第２の回路
部とを設けたことを特徴とする半導体集積回路の保護回
路。
【請求項２】前記第１の回路部を、静電気によって流
れる電流を抑制するための抵抗とヒューズ素子とを前記
ＧＮＤラインとプログラム電圧ラインとの間に直列に接
続して構成したことを特徴とする請求項１記載の半導体
集積回路の保護回路。
【請求項３】前記半導体素子が前記第１の回路部のヒ
ューズ素子を溶断するためにセカンドブレークダウンで
電流を流すＮ型ＭＯＳトランジスタで構成されている請
求項２記載の半導体集積回路の保護回路。
【請求項４】前記第２の回路部は、前記Ｎ型ＭＯＳト
ランジスタがセカンドブレークダウンで電流を流すため
のゲート電圧を該Ｎ型ＭＯＳトランジスタのゲートに供
給するように構成されていることを特徴とする請求項３
記載の半導体集積回路の保護回路。
【請求項５】前記第２の回路部は、Ｐ型ＭＯＳトラン
ジスタとＮ型ＭＯＳトランジスタとを前記ＧＮＤライン
とプログラム電圧ラインとの間に直列に接続して構成さ
れ、該Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジス
タとによって前記ＧＮＤラインとプログラム電圧ライン
との間の電圧を分割した電圧を前記ゲート電圧とするよ
うに構成されていることを特徴とする請求項４記載の半
導体集積回路の保護回路。
【請求項６】前記ヒューズ素子は、多結晶シリコン膜
上に、該多結晶シリコン膜の一部を露出させる開口部を
有する絶縁膜を被覆し、該絶縁膜上から前記開口部内に
わたって金属配線膜を形成し、その前記開口部の内壁面
に形成された金属配線膜が抵抗値の高い電流集中部とな
るように構成されている請求項２から５のいずれか一項
に記載の半導体集積回路の保護回路。
【請求項７】前記ヒューズ素子は、前記絶縁膜の開口
部が、電流を入力する側と出力する側の二箇所に分けて
形成され、その入力する側の開口部の個数が二以上であ
る請求項６に記載の半導体集積回路の保護回路。
【請求項８】前記ヒューズ素子が、細く抵抗値の高い
溶断領域を設けた金属配線膜からなる請求項２から５の
いずれか一項に記載の半導体集積回路の保護回路。
【請求項９】前記ヒューズ素子が、段差部分を有する
多結晶シリコン配線膜からなり、その段差部分に溶断し
やすい電流集中部を形成した請求項２から５のいずれか
一項に記載の半導体集積回路の保護回路。