CN102544001B - 一种为集成电路i/o端口提供全模式esd保护的scr结构 - Google Patents
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Abstract
一种为集成电路I/O端口提供全模式ESD保护的SCR结构，属电子技术领域。包括衬底表面的一个P阱区、两个N阱区、三个P+区和五个N+区，P阱区夹于两个N阱区之间，第一N+区和第一P+区位于第一N阱区中，且与外部芯片I/O端口相连；第二N+区和第二P+区位于第二N阱区中，且与外部芯片电源VDD轨相连；第三N+区和第三P+区位于P阱区中，且与外部芯片电源VSS轨相连；第四N+区位于第一N阱区和P阱区顶部相连的区域，第五N+区位于P阱区和第二N阱区顶部相连的区域；第一、第二多晶硅区位于P阱区表面，第一、第二多晶硅区与外部芯片电源VSS轨相连。本发明利用单个器件为I/O端口提供所有模式的ESD保护，能够有效的减小保护器件在芯片中所占的面积和有效减小寄生电容。
Description
技术领域
本发明属于电子技术领域，涉及半导体集成电路芯片的静电释放(ElectroStatic Discharge，简称为ESD)保护电路设计技术，尤指一种为集成电路输入输出(I/O)端口提供全模式ESD保护的SCR(Silicon Controlled Rectifier)结构。
背景技术
静电放电(Electrostatic Discharge，简称ESD)现象是引起集成电路产品失效最主要的可靠性问题，有研究表明，集成电路失效产品的30％是由于遭受静电放电引起的，因此改善集成电路对静电放电防护的可靠性，对提高产品成品率和带动行业经济发展具有不可忽视的作用。静电放电会发生在半导体器件或电路的制造、生产、封装、测试、存放、搬运等一系列过程中，其所带来的过量电荷，会在极短的时间内经由集成电路的引脚(pin)传入集成电路中，对集成电路的内部电路造成破坏。为了解决此问题，厂商通常在内部电路与引脚之间设置一个保护电路，该保护电路正常情况下处于关断状态，不影响集成电路的整体性能；但在出现静电放电时必须在脉冲未到达内部电路之前快速开启，以迅速地钳位过高的电压，进而减少ESD现象所引起的破坏。然而随着工艺特征尺寸的减小、器件栅氧厚度的减薄、结深的减小，以及轻掺杂漏(LDD)结构的应用，器件的ESD防护能力随之降低，使得CMOS器件对静电变得更加敏感，因ESD而损伤的情形更加严重。同时，当前电路中ESD保护电路的占有面积普遍偏大，带来明显的寄生电容效应，随着电路工作频率的提高，对电路性能的影响会愈发严重。因此，如何提高芯片的抗ESD能力，并尽量降低ESD保护电路所使用的面积，已是集成电路在设计时必须考虑的一个重要问题。
通常用于ESD保护的器件有二极管(Diode)、双极型晶体管(BJT)、金属氧化物半导体场效应晶体管(MOSFET)和晶闸管(Silicon Controlled Rectifier，简称SCR)等。在CMOS工艺中，最常用的I/O口保护电路是由一对互补的GGNMOS(Gate-Grounded NMOS)管和GDPMOS(Gate-VDD PMOS)管构成，如图1所示。在PS模式(即I/O PAD为正电位，VSS为零电位，其余引脚皆浮空)下，NMOS管的漏区与衬底区将发生雪崩击穿，并因此产生雪崩电流，该电流将使衬底区和源区之间产生电位差，当该电位差大于二极管的正向开启电压时，由NMOS管的漏/衬底/源组成的寄生双极晶体管(BJT)开启，并由此泄放ESD电流，以起到对芯片内部电路的保护作用。在NS模式(即I/O PAD为负电位，VSS为零电位，其余引脚皆浮空)下，NMOS的衬底区-漏区正向二极管会快速导通，泄放ESD电流；对GDPMOS在PD模式(即I/O PAD为正电位，VDD为零电位，其余引脚皆浮空)和ND模式(即I/O PAD为负电位，VDD为零电位，其余引脚皆浮空)也有类似GGNMOS的保护功能。用MOS管作ESD保护的缺点在于，用于ESD保护的MOS管往往需要很大的宽度，且为了增加多指状MOS管在ESD发生时开启的均匀性，经常会对MOS的漏端长度进行扩展，即拉长漏端接触孔到栅边缘的距离(Drain Contact to GateSpacing，简称DCGS)，以增大漏端的镇流电阻，但这样会带来很大的寄生电容，导致I/O口的负载电容增加。
为了减小寄生电容和节约芯片面积，应尽可能减小I/O端口的ESD保护器件所占用的面积，在较小的芯片面积下达到较高的ESD保护能力，可以使用图2和图3所示的结构。
在图2中，用两个小面积的二极管做保护，并在I/O PAD附近的VDD-VSS间做了一个大面积的电源钳位(Power Clamp)电路。在PD模式和NS模式下，保护电路都能通过正向二极管的导通泄放ESD电流；在ND模式和PS模式下，保护电路亦能通过电源钳位电路和正向二极导通完成ESD电流的泄放。该电路虽然I/O口的负载电容小，但由于其在泄放ND和PS模式ESD电流时的压降(为二极管的正向导通电压和电源钳位电路的维持电压之和)可能较大，因此难以获得更高的抗ESD能力。
在图3中，使用了SCR的一种变形结构——低压触发的SCR(Low-Voltage Trigger SCR，简称LVTSCR)——代替图1中的GGNMOS管和GDPMOS管。PS模式下，器件SCR1中GGNMOS控制的N+区、P阱、N+会首先发生雪崩击穿，并导致器件内寄生的PNP和NPN晶体管开启以泄放ESD电流；NS模式下，表现为正向二极管的导通泄放ESD电流；对于发生在I/O脚和VDD脚之间的ESD，均可通过SCR与寄生正向二极管串联的结构对ESD电流完成泄放。具体表现是，PD模式下SCR1与SCR2中的正向寄生二极管串联，ND模式下SCR2与SCR1的寄生正向二极管串联。这结构缺点在于，串联结构会使器件一次击穿电压增加，还会使总的导通电阻增大，这意味着功耗增加，可能会带来抗ESD能力的下降。同时大的导通电阻会导致在同样的ESD电流下，与该保护结构并联的内部电路两端的电压增大，难以对内部电路起到更好的ESD保护作用。而使ESD保护器件或电路设计结构尽可能简化、使ESD保护性能尽可能提高，并且尽可能地节约芯片面积，既是ESD保护结构设计期望的目标，又是集成电路小尺寸发展后面临的困难和挑战。
发明内容
本发明提供一种为集成电路I/O端口提供全模式ESD保护的SCR结构，能够以单个器件对集成电路芯片的I/O端口提供基于SCR结构的PS模式、PD模式、ND模式保护和基于Diode结构的NS模式保护，同时对集成电路芯片电源轨提供基于SCR结构的DS模式(即VDD为正电位，VSS为零电位，其余引脚皆浮空)保护和基于Diode结构的SD模式(即VDD为负电位，VSS为零电位，其余引脚皆浮空)保护。本发明的主要优点是利用单个器件对I/O端口提供全模式的ESD保护，能够有效的减小保护器件在芯片中所占的相对面积和有效减小寄生电容，且制备上与CMOS工艺兼容。
本发明详细技术方案：
一种为集成电路I/O端口提供全模式ESD保护的SCR结构，如图4所示，包括位于衬底表面的一个P阱区、两个N阱区、三个P+区和五个N+区，所述P阱区夹于两个N阱区之间；第一N阱区顶部中间是第一P+区，第一N阱区顶部远离P阱区的一侧是第一N+区；第二N阱区顶部中间是第二P+区，第二N阱区顶部远离P阱区的一侧是第二N+区；P阱区顶部中间靠近第一N阱区一侧是第三N+区，P阱区顶部中间靠近第二N阱区一侧是第三P+区；第四N+区位于第一N阱区顶部和P阱区顶部相连接的区域，第五N+区位于P阱区顶部和第二N阱区顶部相连接的区域；第三N+区和第四N+区之间的P阱区上方具有第一多晶硅区，第一多晶硅区与P阱区之间具有绝缘层；第三P+区和第五N+区之间的P阱区上方具有第二多晶硅区，第二多晶硅区与P阱区之间具有绝缘层。第一N+区和第一P+区通过金属导线与所保护的集成电路芯片的I/O端口相连，第二N+区和第二P+区通过金属导线与所保护的集成电路芯片的电源双轨中的VDD轨相连，第三N+区、第三P+区和第一、第二多晶硅区均通过金属导线与所保护的集成电路芯片的电源双轨中的VSS轨相连。
上述方案的一些变形方案：
(一)、如图5所示，在图4所示技术方案的基础上，在P阱区顶部中间第三P+区与第二多晶硅区之间靠近第二N阱区的一侧添加第六N+区，并将第一、第二多晶硅区和第三、第六N+区以及第三P+区均通过金属导线与所保护的集成电路芯片的电源双轨中的VSS轨相连。
(二)、如图6所示，在图4所示技术方案的基础上，将第三N+区和第三P+区作为一个整体沿平行于整个SCR结构表面的方式左旋或右旋90度，使得第三N+区和第三P+区由沿器件长度方向并行排列改为沿器件宽度方向并行交错排列(如图6(b)所示)；并将第一、第二多晶硅区和第三N+区、第三P+区均通过金属导线与所保护的集成电路芯片的电源双轨中的VSS轨相连。
(三)、如图7所示，在图5所示技术方案的基础上，SCR ESD保护器件第一多晶硅区和第二多晶硅区通过金属导线相连；在两个多晶硅区与所保护的集成电路芯片的电源双轨中的VDD轨之间增加一个电容C，在两个多晶硅区与所保护的集成电路芯片的电源双轨中的VSS轨之间增加一个电阻R；第三、第六N+区和第三P+区通过金属导线与所保护的集成电路芯片的电源双轨中的VSS轨相连。
本发明提供的为集成电路I/O端口提供全模式ESD保护的SCR结构具有以下特点：
1、本发明提供的SCR结构作为I/O端口ESD保护电路，比常规MOSFET结构ESD保护效率更高，面积更小，带来的寄生电容也更小。
2、本发明提供的SCR结构作为I/O端口的ESD保护电路的同时，亦能实现VDD轨和VSS轨之间ESD保护。
附图说明
图1为芯片I/O口常用的ESD保护电路之一的示意图。
图2为芯片I/O口常用的ESD保护电路之二的示意图。
图3为芯片I/O口常用的ESD保护电路之三的示意图。
图4为本发明提供的第一种为集成电路I/O端口提供全模式ESD保护的SCR结构图。
图5为本发明提供的第二种为集成电路I/O端口提供全模式ESD保护的SCR结构图。
图6为本发明提供的第三种为集成电路I/O端口提供全模式ESD保护的SCR结构图(图a)及第三N+区、第三P+区的排列方式图(图b)。
图7为本发明提供的第四种为集成电路I/O端口提供全模式ESD保护的SCR结构图。
图8为本发明提供的为集成电路I/O端口提供全模式ESD保护的SCR结构在PS模式下的ESD脉冲电流泄放路径示意图。
图9为本发明提供的为集成电路I/O端口提供全模式ESD保护的SCR结构在PD模式下的ESD脉冲电流泄放路径示意图。
图10为本发明提供的为集成电路I/O端口提供全模式ESD保护的SCR结构在NS模式下的ESD脉冲电流泄放路径示意图。
图11为本发明提供的为集成电路I/O端口提供全模式ESD保护的SCR结构在ND模式下的ESD脉冲电流泄放路径示意图。
图12为本发明提供的为集成电路I/O端口提供全模式ESD保护的SCR结构在DS模式下的ESD脉冲电流泄放路径示意图。
图13为本发明提供的为集成电路I/O端口提供全模式ESD保护的SCR结构在SD模式下的ESD脉冲电流泄放路径示意图。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及积极效果更加清楚明白，以下结合附图对本发明进行进一步详细说明。
具体实施方式一
一种为集成电路I/O端口提供全模式ESD保护的SCR结构，如图4所示，包括位于衬底表面的一个P阱区、两个N阱区、三个P+区和五个N+区，所述P阱区夹于两个N阱区之间；第一N阱区顶部中间是第一P+区，第一N阱区顶部远离P阱区的一侧是第一N+区；第二N阱区顶部中间是第二P+区，第二N阱区顶部远离P阱区的一侧是第二N+区；P阱区顶部中间靠近第一N阱区一侧是第三N+区，P阱区顶部中间靠近第二N阱区一侧是第三P+区；第四N+区位于第一N阱区顶部和P阱区顶部相连接的区域，第五N+区位于P阱区顶部和第二N阱区顶部相连接的区域；第三N+区和第四N+区之间的P阱区上方具有第一多晶硅区，第一多晶硅区与P阱区之间具有绝缘层；第三P+区和第五N+区之间的P阱区上方具有第二多晶硅区，第二多晶硅区与P阱区之间具有绝缘层。第一N+区和第一P+区通过金属导线与所保护的集成电路芯片的I/O端口相连，第二N+区和第二P+区通过金属导线与所保护的集成电路芯片的电源双轨中的VDD轨相连，第三N+区、第三P+区和第一、第二多晶硅区均通过金属导线与所保护的集成电路芯片的电源双轨中的VSS轨相连。
具体实施方式二
如图5所示，在图4所示技术方案的基础上，在P阱区顶部中间第三P+区与第二多晶硅区之间靠近第二N阱区的一侧添加第六N+区，并将第一、第二多晶硅区和第三、第六N+区以及第三P+区均通过金属导线与所保护的集成电路芯片的电源双轨中的VSS轨相连。
具体实施方式三
如图6所示，在图4所示技术方案的基础上，将第三N+区和第三P+区作为一个整体沿平行于整个SCR结构表面的方式左旋或右旋90度，使得第三N+区和第三P+区由沿器件长度方向并行排列改为沿器件宽度方向并行交错排列(如图6(b)所示)；并将第一、第二多晶硅区和第三N+区、第三P+区均通过金属导线与所保护的集成电路芯片的电源双轨中的VSS轨相连。
具体实施方式四
如图7所示，在图5所示技术方案的基础上，SCRESD保护器件第一多晶硅区和第二多晶硅区通过金属导线相连；在两个多晶硅区与所保护的集成电路芯片的电源双轨中的VDD轨之间增加一个电容C，在两个多晶硅区与所保护的集成电路芯片的电源双轨中的VSS轨之间增加一个电阻R；第三、第六N+区和第三P+区通过金属导线与所保护的集成电路芯片的电源双轨中的VSS轨相连。
上述方案中，所述SCR ESD保护器件提供PS模式、PD模式、NS模式和ND模式以及VDD-VSS之间的ESD防护。
下面以图4所示技术方案为例对本发明提供的为集成电路I/O端口提供全模式ESD保护的SCR结构进行工作原理说明(其他具体实施方式的工作原理基本相同)。
在PS模式的ESD脉冲下，图4中SCR ESD保护器件的电流泄放通路如图8所示。寄生BJT器件Q1(由第一N+区、第一P+区、第四N+区、第一N阱区和P阱区组成)与Q2(由第四N+区、第三N+区、第三P+区、第一N阱区和P阱区组成)组成SCR结构。在PS模式的ESD条件下，SCR内部的MOSFET会首先发生击穿，击穿电流会使BJT器件Q1的发射-基结(由第一P+区和第一N阱区组成)正偏，从而使Q1导通。而Q1的集电极电流将为Q2的基极提供电流，Q2导通后其集电极电流将为Q1的基极提供电流，最终SCR结构导通以泄放ESD电流。
在PD模式的ESD脉冲下，图4中SCR ESD保护器件的电流泄放通路如图9所示。寄生BJT器件Q1(由第一N+区、第一P+区、第四N+区、第一N阱区和P阱区组成)与Q3(由第四N+区、第五N+区、P阱区和第一、第二N阱区组成)组成SCR结构。在PD模式的ESD条件下，SCR内部的MOSFET会首先发生击穿，击穿电流会使BJT器件Q1的发射-基结(由第一P+区和第一N阱区组成)正偏，从而使Q1导通。而Q1的集电极电流将为Q3的基极提供电流，Q3导通后其集电极电流将为Q1的基极提供电流，最终SCR结构导通以泄放ESD电流。
在NS模式的ESD脉冲下，图4中SCR ESD保护器件的电流泄放通路如图10所示。ESD电流从VSS经正向二极管(由第四N+区、第一N阱区、P阱区和第三P+区组成)泄放至I/O端口。
在ND模式的ESD脉冲下，图4中SCR ESD保护器件的电流泄放通路如图11所示。寄生BJT器件Q4(由第四N+区、第五N+区、第一N阱区、第二N阱区和P阱区组成)与Q5(由第五N+区、第二N+区、第二P+区、P阱区和第二N阱区组成)组成SCR结构。在ND模式的ESD条件下，SCR内部的栅控二极管会首先发生击穿，击穿电流会使BJT器件Q5的发射-基结(由第二P+区和第二N阱区组成)正偏，从而使Q5导通。而Q5的集电极电流将为Q4的基极提供电流，Q4导通后其集电极电流将为Q5的基极提供电流，最终SCR结构导通以泄放ESD电流。
对于电源轨VDD-VSS之间，在DS模式的ESD脉冲下，图4中SCRESD保护器件的电流泄放通路如图12所示。寄生BJT器件Q6(由第三N+区、第三P+区、第五N+区、P阱区和第二N阱区组成)和Q5(由第五N+区、第二N+区、第二P+区、P阱区和第二N阱区组成)组成SCR结构。在DS模式的ESD条件下，SCR内部的栅控二极管会首先发生击穿，击穿电流会使BJT器件Q5的发射-基结(由第二P+区和第二N阱区组成)正偏，从而使Q5导通。而Q5的集电极电流将为Q6的基极提供电流，Q6导通后其集电极电流将为Q5的基极提供电流，最终SCR结构导通以泄放ESD电流。
在SD模式的ESD脉冲下，图4中SCR ESD保护器件的电流泄放通路如图13所示。ESD电流从VSS经正向二极管(由第三P+区，第五N+区，P阱区、第二N阱区和第二N+区组成)泄放至VDD。
综上所述，本发明提供的为集成电路I/O端口提供全模式ESD保护的SCR结构，可为集成电路芯片的I/O端口提供基于SCR结构的PS模式、PD模式、ND模式保护和基于Diode结构的NS模式保护，同时又能为集成电路芯片电源轨VDD和VSS之间提供基于SCR结构的DS模式保护和基于Diode结构的SD模式保护，能够有效的减小保护器件在芯片中所占的面积和有效减小寄生电容。并且该保护结构与CMOS工艺兼容。
以上所述仅为本发明的较佳实施实例而已，并不用以限制本发明，凡是本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (4)
1.一种为集成电路I/O端口提供全模式ESD保护的SCR结构，包括位于衬底表面的一个P阱区、两个N阱区、三个P+区和五个N+区，所述P阱区夹于两个N阱区之间；第一N阱区顶部中间是第一P+区，第一N阱区顶部远离P阱区的一侧是第一N+区；第二N阱区顶部中间是第二P+区，第二N阱区顶部远离P阱区的一侧是第二N+区；P阱区顶部中间靠近第一N阱区一侧是第三N+区，P阱区顶部中间靠近第二N阱区一侧是第三P+区；第四N+区位于第一N阱区顶部和P阱区顶部相连接的区域，第五N+区位于P阱区顶部和第二N阱区顶部相连接的区域；第三N+区和第四N+区之间的P阱区上方具有第一多晶硅区，第一多晶硅区与P阱区之间具有绝缘层；第三P+区和第五N+区之间的P阱区上方具有第二多晶硅区，第二多晶硅区与P阱区之间具有绝缘层；
第一N+区和第一P+区通过金属导线与所保护的集成电路芯片的I/O端口相连，第二N+区和第二P+区通过金属导线与所保护的集成电路芯片的电源双轨中的VDD轨相连，第三N+区、第三P+区和第一、第二多晶硅区均通过金属导线与所保护的集成电路芯片的电源双轨中的VSS轨相连。
2.根据权利要求1所述为集成电路I/O端口提供全模式ESD保护的SCR结构，其特征在于：所述为集成电路I/O端口提供全模式ESD保护的SCR结构还具有第六N+区；所述的第六N+区位于P阱区顶部中间第三P+区与第二多晶硅区之间靠近第二N阱区的一侧；所述的第六N+区通过金属导线与所保护的集成电路芯片的电源双轨中的VSS轨相连。
3.根据权利要求1所述为集成电路I/O端口提供全模式ESD保护的SCR结构，其特征在于：将第三N+区和第三P+区作为一个整体沿平行于整个SCR结构表面的方式左旋或右旋90度，使得第三N+区和第三P+区由沿器件长度方向并行排列改为沿器件宽度方向并行交错排列；并将第一、第二多晶硅区和第三N+区、第三P+区均通过金属导线与所保护的集成电路芯片的电源双轨中的VSS轨相连。
4.根据权利要求2所述为集成电路I/O端口提供全模式ESD保护的SCR结构，其特征在于：所述为集成电路I/O端口提供全模式ESD保护的SCR结构第一多晶硅区和第二多晶硅区通过金属导线相连，在两个多晶硅区与所保护的集成电路芯片的电源双轨中的VDD轨之间还具有一个电容C，在两个多晶硅区与所保护的集成电路芯片的电源双轨中的VSS轨之间还具有一个电阻R；第三、第六N+区和第三P+区通过金属导线与所保护的集成电路芯片的电源双轨中的VSS轨相连。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20140409 Termination date: 20170315 |
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| CF01 | Termination of patent right due to non-payment of annual fee |