CN102170118A - 一种电源箝位esd保护电路 - Google Patents

Abstract

本发明提供了一种电源箝位ESD保护电路，包括：电源管脚；接地管脚；R-C电路，用于感应ESD电压，包括连接于电源管脚和第一节点之间的阻抗元件和连接在第一节点和第二节点之间的容抗元件，其中，第二节点并非直接连接到接地管脚；触发电路，其连接于电源管脚、接地管脚和R-C电路之间，用于根据第一节点和第二节点的电平产生一个ESD触发信号；偏置电路，其连接在电源管脚和接地管脚之间，用于为第二节点提供一个偏置电压；以及，箝位电路，其连接在电源管脚、接地管脚和触发电路之间，用于在接收到ESD触发信号后提供一个电源与地之间的低阻通道，以泄放静电电流。该电路能够有效抑制静电保护电路的漏电电流，有效保护内部电路不受静电损伤。

Description

一种电源箝位ESD保护电路

技术领域

本发明涉及半导体集成芯片的ESD(Electronic Static Discharge，静电放电)保护技术领域，特别涉及一种采用偏置电路和反馈技术实现的电源和地(power-to-ground)之间的箝位电路。

背景技术

在IC(integrated circuit，集成电路)芯片的封装、测试、运输、制造等过程中，都会出现不同程度的静电放电事件。静电放电是指在一个集成电路浮接的情况下，大量的电荷从外向内灌入集成电路的瞬时过程。在集成电路放电时会产生数百甚至数千伏的等效高压，这会击穿集成电路中输入级的栅氧化层。随着集成电路中晶体管尺寸的按比例缩小，栅氧化层的厚度越来越薄，从而更容易受到外部静电电荷的影响而损坏。

集成电路芯片通过电源管脚(power pads)或输入输出管脚(I/Opads)与外界相联，通常外部的静电电荷可以通过半导体集成电路上的任何一对接口(pin)进行放电。输入和输出接口一般有对应的ESD保护电路，但核心电路被直接连接到电源VDD和地VSS之间，若没有电源箝位电路保护的话，很容易受到ESD脉冲的破坏。图1示出了一个传统的电源和地之间的ESD箝位电路，其是采用电阻-电容(R-C)耦合方式来实现的。

图1中的ESD保护电路100包括一个电阻-电容(R-C)电路110、一个反相器120以及一个箝位电路130。其中，R-C电路110包括电阻器111和电容器112，用于感应ESD电压，并驱动反相器120；反相器120包括P型金属-氧化物-半导体晶体管(PMOS)121和N型金属-氧化物-半导体晶体管(NMOS)122，其输出用于驱动N-沟道箝位晶体管131的栅极；NMOS 131作为电源箝位器件，构成箝位电路130的全部，用于在感应到ESD脉冲时提供电源到地的电流泄放通道。

在正常条件下，电阻器111驱动反相器120的输入至高电平，产生一个低电平驱动N-沟道箝位晶体管131的栅极，使其关断。当有ESD脉冲施加到VDD上时，电容器112保持反相器120的输入为低电平，同时维持一段时间，该时间由电阻器111和电容器112的R-C时间常数决定。反相器120的低电平输入得到一个高电平输出，驱动N-沟道箝位晶体管131的栅极至高电平，从而将它开启，提供从VDD到VSS的低阻通道，泄放ESD电荷，达到保护内部电路的效果。

尽管这种电源箝位ESD保护电路很有用，但正常工作时漏电太大。特别是随着半导体工艺进入纳米尺寸级别，半导体器件的栅氧化层厚度日益减薄，使得栅氧化层漏电问题越来越不容忽视。此外，为降低电路面积和成本，ESD保护电路通常用纳米尺寸工艺实现的金属-氧化物-半导体(MOS)电容来代替传统的电容器，这更容易导致漏电的增加。过多的漏电电流很可能使ESD保护电路出错。例如，过大的漏电电流有可能导致ESD保护电路的误触发，进而在正常情况下开启箝位电路，导致更加严重的漏电问题。同时，对于一些便携式应用，低漏电也是非常必要的。

以图1中的ESD保护电路100为例，在纳米尺寸工艺条件下，该电路的漏电主要源于MOS电容112的薄栅氧化层。栅氧化层越薄，MOS电容的沟道电流就越大，从而在电阻111上产生更大的压降，使节点140的电平低于VDD，继而使PMOS 121部分导通，将节点150上拉至一个高于VSS的电平，使得N-沟道箝位晶体管131亚阈值导通。由于N-沟道箝位晶体管131的尺寸一般很大，故它的亚阈值漏电也很大。这样，由于MOS电容112的漏电引发了更多的漏电因素。

总之，在没有ESD事件发生时，必须想办法抑制ESD保护电路的漏电电流，以免引起ESD箝位电路的误触发等后果。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题在于如何抑制ESD保护电路的漏电电流。

(二)技术方案

为解决上述技术问题，本发明的技术方案提供了一种电源箝位ESD保护电路，包括：

电源管脚，用于连接电源以提供电源电压VDD；

接地管脚，用于提供地电平VSS；

电阻-电容R-C电路，用于感应静电放电ESD电压，所述电阻-电容R-C电路包括：一个阻抗元件，其连接于所述电源管脚和第一节点之间；一个容抗元件，其连接在第一节点和第二节点之间；其中，所述第二节点并非直接连接到所述接地管脚；

触发电路，其连接于所述电源管脚、接地管脚和电阻-电容R-C电路之间，用于根据所述第一节点和第二节点的电平产生一个静电放电ESD触发信号；其中，所述触发信号通过一个输出节点输出；

偏置电路，其连接在所述电源管脚和接地管脚之间，用于为所述第二节点提供一个偏置电压；以及，

箝位电路，其连接在所述电源管脚、接地管脚和触发电路之间，用于在接收到所述静电放电ESD触发信号后提供一个电源与地之间的低阻通道，以泄放静电电流。

优选地，所述电阻-电容R-C电路中的容抗元件通过金属氧化物半导体MOS电容实现。

优选地，所述电阻-电容R-C电路中的容抗元件为P型晶体管，其栅极连接至所述第二节点，且其源极、漏极和衬底均连接至所述第一节点。

优选地，所述触发电路进一步包括：

第一P型晶体管PMOS，其栅极连接至所述第一节点，其源级连接至所述电源管脚，其漏极作为所述输出节点；以及，

第一N型晶体管NMOS，其栅极连接至所述第二节点，其源级连至所述接地管脚，其漏极和所述第一P型晶体管PMOS的漏极相连。

优选地，所述偏置电路进一步包括：

第一电阻，其第一端点连接至所述电源管脚；

第二电阻，其第一端点连接至所述接地管脚；

第一二极管，其正极连接至所述第一电阻的第二端点；

第二二极管，其负极连接至所述第二电阻的第二端点；

第二P型晶体管PMOS，其栅极连接至所述第一电阻的第二端点，其源级连接至所述电源管脚，其漏极连接至所述第二二极管的正极；以及，

第二N型晶体管NMOS，其栅极连接至所述第二电阻的第二端点，其源级连接至所述接地管脚，其漏极连接至所述第一二极管的负极；

其中，所述第二N型晶体管NMOS的漏极作为所述偏置电路的输出节点，为所述电阻-电容R-C电路的所述第二节点提供偏置电压。

优选地，所述第二N型晶体管NMOS的栅极同时连接至所述触发电路的输出节点，以实现所述触发电路到所述偏置电路的反馈。

优选地，所述箝位电路进一步包括：

N-沟道箝位晶体管，其栅极连接至所述触发电路的输出节点，其源级连接至所述接地管脚，其漏极连接至所述电源管脚。

(三)有益效果

根据本发明的电源箝位ESD保护电路能够适用于目前的纳米尺寸工艺水平，可以在无ESD事件时大大减小静电保护电路的漏电电流，从而避免ESD箝位电路的误触发等风险；同时在ESD脉冲来临时，具有很好的箝位作用，可以有效保护内部电路不受静电损伤。

附图说明

图1是现有技术的采用传统R-C结构实现的电源和地之间的ESD保护电路的结构示意图；

图2是根据本发明技术方案的电源箝位ESD保护电路的结构示意图；

图3(a)、(b)分别是图1、图2中两种ESD检测电路在ESD脉冲作用下的仿真结果；

图4(a)、(b)分别是图1、图2中两种ESD检测电路在电源正常加电情况下的仿真结果；

图5(a)、(b)分别是图1、图2中两种ESD检测电路在电源正常加电情况下的漏电电流仿真结果。

具体实施方式

下文中，将结合附图详细描述本发明的实施例。

本发明的核心思想在于：不将ESD检测电路直接连接到地(VSS)，而是通过一个偏置电路间接地耦合到VSS。通过使用该偏置电路，MOS电容两端的电压差变得很小，从而降低了该MOS电容的漏电电流，进而抑制了ESD保护电路中其它MOS管的亚阈值漏电。

由此，本发明提供了一种电源箝位ESD保护电路，其包括：电源管脚VDD，接地管脚VSS，以及耦合到该电源管脚VDD和接地管脚VSS之间的ESD检测电路。与传统的ESD检测电路(例如图1中的ESD检测电路100)不同的一点是，除去电阻-电容(R-C)电路和触发电路外，本发明中的ESD检测电路还包括一个偏置电路。

图2示出了根据本发明的技术方案的电源箝位ESD保护电路的一个实施例的结构示意图，如图2所示，本实施例中的电源箝位ESD保护电路200包括：电源管脚VDD，接地管脚VSS，以及耦合在在电源201和地202之间的ESD检测电路。进一步地，本实施例中的ESD检测电路包括偏置电路210、R-C电路220和触发电路230三个部分。

本实施例中的R-C电路用于感应静电放电ESD电压，包括一个阻抗元件和一个容抗元件。其中，阻抗元件连接在电源VDD和一个第一节点之间，容抗元件连接在该第一节点和一个第二节点之间，且该第二节点并非直接接地。优选地，该容抗元件可以在先进纳米工艺水平下通过MOS(Metal Oxide Semiconductor，金属氧化物半导体)电容实现。

如图2所示，更具体地，本实施例中的R-C电路包括电阻221和MOS电容222。更具体地，电阻221连接在电源VDD和第一节点Na之间，MOS电容222连接在第一节点Na和第二节点Nb之间，而不是直接接地。由于该MOS电容的两端都不接地，只能通过PMOS(P-channelMetal Oxide Semiconductor，P沟道金属氧化物半导体)实现。具体实施过程中，PMOS电容222的栅极连接到第二节点Nb，而其源级、漏极和衬底都连接到第一节点Na。

本实施例中的触发电路用于产生ESD触发信号。如图2所示，本实施例中的触发电路230可以包括一个PMOS 231和一个NMOS(N-channel metal oxide semiconductor，N沟道金属氧化物半导体)232。其中，PMOS 231的栅极连接到第一节点Na上，其源级连接到电源VDD，漏极作为触发电路的输出端连接到节点Nc，用于输出一个ESD触发信号到后面的ESD箝位电路240，使之在ESD脉冲到来时开启，提供电源到地之间的低阻通道。即：ESD触发信号通过节点Nc输出。同时，NMOS 232的栅极连接到第二节点Nb上，其源端接地，其漏端和PMOS 231的漏端相连，也连接到ESD触发信号的输出节点Nc。

本实施例中的偏置电路连接在VDD和VSS之间，用于为R-C电路中的PMOS电容222的栅极(即第二节点Nb)提供一个偏置电压，该偏置电压高于VSS。通过这个偏置电路，使得PMOS电容222衬底和栅极的电压差小于VDD和VSS之差，从而减小其漏电电流。

仍参考图2，本实施例中的偏置电路210包括两个MOS(MetalOxide Semiconductor，金属氧化物半导体)管、两个二极管和两个电阻。其中，这两个MOS管具有不同的导通类型，即：一个为NMOS，一个为PMOS。NMOS 216的栅极接收触发电路230的输出电压，即：连接到节点Nc，由此实现触发电路230到偏置电路210的反馈。NMOS 216的源级接地，其漏极作为偏置电路210的输出端，连接到PMOS电容222的栅极，为第二节点Nb提供偏置电压。二极管215的负极也连接到节点Nb，其正极连接到节点Nd，同时与电阻214的一端相连。电阻214的另一端接电源VDD。节点Nd同时驱动另一个MOS管(PMOS211)的栅极，作为它的控制端。PMOS 211的源级接电源VDD，漏极连接到节点Ne，同时与另一个二极管212的正极相连。二极管212的负极连接到节点Nc，即：NMOS 216的栅极，同时与电阻213的一端相连。电阻213的另一端接地。通过该偏置电路，PMOS电容222的栅极不再直接接地，而是与VSS之间相差了一个NMOS 216的漏源电压，从而缩小了该MOS电容两端的电压差。

本实施例中的箝位电路用于在接收到ESD触发信号后提供电源到地的电流泄放路径，保护内部电路。如图2所示，本实施例中的箝位电路240由一个大尺寸的N-沟道箝位晶体管241构成，其栅极接收ESD触发信号，连接到触发电路230的输出节点Nc，源极和漏极分别接VSS和VDD。该箝位电路240的作用是在接收到ESD触发信号后开启箝位晶体管，提供电源到地的电流泄放路径，保护内部电路。需要说明的是，此处的N-沟道箝位晶体管241可由其它箝位器件代替，例如：可控硅整流器(SCR)等，不止局限于图2中的一种结构。

下面将详细描述该电源箝位ESD保护电路200的工作原理，包括正常状态下和ESD事件发生时的工作原理。

当ESD事件发生时，即：突然出现一个电源到地(VDD-to-VSS)的高压脉冲时，由于R-C电路的反应时间不够快，第一节点Na的电压跟不上电源电压VDD的变化，导致PMOS 231的栅极电压低于其源级电压，从而PMOS 231导通，并上拉节点Nc至高电平，从而开启箝位电路240，使N-沟道箝位晶体管241导通，提供一个电源到地的低阻通道，泄放静电电荷，保护内部电路免受静电损伤。

同时，偏置电路210也有助于箝位功能的实现。节点Nc将高电平反馈到NMOS 216的栅极，从而使其导通，拉低第二节点Nb的电平。此低电平加上一个二极管215的导通电压仍远低于VDD，即：PMOS211的栅极(节点Nd)电压远低于其源级电压(VDD)，从而PMOS 211导通，将节点Ne上拉至高电平。该高电平减去一个二极管212的导通电压仍然远高于VSS，即：节点Nc的电压远高于VSS，从而进一步开启NMOS 216和N-沟道箝位晶体管241。以此方式，偏置电路210形成一个正反馈，将节点Nb下拉到很低的电平，从而使触发电路中的NMOS 232保持关断；同时将节点Nc上拉到很高的电平，从而使N-沟道箝位晶体管241充分导通，泄放更多的ESD电流。

另一方面，当没有ESD事件发生时(即：正常状态下)，节点Na通过上拉电阻221保持在高电平VDD，使得PMOS 231处于关断状态。同理，节点Nd也通过上拉电阻214保持在高电平VDD。在先进的纳米尺寸工艺水平下，电源电压保持在较低的数值(90nm特征尺寸对应1.2V的电源电压)，仿真可知二极管215和二极管212都处于关断状态，其正负极电压差小于二极管导通电压。既然节点Na和Nd的电位都近似为VDD，PMOS电容222的栅极又和二极管215的负极同时连到节点Nb，那么MOS电容222两端的电压差近似为二极管215的正负极电压差，是一个低于二极管导通电压的小电压，相比于图1中的电路有了很大的改善(图1中电容两端电压差近似为VDD与VSS之差)。这么小的电压差远远降低了MOS电容222的漏电大小，也使得第二节点Nb的电压仍保持在一个较高的电平，从而开启触发电路中的NMOS 232，将触发节点Nc下拉至VSS，使得N-沟道箝位晶体管241保持关断。同时，Nc为低电平也使得NMOS 216关断，从而无法将节点Nb下拉至低电平。此外，电阻213也起到了下拉节点Nc电平的作用，以保证N-沟道箝位晶体管241处于完全关断的状态。

值得注意的是，二极管212和215在此处起到的作用。一方面，利用二极管的开关特性，可以使得低电源电压(如1.2V)下二极管无法导通，从而降低整个偏置电路210的漏电电流；另一方面，在偏置电路210的晶体管漏端和电阻之间串联上二极管也可以增大ESD保护电路200的维持电压，使得其维持电压高于正常状态下的电源电压VDD，从而避免闩锁和误触发现象。根据电源电压的不同，可以适当调整串联二极管的数目。此处的二极管也可以用二极管接法的MOS管实现，其基本原理是一样的。

下面，将利用电路仿真工具HSPICE分别对图1中的现有电路和图2中的根据本发明实施例的电源箝位ESD保护电路进行仿真，并对其仿真结果进行比较。基于对比较结果的分析，本发明的优势将更加明显。

本次仿真基于标准CMOS 65nm工艺库，以证明本发明在先进纳米尺寸工艺条件下的优势。由于图1和图2中的电路使用了相同的N-沟道箝位晶体管作为电流泄放器件，而图2中的电路相对于图1中电路的主要改进在于：N-沟道箝位晶体管的栅极控制电路，即：ESD检测电路。因此，仿真仅针对ESD检测电路进行，不包括N-沟道箝位晶体管。

首先对两个电路的ESD性能进行仿真，图3(a)和图3(b)分别显示了图1和图2中两种ESD检测电路在ESD脉冲下的仿真结果。用上升时间为10ns、脉宽为100ns的0-5V的方波脉冲来模拟ESD应力，各节点的电压波形符合上述对电路工作原理的阐述。此外，仿真结果显示图1中ESD检测电路的输出节点(即节点150)的电平为2.91V，图2中ESD检测电路的输出节点(即节点Nc)的电平在2.7V左右，都远大于其控制的N-沟道箝位晶体管的阈值电压，可以使之充分开启，以泄放静电电流，达到保护内部电路的作用。

用上升时间为0.1ms，脉宽为10ms的0-1V的脉冲来模拟电源正常加电的情况，图4(a)、(b)分别显示该情况下图1、图2中两种ESD检测电路的仿真结果。图4(a)中，节点140和150的电平分别近似为1V和0V，使得PMOS电容两端的电压差约为1V；而在图4(b)中，节点Na和Nb的电平分别为1V和0.645V，此时PMOS电容两端的电压差只有0.355V，比之图4(a)中的1V大大减小，从而十分有利于抑制漏电电流。此外，图4(b)中节点Nc的电平近似为0，从而保证其控制的N-沟道箝位晶体管处于完全关断的状态，不影响电路的正常工作。

图5(a)和图5(b)显示了在电源正常加电时，图1、图2中两种ESD检测电路各自的总漏电电流大小。如图5可知，传统结构的ESD检测电路的漏电电流在130nA～137nA之间波动，而本发明提出的新型ESD检测电路的漏电电流仅有13.4nA，比前者减小了整整一个数量级，从而证实了本发明中ESD电源箝位电路的低漏电特性。

如上所述，在正常状态下，根据本发明实施例的偏置电路210可以使第一节点Na和第二节点Nb之间的电压差维持在一个较低的范围内，从而降低MOS电容222的漏电电流，既而减小整个电路的漏电电流，提高ESD保护电路的可靠性。

本实施例仅用于解释本发明的技术方案的目的。因此，本发明的技术方案不应该由本实施例限定。本实施例中所使用的要素同样也不应用于限定本发明的技术方案。

Claims (7)

1.一种电源箝位ESD保护电路，其特征在于，包括：

电源管脚，用于连接电源以提供电源电压VDD；

接地管脚，用于提供地电平VSS；

电阻-电容R-C电路，用于感应静电放电ESD电压，所述电阻-电容R-C电路包括：一个阻抗元件，其连接于所述电源管脚和第一节点之间；一个容抗元件，其连接在第一节点和第二节点之间；其中，所述第二节点并非直接连接到所述接地管脚；

触发电路，其连接于所述电源管脚、接地管脚和电阻-电容R-C电路之间，用于根据所述第一节点和第二节点的电平产生一个静电放电ESD触发信号；其中，所述触发信号通过一个输出节点输出；

偏置电路，其连接在所述电源管脚和接地管脚之间，用于为所述第二节点提供一个偏置电压；以及，

箝位电路，其连接在所述电源管脚、接地管脚和触发电路之间，用于在接收到所述静电放电ESD触发信号后提供一个电源与地之间的低阻通道，以泄放静电电流。

2.根据权利要求1所述的电源箝位ESD保护电路，其特征在于，所述电阻-电容R-C电路中的容抗元件通过金属氧化物半导体MOS电容实现。

3.根据权利要求1所述的电源箝位ESD保护电路，其特征在于，所述电阻-电容R-C电路中的容抗元件为P型晶体管，其栅极连接至所述第二节点，且其源极、漏极和衬底均连接至所述第一节点。

4.根据权利要求1所述的电源箝位ESD保护电路，其特征在于，所述触发电路进一步包括：

第一P型晶体管PMOS，其栅极连接至所述第一节点，其源级连接至所述电源管脚，其漏极作为所述输出节点；以及，

第一N型晶体管NMOS，其栅极连接至所述第二节点，其源级连至所述接地管脚，其漏极和所述第一P型晶体管PMOS的漏极相连。

5.根据权利要求1所述的电源箝位ESD保护电路，其特征在于，所述偏置电路进一步包括：

第一电阻，其第一端点连接至所述电源管脚；

第二电阻，其第一端点连接至所述接地管脚；

第一二极管，其正极连接至所述第一电阻的第二端点；

第二二极管，其负极连接至所述第二电阻的第二端点；

第二P型晶体管PMOS，其栅极连接至所述第一电阻的第二端点，其源级连接至所述电源管脚，其漏极连接至所述第二二极管的正极；以及，

第二N型晶体管NMOS，其栅极连接至所述第二电阻的第二端点，其源级连接至所述接地管脚，其漏极连接至所述第一二极管的负极；

其中，所述第二N型晶体管NMOS的漏极作为所述偏置电路的输出节点，为所述电阻-电容R-C电路的所述第二节点提供偏置电压。

6.根据权利要求5所述的电源箝位ESD保护电路，其特征在于，所述第二N型晶体管NMOS的栅极同时连接至所述触发电路的输出节点，以实现所述触发电路到所述偏置电路的反馈。

7.根据权利要求1或3所述的电源箝位ESD保护电路，其特征在于，所述箝位电路进一步包括：

N-沟道箝位晶体管，其栅极连接至所述触发电路的输出节点，其源级连接至所述接地管脚，其漏极连接至所述电源管脚。

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