CN105049027B - 一种用于增强esd性能的io电路 - Google Patents

Abstract

本发明公开了一种用于增强ESD性能的IO电路，其包括检测电路、前级驱动电路、ESD保护管和IO驱动管；所述检测电路由电阻和电容串联构成，所述前级驱动电路由尺寸适中的MOS构成，所述ESD保护管和IO驱动管复用并由大尺寸NMOS和大尺寸PMOS构成。电阻R和电容C构成检测电路，能够检测ESD事件，并作为前级驱动的输入；前级驱动电路控制大尺寸NMOS和大尺寸PMOS的开关；大尺寸NMOS及大尺寸PMOS，在ESD事件中及时有效的释放静电，而在正常工作中作为IO电路的驱动管。本发明与常规方法相比，要达到同等ESD水平，所需要的NMOS和PMOS面积大为减小，并通过ESD保护器件与驱动管复用，更为有效地减小电路面积。

Description

一种用于增强ESD性能的IO电路

技术领域

本发明属于芯片的技术领域，特别涉及具有ESD性能的IO电路。

背景技术

IO电路是集成电路与外部电路连接的桥梁，在发生ESD(Electro-StaticDischarge静电放电)时，IO电路起到保护自身和内部电路的作用。如果IO电路不能将静电及时有效释放，那么将导致集成电路失效。提高IO电路的ESD性能，使得集成电路需具备一定的ESD水平，避免在生产、运输、应用等环节失效。

想要释放静电，就要给静电提供一条低阻路径。常规的方法是，利用大尺寸NMOS或者PMOS的源漏击穿，触发寄生BJT导通而进入snapback，并在二次击穿点前，将静电及时有效释放。这种方法，由于涉及器件击穿，触发电压很高，能达到的ESD水平有限，可靠性差。

专利申请201310636544.2，公开了一种双模静电放电保护I/O电路，在该发明中一级保护电路与二级保护电路协同设计，提供ESD大电流放电通路的同时，通过双向电压箝位保护技术，实现对内核电路的全面保护，通过限流保护技术，实现对ESD电路本身的保护。该发明对人体模型放电和电子枪模型放电两种不同的放电模式都可以提供针对性的放电通路和针对性的保护，为一种双模静电放电保护I/O电路。然而该电路虽然通过一级保护电路与二级保护电路来实现对ESD电路本身的保护，但是由于涉及器件击穿，触发电压很高，能达到的ESD水平有限。存在被击穿的风险，可靠性差。在ESD要求较高时，ESD保护器件所占用的面积比较大；进一步的，在要求驱动能力时，需要额外增加驱动器件，更使电路面积大大增加。

发明内容

为解决上述问题，本发明的目的在于提供一种用于增强ESD性能的IO电路，该电路能够增强IO电路的ESD性能，且有效地控制MOS管的使用，减少电路面积。

本发明的另一个目的在于提供一种用于增强ESD性能的IO电路，该电路结构简单，易于实现，能够大大降低成本。

为实现上述目的，本发明的技术方案如下。

一种用于增强ESD性能的IO电路，其包括检测电路、前级驱动电路、ESD保护管和IO驱动管。所述检测电路由电阻和电容串联构成，所述前级驱动电路由尺寸适中的MOS构成，所述ESD保护管和IO驱动管复用并由大尺寸NMOS和大尺寸PMOS构成。电阻R和电容C构成检测电路，能够检测ESD事件，并作为前级驱动的输入；前级驱动电路控制大尺寸NMOS和大尺寸PMOS的开关；大尺寸NMOS及大尺寸PMOS，在ESD事件中及时有效的释放静电，而在正常工作中作为IO电路的驱动管。大尺寸NMOS及大尺寸PMOS，在ESD事件中，为导通状态，避免了器件击穿，触发电压很低，将静电及时有效的释放，大大增强了电路的ESD性能；与常规方法相比，要达到同等ESD水平，所需要的NMOS和PMOS面积大为减小，并通过ESD保护器件与驱动管复用，更为有效地减小电路面积。

所述IO电路，其还包括有ESD二级保护电路，所述ESD二级保护电路设置于IO电路的后部，位于IO电路的内部电路与输出的外部引脚VIO之间。

所述的电阻可以为多种等效形式，比如多晶电阻、扩散电阻、夹断电阻、晶体管等效电阻的任意一种或几种的组合；所述电容，也可以为多种等效形式，比如井电容、MOS电容、多晶电容、金属电容等任意一种或几种的组合。

所述电阻R1和电容C1组成的第一ESD检测电路，所述电阻R2和电容C2组成的第二ESD检测电路，第一ESD检测电路与第二ESD检测电路并联于驱动电路之前，两者的RC时间常数设计在0.01～1.0us，用以区分ESD事件和正常上电。

所述电阻R1电容C1组成第一ESD检测电路；R1一端与电源连接，另一端与C1连接；C1一端与地连接，另一端与R1连接；大尺寸MN1的前级驱动由两个NMOS管MN2、MN3和一个PMOS管MP4组成；其中，NMOS管MN2栅极连接到R1和C1的连接节点，NMOS管MN2源极与地连接，NMOS管MN2漏极与NMOS管MN3源极连接；NMOS管MN3栅极与内部电路连接，NMOS管MN3源极与NMOS管MN2漏极连接，NMOS管MN3漏极与PMOS管MP4漏极连接；PMOS管MP4栅极与内部电路连接，PMOS管MP4源极与电源连接，PMOS管MP4漏极与NMOS管MN3漏极连接；大尺寸NMOS管MN1栅极连接到PMOS管MP4漏极和NMOS管MN3漏极，NMOS管MN1源极与地连接，NMOS管MN1漏极与用于输出的外部引脚VIO连接。

所述电阻R2和电容C2组成第二ESD检测电路；电阻R2一端与地连接，另一端与电容C2连接；电容C2一端与电源连接，另一端与电阻R2连接。大尺寸MP1的前级驱动由两个PMOS管MP2、MP3和一个NMOS管MN4组成；其中，PMOS管MP2栅极连接到R2和C2的连接节点，PMOS管MP2源极与电源连接，PMOS管MP2漏极与PMOS管MP3源极连接；PMOS管MP3栅极与内部电路连接，PMOS管MP3源极与PMOS管MP2漏极连接，PMOS管MP3漏极与NMOS管MN4漏极连接；NMOS管MN4栅极与内部电路连接，NMOS管MN4源极与地连接，NMOS管MN4漏极与PMOS管MP3漏极连接。大尺寸PMOS管MP1栅极连接到NMOS管MN4漏极和PMOS管MP3漏极，MP1源极与电源连接，MP1漏极与外部引脚VIO连接。

本发明通过IO电路的创新改进，大尺寸NMOS及大尺寸PMOS，在ESD事件中，为导通状态，避免了器件击穿，触发电压很低，将静电及时有效的释放，大大增强了电路的ESD性能；与常规方法相比，要达到同等ESD水平，所需要的NMOS和PMOS面积大为减小。进一步的，通过ESD保护器件与驱动管复用，更为有效地减小电路面积。通过这两点创新，大大提高ESD水平，同时能够有效地减小电路面积。

且，本发明的实现电路结构简单，易于实现。

附图说明

图1是本发明所实施的电路图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

请参照图1所示，本发明所实现的IO电路如图1所示，IO电路包括：电阻R，电容C，前级驱动电路，大尺寸NMOS，大尺寸PMOS。必要时可以增加ESD二级保护电路，ESD二级保护电路设于内部电路与用以输出的外部引脚VIO之间。

图1中的内部电路，为现有IO电路的内部电路，在此不再赘述。

其中，电阻R和电容C构成检测电路，能够检测ESD事件，并作为前级驱动电路的输入。前级驱动电路控制大尺寸NMOS和大尺寸PMOS的开关。

电阻R1和R2，可以为多种等效形式，比如多晶电阻、扩散电阻、夹断电阻、晶体管等效电阻等。电容C1和C2，也可以为多种等效形式，比如井电容、MOS电容、多晶电容、金属电容等。R1和C1组成的ESD检测电路，和R2和C2组成的ESD检测电路，两者的RC时间常数设计在0.01～1.0us，用以区分ESD事件和正常上电。

电阻R1电容C1组成第一ESD检测电路；R1一端与电源连接，另一端与C1连接；C1一端与地连接，另一端与R1连接。大尺寸MN1的前级驱动由MN2、MN3、MP4组成；MN2栅极连接到R1和C1的连接节点，MN2源极与地连接，MN2漏极与MN3源极连接；MN3栅极与内部电路连接，MN3源极与MN2漏极连接，MN3漏极与MP4漏极连接；MP4栅极与内部电路连接，MP4源极与电源连接，MP4漏极与MN3漏极连接。大尺寸MN1栅极连接到MP4漏极和MN3漏极，MN1源极与地连接，MN1漏极与外部引脚VIO连接。

电阻R2和电容C2组成第二ESD检测电路；R2一端与地连接，另一端与C2连接；C2一端与电源连接，另一端与R2连接。大尺寸MP1的前级驱动由MP2、MP3、MN4组成；MP2栅极连接到R2和C2的连接节点，MP2源极与电源连接，MP2漏极与MP3源极连接；MP3栅极与内部电路连接，MP3源极与MP2漏极连接，MP3漏极与MN4漏极连接；MN4栅极与内部电路连接，MN4源极与地连接，MN4漏极与MP3漏极连接。大尺寸MP1栅极连接到MN4漏极和MP3漏极，MP1源极与电源连接，MP1漏极与外部引脚VIO连接。

当引脚VIO发生对地正极性ESD(即PS-mode)时，大尺寸MN1的栅极，由于其漏栅寄生电容Cdg的耦合作用而获得高电压；同时，R1和C1组成的ESD检测电路使得MN2栅极保持地电平，MN2为截止状态；这样MN1栅极到地没有形成通路，高电压得以保留，MN1为导通状态，将静电及时有效的释放到地。当引脚VIO发生对地负极性ESD(即NS-mode)时，大尺寸MN1的寄生二极管，将静电及时有效的释放到地。

当引脚VIO发生对电源负极性ESD(即ND-mode)时，大尺寸MP1的栅极，由于其漏栅寄生电容Cdg的耦合作用而获得低电压；同时，R2和C2组成的第二ESD检测电路使得MP2栅极保持电源电平，MP2为截止状态；这样MP1栅极到电源没有形成通路，低电压得以保留，MP1为导通状态，将静电及时有效的释放到电源。当引脚VIO发生对电源正极性ESD(即PD-mode)时，大尺寸MP1的寄生二极管，将静电及时有效的释放到电源。

正常上电时，电源上电时间远大于ESD检测电路的时间常数。由R1和C1组成的第一ESD检测电路输出电源电平；对于由MN2、MN3、MP4组成的大尺寸MN1前级驱动，MN2栅极为电源电平，为导通状态，MN3和MP4构成非门，根据内部电路的信号来驱动后面的大尺寸MN1。由R2和C2组成的ESD检测电路输出地低电平；对于由MP2、MP3、MN4组成的大尺寸MP1前级驱动，MP2栅极为地电平，为导通状态，MP3和MN4构成非门，根据内部电路的信号来驱动后面的大尺寸MP1。

综上所述，大尺寸MN1及大尺寸MP1，在ESD事件中，为导通状态，避免了器件击穿，触发电压很低，将静电及时有效的释放，大大增强了电路的ESD性能；与常规方法相比，要达到同等ESD水平，所需要的NMOS和PMOS面积大为减小。大尺寸MN1及大尺寸MP1，在正常工作中作为IO电路的驱动管。这样通过ESD保护器件与驱动管复用，更为有效地减小电路面积。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种用于增强ESD性能的IO电路，其特征在于所述IO电路包括检测电路、前级驱动电路、ESD保护管和IO驱动管；所述检测电路由电阻和电容串联构成，所述前级驱动电路由MOS构成，所述ESD保护管和IO驱动管复用并由大尺寸NMOS和大尺寸PMOS构成；电阻R1电容C1组成第一ESD检测电路；R1一端与电源连接，另一端与C1连接；C1一端与地连接，另一端与R1连接；大尺寸MN1的前级驱动由两个NMOS管MN2、MN3和一个PMOS管MP4组成；其中，NMOS管MN2栅极连接到R1和C1的连接节点，NMOS管MN2源极与地连接，NMOS管MN2漏极与NMOS管MN3源极连接；NMOS管MN3栅极与内部电路连接，NMOS管MN3漏极与PMOS管MP4漏极连接；PMOS管MP4栅极与内部电路连接，PMOS管MP4源极与电源连接；大尺寸NMOS管MN1栅极连接到PMOS管MP4漏极和NMOS管MN3漏极，NMOS管MN1源极与地连接，NMOS管MN1漏极与用于输出的外部引脚VIO连接；电阻R和电容C构成检测电路，能够检测ESD事件，并作为前级驱动的输入；前级驱动电路控制大尺寸NMOS和大尺寸PMOS的开关；大尺寸NMOS及大尺寸PMOS，在ESD事件中及时有效的释放静电，而在正常工作中作为IO电路的驱动管。

2.如权利要求1所述的用于增强ESD性能的IO电路，其特征在于所述IO电路，其还包括有ESD二级保护电路，所述ESD二级保护电路设置于IO电路的后部，位于IO电路的内部电路与输出的外部引脚VIO之间。

3.如权利要求1所述的用于增强ESD性能的IO电路，其特征在于所述的电阻为多晶电阻、扩散电阻、夹断电阻、晶体管等效电阻的任意一种或几种的组合；所述电容，为井电容、MOS电容、多晶电容、金属电容任意一种或几种的组合。

4.如权利要求3所述的用于增强ESD性能的IO电路，其特征在于所述电阻R1和电容C1组成的第一ESD检测电路，电阻R2和电容C2组成的第二ESD检测电路，第一ESD检测电路与第二ESD检测电路并联于前级驱动电路之前，两者的RC时间常数设计在0.01～1.0us。

5.如权利要求4所述的用于增强ESD性能的IO电路，其特征在于所述电阻R2和电容C2组成第二ESD检测电路；电阻R2一端与地连接，另一端与电容C2连接；电容C2一端与电源连接，另一端与电阻R2连接；大尺寸MP1的前级驱动由两个PMOS管MP2、MP3和一个NMOS管MN4组成；其中，PMOS管MP2栅极连接到R2和C2的连接节点，PMOS管MP2源极与电源连接，PMOS管MP2漏极与PMOS管MP3源极连接；PMOS管MP3栅极与内部电路连接，PMOS管MP3漏极与NMOS管MN4漏极连接；NMOS管MN4栅极与内部电路连接，NMOS管MN4源极与地连接；大尺寸PMOS管MP1栅极连接到NMOS管MN4漏极和PMOS管MP3漏极，MP1源极与电源连接，MP1漏极与外部引脚VIO连接。