CN110518561A - 一种电源钳位esd保护电路及集成电路结构 - Google Patents

一种电源钳位esd保护电路及集成电路结构 Download PDF

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Abstract

本发明提供一种电源钳位ESD保护电路及集成电路结构，该电路包括：ESD检测模块、ESD触发模块和ESD泄放模块；其中，ESD检测模块，用于检测ESD脉冲信号，当ESD脉冲信号满足预设条件时，输出ESD信号；ESD触发模块，用于接收ESD信号，并根据ESD信号产生开启信号；ESD泄放模块，用于接收开启信号，并根据开启信号泄放由ESD脉冲信号产生的静电电荷。本发明提供的电源钳位ESD保护电路及集成电路结构，通过设置探测模块检测满足触发模块工作的ESD信号，解决了瞬态探测型电源钳位电路易误触发，易发生latch up和静态探测型电源钳位电路漏电流较大的缺点，且具有结构简单，触发电压可以调节的优点。

Description

一种电源钳位ESD保护电路及集成电路结构
技术领域
本发明涉及电子电路技术领域，尤其涉及一种电源钳位保护电路及集成电路结构。
背景技术
随着集成电路的发展，集成电路的工艺尺寸越来越小，金属氧化物半导体电路的栅氧化层厚度越来越薄，电路的工作电压不断变低，使得集成电路对ESD的抵抗能力不断的下降，进而导致ESD对集成电路的损伤变得越来越显著，同时工艺尺寸的不断缩小也使得ESD电路设计窗口变得越来越小，这显著增加了ESD电路及其相应芯片设计的复杂度。
ESD电路作用表现在：在芯片正常工作时不对电路产生任何影响，而在ESD事件发生时迅速开启，使得大电流通过ESD电路迅速的泄放掉，同时将电源电压钳位到正常电压值以至于不会损害到集成电路上的其余电路。而电源钳位ESD电路作为ESD电路的进一步改进，在泄放静电电荷的同时，能够适应电源线上的噪声，以避免内部IC电路在正常工作时产生的噪声将电源钳位电路误触发。
目前，电源钳位ESD保护电路主要有静态探测型、瞬态探测型和混合探测型。其中静态探测型电源钳位ESD保护电路常采用二极管串作为ESD探测器件。该电路一个显著的缺点是漏电流较大，使得电路的功耗增加。瞬态探测型电源钳位ESD保护电路通过设置RC的值来检测ESD事件，由于ESD泄放器件的开启时间由RC的乘积决定，这使得电路的设计面积很大，同时电源上的噪声会误触发电路造成latch up。电源钳位ESD保护电路，性能效果则是介于静态探测型、瞬态探测型ESD保护电路的优缺点之间，且电路结构简单，且不会明显增加版图面积。
发明内容
本发明实施例提供一种电源钳位保护电路及集成电路，用以解决现有技术存在的上述缺陷。
一方面，本发明实施例提供一种电源钳位保护电路，包括：ESD检测模块、ESD触发模块和ESD泄放模块；其中，ESD检测模块，用于检测ESD脉冲信号，当ESD脉冲信号满足预设条件时，输出ESD信号；ESD触发模块，用于接收ESD信号，并根据ESD信号产生开启信号；ESD泄放模块，用于接收开启信号，并根据开启信号泄放由ESD脉冲信号产生的静电电荷。
另一方面，本发明实施例提供一种集成电路结构，该集成电路结构包括：多个电路模块，其中至少一个电路模块中具有上述电源钳位ESD保护电路，其余电路模块均具有ESD泄放模块。
本发明实施例提供的一种电源钳位保护电路及集成电路结构，通过设置探测模块检测满足触发模块工作的ESD信号，解决了瞬态探测型电源钳位电路易误触发，易发生latch up和静态探测型电源钳位电路漏电流较大的缺点，且具有结构简单，触发电压可以调节的优点。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的电源钳位ESD保护电路的结构示意图；
图2为本发明实施例提供的又一电源钳位ESD保护电路的结构示意图；
图3为本发明实施例提供的电源钳位ESD保护电路的TLP电流与TLP电压在不同的二极管的个数条件下的关系示意图；
图4为本发明实施例提供的电源钳位ESD保护电路的调节NMOS晶体管Mn2的宽度得到的TLP电流与TLP电压的关系示意图；
图5为本发明实施例提供的电源钳位ESD保护电路，在二极管串为一个二极管时，芯片电路快速上电过程中，节点A B C以及电源管脚VDD电压(VDD)、漏电电流随时间变化的示意图；
图6为本发明实施例提供的电源钳位ESD保护电路，在二极管串为一个二极管时，在芯片受ESD冲击过程中，节点A B C以及电源管脚VDD电压(VDD)、漏电电流随时间变化的示意图；
图7为本发明实施例提供的电源钳位ESD保护电路，在二极管串为两个个二极管时，芯片快速上电过程中，节点A B C以及电源管脚VDD电压(VDD)、漏电电流随时间变化的示意图；
图8为本发明实施例提供的电源钳位ESD保护电路，在二极管串为三个二极管时，芯片快速上电过程中，节点A B C以及电源管脚VDD电压(VDD)、漏电电流随时间变化的示意图；
图9为本发明实施例提供的电源钳位ESD保护电路，在DC扫描过程中，在不同电压下的漏电流的大小示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，本发明实施例提供电源钳位ESD保护电路，其特征在于，包括：ESD检测模块、ESD触发模块和ESD泄放模块；其中，ESD检测模块，用于检测ESD脉冲信号，当ESD脉冲信号满足预设条件时，输出ESD信号；ESD触发模块，用于接收所述ESD信号，并根据ESD信号产生开启信号；ESD泄放模块，用于接收开启信号，并根据所述开启信号泄放由所述ESD脉冲信号产生的静电电荷。
其中，ESD检测模块，与所述ESD触发模块和所述保护电路所在的芯片VDD电源线相连，用于根据探测到的脉冲的电压阈值和脉冲的上升时间来判定该脉冲是否满足ESD冲击的瞬态判定条件，若满足条件，则通过泄放器件开启信号模块产生泄放器件开启信号。
进一步地，所述ESD泄放模块，用于泄放由ESD脉冲信号带来的静电电荷。
本发明实施例提供的电源钳位保护电路通过设置探测模块检测满足触发模块工作的ESD信号，解决了瞬态探测型电源钳位电路易误触发，易发生latch up和静态探测型电源钳位电路漏电流较大的缺点，且具有结构简单，触发电压可以调节的优点。
基于上述实施例的内容，作为一种可选实施例，如图2所示，ESD检测模块包括：电阻R0、电容C0以及由至少一个二极管串联组成二极管串；所述电阻R0的一端连接电源电压端VDD，另一端连接所述二极管串的正极，所述二极管串的负极连接所述电容C0的一端，所述电容C0的另一端接地。
进一步地，ESD检测模块，用于当ESD脉冲信号的电压大于二极管串的导通电压，且在ESD脉冲信号的上升时间内电容C0不能及时充电，在二极管串的正负极间输出ESD信号。
其中，二极管串由至少一个二极管相串联构成，当二极管串的正负极间的电压大于导通电压时，所述二极管串则处于导通状态，当二极管串的正负极间的电压小于设定导通电压时，所述二极管串则处于断路状态。
进一步地，可以通过调整接入所述二极管串中的二极管的个数，以调整其总导通电压，从而可以调整所述预设条件。
其中，所述电容C0和电阻R0用于检测ESD脉冲信号的电压上升时间是否满足预设条件，只有当ESD脉冲信号的电压大于二极管串的导通电压，并且在当ESD脉冲信号电压上升时间段内，即产生ESD信号，进而ESD触发模块接收到该ESD信号，并根据所述ESD信号产生开启信号；最后，由ESD泄放模块根据开启信号泄放由所述ESD脉冲信号产生的静电电荷，完成对所述电源钳位ESD保护电路所在的电路芯片的保护。
本发明实施例提供的电源钳位ESD保护电路，通过设置电阻R0、电容C0以及由至少一个二极管串联组成二极管串，解决了电源钳位ESD保护电路易触发的弊端，同时通过调节二极管串的二极管数目，可以实现对所述电源钳位ESD保护电路触发电压的调节。
基于上述实施例的内容，作为一种可选实施例，本发明实施例提供的电源钳位ESD保护电路中，ESD触发模块包括：PMOS晶体管Mp1、PMOS晶体管Mp2、NMOS晶体管Mn1、NMOS晶体管Mn2和NMOS晶体管Mn3，其中Mp1、Mp2、Mn1及Mn2共同组成一个二输入或非门。
其中，PMOS晶体管Mp1的源极连接电源电压端VDD，PMOS晶体管Mp1的栅极连接二极管串的负极和NMOS晶体管Mn1的栅极，PMOS晶体管Mp1的漏极连接PMOS晶体管Mp2的源极，PMOS晶体管Mp2的栅极连接二极管串的正极，PMOS晶体管Mp2的漏极连接NMOS晶体管Mn1的漏极和NMOS晶体管Mn2的漏极，NMOS晶体管Mn1的源极和NMOS晶体管Mn2的源极接地，NMOS晶体管Mn2的栅极连接所述二极管串的负极。
基于上述实施例的内容，作为一种可选实施例，本发明实施例提供的电源钳位ESD保护电路中，由于ESD信号包括两部分：一部分是由于ESD上升时间很短，电容C0来不及充电使得输出电压为低电压；另一部分是由于ESD脉冲电压较高达到二极管串的导通电压使该二极管串处于低电阻状态，其正极输出电压为低电位，从而，开启PMOS晶体管Mp1和PMOS晶体管Mp2，此时关断了NMOS晶体管Mn1和NMOS晶体管Mn2，同时，在所述PMOS晶体管Mp2的漏极、所述NMOS晶体管Mn2的漏极和所述NMOS晶体管Mn2的漏极的交点处产生出开启信号。进一步地，该开启信号触发ESD泄放模块泄放由ESD脉冲信号产生的静电电荷。
基于上述实施例的内容，作为一种可选实施例，ESD触发模块还包括：NMOS晶体管Mn3，所述晶体管Mn3的源极接地，其栅极连接PMOS晶体管Mp2的漏极、NMOS晶体管Mn1的漏极和NMOS晶体管Mn2的漏极，该晶体管Mn3的漏极连接二极管串的负极、PMOS晶体管Mp1的栅极和NMOS晶体管Mn1的栅极。
需要说明的是：由于电容C0充电完成后会将节点A拉高到高电位，这会影响所述泄放模块所接收的开启信号，使所述泄放模块关断，并最终造成电荷泄放不彻底，以至于残余电荷仍会对内部芯片电路造成影响。在本发明实施例中，在所述电源钳位ESD保护电路中，NMOS晶体管Mn3为反馈晶体管，其作用为：维持所述ESD泄放模块的开启状态，使其不受电容C0的充电的影响。
基于上述实施例的内容，作为一种可选实施例，本发明实施例不对ESD泄放模块的选择作具体限定，可以为：场效应晶体管BigFET；该场效应晶体管BigFET的栅极连接PMOS晶体管Mp2的漏极、NMOS晶体管Mn2的漏极和NMOS晶体管Mn3的源极，该场效应晶体管BigFET的漏极连接所述电源电压端VDD，该场效应晶体管BigFET的源极接地。
进一步地，由于电容C0充电完成后，会将节点A的电势拉高到高电位，从而，使得ESD泄放模块103的NMOS晶体管BigFET关断，最终造成电荷泄放不彻底以至于残余电荷仍会对内部芯片电路造成影响。但，在本发明实施例是提供的电源钳位ESD保护电路中增加反馈晶体管Mn3，该反馈晶体管Mn3作用是：将ESD泄放模块103的NMOS晶体管BigFET开启状态维持住，使其不受电容C0的充电的影响。
进一步地，本发明实施例提供的电源钳位ESD保护电路中，NMOS晶体管Mn2的尺寸会影响钳位电路的开启电压，NMOS晶体管Mn2的宽度越大，越容易将NMOS晶体管BigFET栅极电位拉低，使其变得不容易开启，因此需要更大的脉冲值。这样便可以通过调节NMOS晶体管Mn2的宽度来实现对钳位电路的触发电压的调节。需要提出的是，NMOS晶体管Mn2还有一个作用是在电路芯片正常上电时，需要及时被导通使得NMOS晶体管BigFET及时关断。
本发明实施例提供的电源钳位ESD保护电路，通过调节二极管串中二极管的数目或者调整NMOS晶体管Mn2的尺寸，可以实现对触发电压和保持电压的调节，这大大增加了设计的灵活性。
进一步地，图3本发明实施例提供的电源钳位ESD保护电路的TLP电流与TLP电压在不同的二极管的个数条件下的关系示意图，如图3所示，TLP测试激励的脉冲上升时间被设置为2ns，脉冲宽度为100ns。由图3可知TLP电流与TLP电压的关系曲线呈现明显的snapback特性，且随着二极管串中二极管数目的增加其触发电压随之增加，保持电压也随之增加。可以明显看出其触发电压增加值并不是二极管的导通阈值电压，其原因是在TLP电压升高时会使得NMOS晶体管Mn2变得容易开启，这样造成NMOS晶体管BigFET开启电压增加。从而验证了：NMOS晶体管Mn2的尺寸会影响钳位电路的开启电压，NMOS晶体管Mn2的宽度越大，越容易将NMOS晶体管BigFET栅极电位拉低，使其变得不容易开启，因此需要更大的脉冲值。从而，本发明实施例提供的电源钳位ESD保护电路，可以通过调节NMOS晶体管Mn2的宽度来实现对钳位电路的触发电压的调节。
进一步地，图4为本发明实施例提供的电源钳位ESD保护电路的调节NMOS晶体管Mn2的宽度得到的TLP电流与TLP电压的关系示意图，如图4所示，进一步验证了：NMOS晶体管Mn2的尺寸会影响钳位电路的开启电压，NMOS晶体管Mn2的宽度越大，越容易将NMOS晶体管BigFET栅极电位拉低，使其变得不容易开启，因此需要更大的脉冲值。这样便可以通过调节NMOS晶体管Mn2的宽度来实现对钳位电路的触发电压的调节。
进一步地，图5、图7和图8均为芯片电路快速上电过程中，当二极管串中的二极管的数目分别为1个、2个和3个时，如图2所示ESD保护电路中，节点A、B、C以及电源管脚VDD电压(VDD)、漏电电流随时间变化的示意图；对比图5、图7和图8可获得：在芯片快速上电过程中，本发明实施例所提供的电源钳位ESD保护电路可以及时关断NMOS晶体管BigFET，且其漏电只发生在脉冲上升沿的短暂时间并且随着二极管数目增加，并且其漏电基本维持在一个确定的数量范围。
进一步地，图6为本发明实施例提供的电源钳位ESD保护电路，在二极管串为一个二极管时，在芯片受ESD冲击过程中，节点A B C以及电源管脚VDD电压(VDD)、漏电电流随时间变化的示意图，如图6所示，在如图2所示的ESD保护电路中，当电源管脚VDD受到ESD冲击时，节点A节点C的电压迅速下降，使得节点B的电压升高，本发明实施例所提供的电源钳位ESD保护电路能够迅速开启NMOS晶体管BigFET泄放ESD电荷，使得电源管脚VDD上电压降低，从而达到保护电路芯片的目的。
图9为本发明实施例提供的电源钳位ESD保护电路，在DC扫描过程中，在不同电压下的漏电流的大小示意图，如图9所示，本发明实施例所提供的电源钳位ESD保护电路，在DC扫描过程中，其在正常工作电压下的漏电基本维持在Na量级,等同于瞬态触发型电压钳位ESD保护电路，远小于静态触发型ESD保护电路。
综上所述，图3-图9充分验证了本发明实施例提供的电源钳位ESD保护电路，一方面，能够通过检测ESD脉冲的电压阈值和ESD的上升时间信号，当两个信号同时满足时才会产生泄放器件的开启信号，这大大增加了钳位电路对高频噪声和快速上电的高免疫力。同时在正常上电时还可以保持很低的漏电，使该电路的功耗极低；另一方面，通过调节二极管串中的二极管的数目以及调整NMOS晶体管Mn2的尺寸，可以实现对触发电压和保持电压的调节，这大大增加了设计的灵活性。
作为一种可选实施例，本发明实施例还提供一种集成电路结构，包括多个电路模块，其中至少一个电路模块中具有上述实施例中的任一电源钳位ESD保护电路，其余电路模块均具有ESD泄放模块。
进一步的，本发明实施例所提供的集成电路结构的可以是基于体硅工艺或者FD-SOI工艺。
本发明实施例提供的集成电路结构，通过设置电源钳位ESD保护电路，该保护电路的探测模块检测满足触发模块工作的ESD信号，解决了瞬态探测型电源钳位电路易误触发，易发生latch up和静态探测型电源钳位电路漏电流较大的缺点，且具有结构简单，触发电压可以调节的优点，进而使本发明实施例所提供的集成芯片使得大电流通过ESD保护电路迅速的泄放掉，同时将电源电压钳位到正常电压值以至于不会损害到集成芯片上的其余电路，是集成芯片的工作状况更稳定。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (9)

1.一种电源钳位ESD保护电路，其特征在于，包括：ESD检测模块、ESD触发模块和ESD泄放模块；其中，
所述ESD检测模块，用于检测ESD脉冲信号，当所述ESD脉冲信号满足预设条件时，输出ESD信号；
所述ESD触发模块，用于接收所述ESD信号，并根据所述ESD信号产生开启信号；
所述ESD泄放模块，用于接收开启信号，并根据所述开启信号泄放由所述ESD脉冲信号产生的静电电荷。
2.根据权利要求1所述的电源钳位ESD保护电路，其特征在于，
所述ESD检测模块包括：电阻R0、电容C0以及由至少一个二极管串联组成二极管串；所述电阻R0的一端连接电源电压端VDD，另一端连接所述二极管串的正极，所述二极管串的负极连接所述电容C0的一端，所述电容C0的另一端接地。
3.根据权利要求2所述的电源钳位ESD保护电路，其特征在于，
所述ESD检测模块，用于当所述ESD脉冲信号的电压大于所述二极管串的导通电压，且在所述ESD脉冲信号的上升时间内所述电容C0不能及时充电，在所述二极管串的正负极间输出所述ESD信号。
4.根据权利要求2所述的电源钳位ESD保护电路，其特征在于，
所述ESD触发模块包括：PMOS晶体管Mp1、PMOS晶体管Mp2、NMOS晶体管Mn1、NMOS晶体管Mn2和NMOS晶体管Mn3，其中Mp1、Mp2、Mn1及Mn2共同组成一个二输入或非门，所述晶体管Mn3为反馈晶体管；
其中，所述PMOS晶体管Mp1的源极连接所述电源电压端VDD，所述PMOS晶体管Mp1的栅极连接所述二极管串的负极和所述NMOS晶体管Mn1的栅极，所述PMOS晶体管Mp1的漏极连接所述PMOS晶体管Mp2的源极，所述PMOS晶体管Mp2的栅极连接所述二极管串的正极，所述PMOS晶体管Mp2的漏极连接所述NMOS晶体管Mn1的漏极和所述NMOS晶体管Mn2的漏极，所述NMOS晶体管Mn1的源极和所述NMOS晶体管Mn2的源极接地，所述NMOS晶体管Mn2的栅极连接所述二极管串的正极。
5.根据权利要求4所述的电源钳位ESD保护电路，其特征在于，所述ESD检测模块根据所述二极管串的正负极间输出的所述ESD信号，开启所述PMOS晶体管Mp1和PMOS晶体管Mp2，且关断所述NMOS晶体管Mn1和NMOS晶体管Mn2，并在所述PMOS晶体管Mp2的漏极、所述NMOS晶体管Mn2的漏极和所述NMOS晶体管Mn2的漏极的交点处产生所述开启信号。
6.根据权利要求4所述的电源钳位ESD保护电路，其特征在于，所述ESD触发模块还包括：NMOS晶体管Mn3；
所述晶体管Mn3的源极接地，所述晶体管Mn3的栅极连接所述PMOS晶体管Mp2的漏极、所述NMOS晶体管Mn1的漏极和所述NMOS晶体管Mn2的漏极，所述晶体管Mn3的漏极连接所述二极管串的负极、所述PMOS晶体管Mp1的栅极和所述NMOS晶体管Mn1的栅极。
7.根据权利要求4所述的电源钳位ESD保护电路，其特征在于，所述ESD泄放模块包括：场效应晶体管BigFET；
所述场效应晶体管BigFET的栅极连接所述PMOS晶体管Mp2的漏极、所述NMOS晶体管Mn2的漏极和所述NMOS晶体管Mn2的漏极，所述场效应晶体管BigFET的漏极连接所述电源电压端VDD，所述场效应晶体管BigFET的源极接地。
8.一种集成电路结构，其特征在于，包括多个电路模块，其中至少一个电路模块中具有如权利要求1-7任一所述的电源钳位ESD保护电路，其余电路模块均具有ESD泄放模块。
9.根据权利要求8所述的集成电路结构，其特征在于，所述集成电路的适用工艺为：体硅工艺或者FD-SOI工艺。
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