CN105720968A - 抗静电储能电路 - Google Patents
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Abstract
本发明公开抗静电储能电路,该电路包括电源输入端、接地端、第一MOS管和第二MOS管,所述第一MOS管和第二MOS管分别包括第一电极、第二电极和控制导通\截止的第三电极,所述第一MOS管的第一电极连接电源输入端,所述第一MOS管的第二电极连接所述第二MOS管的第三电极,所述第一MOS管的第三电极连接所述第二MOS管的第二电极,所述第二MOS管的第一电极连接接地端;本发明所述的一种抗静电储能电路是采用一对互补的NMOS管和PMOS管组成的CMOS电路,其中将PMOS管的漏极连接NMOS管的栅极,所述PMOS管的栅极连接NMOS管的漏极,采用此连接方式可以防止在静电释放时击穿集成电路。
Description
技术领域
本发明属于集成电路中的储能电路技术领域,尤其是涉及一种抗静电储能电路。
背景技术
随着集成电路的广泛使用,为了提高集成电路的稳定性,设计人员会在电路上设置具有储能功能的电容,由于电容的工作性能没有MOS管的功能良好,目前的设计人员常常采用一对互补配合的MOS管储存电能,电路中的两个MOS管的栅极分别与电源的输入、接地端连接;该电路在静电释放测试或者使用过程中遇到静电的时候,会造成电路的击穿,影响集成电路的使用。
发明内容
为解决现有技术中存在的不足问题,本发明提供一种抗静电储能电路,该电路是采用一对互补的NMOS管和PMOS管组成的CMOS电路,其中NMOS管和PMOS管采用栅极未与电路电源的输入和输出相连接的方式连接,该电路不仅可以满足储存电能的要求,而且还能够满足静电释放测试时不损坏集成电路的要求。
一种抗静电储能电路,包括电源输入端、接地端、第一MOS管和第二MOS管,所述第一MOS管和第二MOS管分别包括第一电极、第二电极和控制导通\截止的第三电极,所述第一MOS管的第一电极连接电源输入端,所述第一MOS管的第二电极连接所述第二MOS管的第三电极,所述第一MOS管的第三电极连接所述第二MOS管的第二电极,所述第二MOS管的第一电极连接接地端。
优选的,第一MOS管是PMOS管,第一MOS管的第一电极对应PMOS管源极、
第一MOS管的第二电极对应PMOS管漏极,第一MOS管的第三电极对应PMOS管的栅极;第二MOS管是NMOS管,第二MOS管的第一电极对应NMOS管源极、第二MOS管的第二电极对应NMOS管漏极,第二MOS管的第三电极对应NMOS管的栅极。
本发明所述的一种抗静电储能电路是采用一对互补的NMOS管和PMOS管组成的CMOS电路,其中将PMOS管的漏极连接NMOS管的栅极,所述PMOS管的栅极连接NMOS管的漏极,采用此连接方式可以防止在静电释放时击穿集成电路。
附图说明
图1是本发明背景技术中提到了CMOS管储能电路;
图2是本发明一种抗静电储能电路示意图。
具体实施方式
下面结合附图,对本申请方案作进一步描述:
图1是目前常见的集成电路中的储能CMOS电路,该电路包括PMOS管N1和NMOS管N2;其中PMOS管N1的栅极13与电源的负极Vss连接、源极11和漏极12与电源的输入端Vcc连接,NMOS管N2的栅极23与电源的输入端Vcc连接、源极11和漏极12与接地端Vss连接,当对集成电路板进行静电释放测试时,由于电流过大会击穿电路板,造成集成电路的损坏。
图2是本发明所述的抗静电储能电路,包括电源输入端Vcc和电源输
出端Vss、第一MOS管N3和第二MOS管N4,第一MOS管N3包括第一电极31、第二电极32和控制导通\截止的第三电极33,第二MOS管N4包括第一电极41、第二电极42和控制导通\截止的第三电极43;其中第一MOS管N3是PMOS管,PMOS管N3的第一电极31是源极、第二电极32是漏极、第三电极33是栅极;第二MOS管N4是NMOS管,NMOS管N4的第一电极41是源极、第二电极42是漏极、第三电极43是栅极;PMOS管N3的第一电极31连接电源输入端,PMOS管N3的第二电极32连接NMOS管N4的第三电极43,PMOS管N3的第三电极33连接NMOS管N4的第二电极42,NMOS管N4的第一电极41连接电源的输出端Vss。
本实施例中的一种抗静电储能电路是采用一对互补的NMOS管和PMOS管组成的CMOS电路,其中将PMOS管的漏极连接NMOS管的栅极,所述PMOS管的栅极连接NMOS管的漏极,采用此连接方式可以防止在静电释放时击穿集成电路。
上述优选实施方式应视为本申请方案实施方式的举例说明,凡与本申请方案雷同、近似或以此为基础作出的技术推演、替换、改进等,均应视为本专利的保护范围。
Claims (2)
1.一种抗静电储能电路,包括电源输入端、接地端、第一MOS管和第二MOS管,其特征在于:所述第一MOS管和第二MOS管分别包括第一电极、第二电极和控制导通\截止的第三电极;所述第一MOS管的第一电极连接电源输入端,所述第一MOS管的第二电极连接所述第二MOS管的第三电极,所述第一MOS管的第三电极连接所述第二MOS管的第二电极,所述第二MOS管的第一电极连接接地端。
2.根据权利要求1所述的一种抗静电储能电路,其特征在于:第一MOS
管是PMOS管,第一MOS管的第一电极对应PMOS管源极、第一MOS管的第二电极对应PMOS管漏极,第一MOS管的第三电极对应PMOS管的栅极;第二MOS
管是NMOS管,第二MOS管的第一电极对应NMOS管源极、第二MOS管的第二电极对应NMOS管漏极,第二MOS管的第三电极对应NMOS管的栅极。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011015111A (ja) * | 2009-07-01 | 2011-01-20 | Seiko Epson Corp | 入出力インターフェース回路、集積回路装置および電子機器 |
CN103036552A (zh) * | 2011-10-03 | 2013-04-10 | 天钰科技股份有限公司 | 静电侦测电路 |
CN103840443A (zh) * | 2012-11-20 | 2014-06-04 | 无锡华润上华半导体有限公司 | 一种电源保护电路及其芯片 |
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20160629 |
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RJ01 | Rejection of invention patent application after publication |