JP2008533824A - 電源電圧を超える入力のサンプリングを可能にするブートストラップ回路 - Google Patents

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Abstract

電源電圧を超えるサンプリング入力を可能にするブートストラップ回路であって、入力ノードと出力ノードとの間に結合するブートストラップ・スイッチ(MN20)と、ブートストラップ・スイッチの制御ノードに結合する第1の端子を有する第1のトランジスタ(MP13)と、第1のトランジスタの第2の端子に結合する第1の端子を有するクロック・ブートストラップ・コンデンサ(C13)と、第1のトランジスタの第1の端子と電源ノードとの間に結合し、そして第1のクロック信号ノードPHIに結合する制御ノードを有する第2のトランジスタ(MN27)と、第1のトランジスタの第2の端子と電源ノードとの間に結合する第3のトランジスタ(MN26)と、第3のトランジスタの制御ノードに結合する第1の出力を有するチャージ・ポンプと、クロック・ブートストラップ・コンデンサの第2の端子に結合する第1の出力を有するレベル・シフタと、電源ノードと第1のトランジスタの制御ノードとの間に結合し、そしてチャージ・ポンプの第2の出力に結合する制御ノードを有する第4のトランジスタ(MN25)と、レベル・シフタの第2の出力と第1のトランジスタの制御ノードとの間に結合するコンデンサと、ブートストラップ・スイッチの制御ノードと共通ノードとの間に結合する第5のトランジスタ(MN28)とを含む。

Description

本発明は電子回路に関するものであって、特に、電源電圧を超える入力のサンプリングを可能にするブートストラップ回路に関するものである。

高集積度の電力管理応用は、電源電圧を超える大きさの電圧量を測定する能力を必要とすることが多い。その主な理由は、できるだけ低い電源電圧で電力管理ICを走らせ、しかも時には電池電圧をかなり超える周辺からの量をサンプリングしまた測定する能力を保持することにより、効率を最大にするという基本的なニーズがあるからである。
現在の高集積度の電力管理応用では、オン・チップおよびオフ・チップの電圧量を監視するために、通常、低電力の逐次近似レジスタ(SAR)アナログ・ディジタル変換器(ADC)を用いる。オン・チップADCの範囲を広げて電源の値より大きな電圧入力をサンプリングするというニーズはしばしば起こる。ADCは、できるだけ低い電池電圧で動作し、しかも電源範囲を超える入力をサンプリングする能力を保持しなければならない。

ADC応用でこれまで最も広く用いられてきたブートストラップ回路を図1に示す。図1の回路は、トランジスタMN1−MN10、MP1、MP2と、インバータINVと、コンデンサC1、C2、C3と、入力ノードINと、出力ノードOUTと、クロック信号ノードPHI、PHIZと、電源電圧Vddとを含む。端子OUTに接続するNMOSトランジスタMN1はブートストラップ・スイッチである。サンプリング・コンデンサ(図示しない)が端子OUTと接地との間を接続する。この回路はパイプラインADC変換器において、変換器のフロント・エンドのトラック・ホールド回路の帯域幅を広げるために広く用いられている。多くのパイプラインADC変換器は一般に、チップの電源範囲内に十分収まる比較的小さくて完全に差動的な範囲を有する。そのため、図1に示す従来のスイッチは問題なく動作する。

図1の回路は次のように動作する。まず、トランジスタMN8、MN9と、コンデンサC1、C2と、インバータINVとで形成するチャージ・ポンプを考える。これは次のように動作する。まず、コンデンサC1およびC2にかかる電圧はゼロとする。クロック信号PHIZがハイになると、コンデンサC1のトップ・プレートの電圧は上昇して電源電圧VDDになる。この状態でコンデンサC2およびC3のボトム・プレートは接地されるので、これらのコンデンサはトップ・プレートの電圧がVDD−VTN(VTNはNMOSトランジスタMN9およびMN10のしきい値電圧)まで充電される。クロック信号PHIZがローになると、コンデンサC2のトップ・プレートは電圧VDDよりかなり高くなり(すなわち、正確には2VDD−VTN)、コンデンサC1はスイッチMN8を通して充電されてVDDになる。次の段階でPHIZが再びハイになると、コンデンサC1はVDDに充電されているので、コンデンサC1のトップ・プレートは2VDD(電圧VDDの2倍)になり、コンデンサC2およびC3は完全に充電されてVDDになる。定常状態では、コンデンサC1、C2、C3は充電されてVDDになり、またコンデンサC1およびC2のトップ・プレートの電圧はVDDと2VDDとの間で変わる。従来のブートストラップ・スイッチは少なくとも1クロック期間の後にその定常状態に達する。

全てのコンデンサが充電されてVDDになったと仮定すると、ブートストラップ・スイッチは次のように動作する。PHIZがハイになると、コンデンサC1のボトム・プレートは接地されてスイッチMN10はオンになるので、コンデンサC3は充電されてVDDになる。スイッチMP2もオンになり、トランジスタMP1のゲートを駆動してVDDにするのでトランジスタMP1はオフになり、最終的にMN6はオンになり、そして主スイッチMN1のゲート端子は接地される。そのゲート端子が接地されるので、トランジスタMN3、MN2、MN1はオフになる。この段階中は、スイッチMN1は入力ノードINを出力ノードOUTから切り離し、コンデンサC3を充電してVDDにする。PHIZがローになると、トランジスタMN6はオフなので、MN1のゲート端子は高インピーダンスになる。

最初、コンデンサC3のボトム・プレートは浮遊するが、スイッチMN4がコンデンサC3をトランジスタMP1のゲートとソースとの間に接続するためにこのトランジスタはすぐオンになり、コンデンサC3に蓄積された電荷は主スイッチMN1のゲート端子に流れ始める。スイッチMN1のゲート電圧が上昇するとMN2はオンになり、コンデンサC3のボトム・プレートは入力電圧VINに向かい、このためにコンデンサC3のトップ・プレートは電圧VDD+VINに押し上げられる。最終的にこの電圧はトランジスタMN1のゲートに現われ、その結果トランジスタMN1は完全にオンになって、入力端子INと出力端子OUTとを接続する。トランジスタMN2は完全にオンになって、入出力端子INとコンデンサC3のボトム端子とを接続し、またトランジスタMN3は完全にオンになって、トランジスタMP1のゲートを駆動して入力電圧レベルにする。

これらの4個のスイッチMN1、MN2、MN3、MP1の全てのゲート・ソース間電圧はVDDに等しい。素子の信頼性についての重要な詳細は次の通りである。MP1のゲート端子を接地することによりブートストラップ・スイッチをオンにすることはできるが、入力信号がVDDに等しい場合は、トランジスタMP1のゲートとソースの間の電位差は2VDDになる。このため、この段階でブートストラップ・スイッチMN1はオンになり、トランジスタMP1のゲート電圧はスイッチMN3を通して入力信号と等しくなるので、トランジスタMP1のゲート・ソース間電圧はVDD内に制限される。したがって信頼性は高い。このスイッチの主な問題は、その端子の両端に表れる最大電圧を制限してMP1を保護するようにする設計である。

図1の従来のスイッチは入力信号レベルが電源の範囲内の場合はうまく動作するが、入力信号が電源電圧を越えるときは使えない。その理由は次の通りである。スイッチがオンのとき、トランジスタMP1のゲートに入力電圧が現われる。前に述べたように、これはこの素子のゲート・ソース間電圧をVDDに制限するために必要である。スイッチMP2はPMOSトランジスタなので、そのドレイン電圧が電源電圧を超えると(入力信号がVDDより高いために)、この素子の寄生ドレイン・基板間ダイオードが順方向にバイアスされるためにトランジスタMN2およびMN3とトランジスタMP2の寄生ボディ・ダイオードとにより形成される経路を通って大きな電流が流れる。この電流路のために、入力信号レベルが電源電圧を超える応用では従来のブートストラップ・スイッチが使えない。ここで活動化されるボディ・ダイオードは、図2に示すように、トランジスタMP2のドレインDとトランジスタMP2のバルクBとの間に形成されるダイオードである。図2に示すトランジスタMP2の断面はp型の領域pと,n型の領域nと,ドレインDと、ゲートGと、ソースSと、バルクBとを含む。

電源電圧を超えるサンプリング入力を可能にするブートストラップ回路は、入力ノードと出力ノードとの間に結合するブートストラップ・スイッチと、ブートストラップ・スイッチの制御ノードに結合する第1の端子を有する第1のトランジスタと、第1のトランジスタの第2の端子に結合する第1の端子を有するクロック・ブートストラップ・コンデンサと、第1のトランジスタの第1の端子と電源ノードとの間に結合し、また第1のクロック信号ノードに結合する制御ノードを有する第2のトランジスタと、第1のトランジスタの第2の端子と電源ノードとの間に結合する第3のトランジスタと、第3のトランジスタの制御ノードに結合する第1の出力を有するチャージ・ポンプと、クロック・ブートストラップ・コンデンサの第2の端子に結合する第1の出力を有するレベル・シフタと、電源ノードと第1のトランジスタの制御ノードとの間に結合し、またチャージ・ポンプの第2の出力に結合する制御ノードを有する第4のトランジスタと、レベル・シフタの第2の出力と第1のトランジスタの制御ノードとの間に結合するコンデンサと、ブートストラップ・スイッチの制御ノードと共通ノードとの間に結合する第5のトランジスタとを含む。

本発明に係るブートストラップ回路により、チップ電源電圧より大きな入力信号を最小の電力消費オーバーヘッドで正確にサンプリングすることができる。ブートストラップ・スイッチにより、電源電圧を超えるまで低電力SAR ADCの範囲を拡張してダイナミック・レンジを広げ、同時に電力消費を最小にすることができる。これは、多重チャネルSAR ADCを用いて、時には電源電圧をかなり超えるオフ・チップ電圧量を測定する高集積度の電力管理応用に非常に有用である。従来のブートストラップ・スイッチを用いて電源電圧より大きな電圧入力をサンプリングすると、入力が電源電圧を超えるに従って順方向にバイアスされる寄生ボディ・ダイオードのために必ず大きな電力損失を生じる。この解決方法は製作の費用効果があり、標準のブートストラップ・スイッチに比べて大きなストレスを素子に与えることがない。

本発明では電力消費が最小になる。なぜならスイッチは静的電力を消費せず、また入力電圧が電源電圧を超えるとオンになる寄生ボディ・ダイオードがないからである。従来のブートストラップ・スイッチは、ドレイン・バルク間のボディ・ダイオード接合を流れる大きな電流が災いして、電源電圧を超える入力信号をサンプリングするのに用いることができない。

本発明に係るブートストラップ・スイッチは電力消費が非常に小さい。なぜなら、スイッチを動作状態に保つのに静的電流が必要でないからである。更に、スイッチ内の全てのボディ・ダイオード接合は、電源電圧より大きな電圧を含む全入力電圧範囲で逆にバイアスされる。従来のブートストラップ・スイッチ(例えば、パイプラインADC変換器に用いられるタイプ)は、電源電圧より大きな入力信号が入ると順方向にバイアスされるボディ・ダイオード接合が災いする。

図3は本発明に係る好ましい実施の形態のブートストラップ・スイッチを示す。図3の回路は、NMOSトランジスタMN20−MN30と、PMOSトランジスタMP11、MP12、MP13と、コンデンサC11−C14と、電源ノードVddと、入力ノードINと、クロック信号PHIおよびPHIZと、出力ノードOUTとを含む。ブートストラップ・スイッチは出力ノードOUTに接続するNMOSトランジスタMN20である。クロック信号PHIZはクロック信号PHIの反転である。コンデンサC13はクロック・ブートストラップ・コンデンサである。トランジスタMN23およびMN24とコンデンサC11およびC12とはチャージ・ポンプを形成する。

トランジスタMP11、MP12、MN21、MN22、MN29、MN30は単一レベル・シフタを形成する。このレベル・シフタは、異なる電源レベルを有するディジタル・ブロックに論理信号を伝える必要があるときにディジタル設計で用いられる。差分論理信号PHIおよびPHIZをトランジスタMN30およびMN29に与えると、PMOSトランジスタMP11およびMP12により生成される正帰還によりノードN2とN3の一方が接地され、他方が入力電圧レベルVinになる。トランジスタMN21およびMN22は、入力信号レベルが非常に低い(トランジスタMP11およびMP12のしきい値電圧に近いか等しい)ときにこの挙動を保証するために用いられる。入力信号が低い場合は、トランジスタMP11およびMP12がレベル・シフタの状態を切り換えることができるだけの十分なゲートのオーバードライブがない。この場合は、クロック信号で駆動されるトランジスタMN21またはMN22がスイッチとして働き、該当する出力ノードが入力電圧になるように駆動する。準安定状態を防ぐため、トランジスタMN29およびMN30はトランジスタMP11およびMP12よりはるかに強く設計しなければならない。このレベル・シフタは、段階が変るたびにノードN2とN3が接地とVinに交互に変わるように動作する。

1クロック・サイクルが過ぎるとスイッチはその定常状態の動作に達する。これは従来のスイッチがその定常状態に達するのにかかるサイクル数と同じである。この第1のクロック・サイクルが過ぎた後、コンデンサC11、C12、C13、C14は初期状態である電源電圧VDDになってよい。

図3の動作の記述は上に述べた初期状態で、クロックPHIがローのときに始まる。回路内の全ての素子および全てのノードの状態は、クロック信号PHIがローからハイに移行する直前に特定される必要がある。次に同じことを、クロック信号PHIがハイからローに移行する直前に行わなければならない。以下の概要は、これらの2つの場合のそれぞれにおける回路の状態を記録する。

信号PHIがローのとき、
トランジスタMN29はオンに、トランジスタMN30はオフになる。
コンデンサC13のボトム・プレートは接地される。
コンデンサC11のボトム・プレートが電圧VDDなのでノードN5は電源電圧VDDの2倍になる。
したがって、トランジスタMN26はオンになり、ノードN7のコンデンサC13のトップ・プレートは充電されて電圧VDDになる。
ノードN4は電圧VDDであり、コンデンサC12のボトム・プレートは接地される。
トランジスタMN27はオフ、トランジスタMN24はオン、トランジスタMN23はオフである。
トランジスタMN28はオンで、ブートストラップNMOSスイッチMN20は接地される。

ノードN5が電圧VDDの2倍になっているのでコンデンサC12のトップ・プレートは充電されて電圧VDDになる。
コンデンサC14のボトム・プレートが電圧VINになるのでノードN6はVDD+VINになる。
トランジスタMN25はオフであり、オンになるボディ・ダイオードはない。なぜなら、ノードN6(トランジスタMN25のドレイン)の電圧がそのソースおよびそのバルクのどちらよりも高いからである。
トランジスタMP13はオフである。なぜなら、そのゲート(ノードN6)の電圧はVDD+VINであり、そのソース(ノードN7)の電圧はVDDだからである(トランジスタMP13のゲート・ソース間電圧(Vgs)の降伏電圧は入力電圧VINより低くなければならない)。トランジスタMP13のドレインがゼロなので、やはりオンのボディ・ダイオードはない。
入力電圧VINがローの場合は、トランジスタMN21はトランジスタMP11の仕事を行い、コンデンサC14のボトム・プレートを充電して入力電圧VINにする。

PHIがハイのとき、
トランジスタMN30はオンに、トランジスタMN29はオフになる。
その結果コンデンサC13のボトム・プレートは入力電圧VINになる。
コンデンサC12のボトム・プレートの電圧はVDDになるので、ノードN4は電源電圧VDDの2倍になる。
ノードN5は電圧VDDであり、コンデンサC11のボトム・プレートは接地される。
トランジスタMN23はオンで、トランジスタMN24はオフである。
トランジスタMN25はオンで、コンデンサC14のトップ・プレートの電圧は充電されてVDDになる。

トランジスタMN28はオフなので、ブートストラップ・スイッチを駆動するノード(ノードN1)は解放される。
コンデンサC13のボトム・プレートの電圧はVINになるので、ノードN7の電圧はVDD+VINになる。
トランジスタMN26はオフであり、オンになるボディ・ダイオードはない。なぜなら、ノードN7(トランジスタMN26のドレイン)の電圧がそのソースおよびそのバルクのどちらよりも高いからである。
トランジスタMN27はノードN1の電圧を充電してVDD−Vtn(VtnはNMOSトランジスタのしきい値電圧)にしようとする。トランジスタMN27はオンであるが、ノードN1の電圧がVDD−Vtnに達するまでは逆向き(すなわち、ソースからドレイン)にだけ導通する。

トランジスタMP13はオンである。なぜなら、そのゲート(ノードN6)の電圧はVDDであるが、そのソース(ノードN7)の電圧はVDD+VINだからである。したがって、MP13の電圧Vgsは電圧VINに等しい。これによりノードN1とN7とは短絡して、その値はトランジスタMP13のしきい値電圧Vtより大きい全ての入力電圧VINの値においてVDD+VINである。
ノードN1の電圧がVDDより高い電圧になる場合(すなわち、トランジスタMP13がオンの場合)は、トランジスタMN27はオフになり、オンになるボディ・ダイオードはない。
トランジスタMP13のVgs(これは電圧VDD−(VDD+VIN)=VINに等しい)がMP13をオンにするのに十分でない(電圧VINという低い値)場合でも、トランジスタMN27はやはりノードN1を充電して電圧VDD−Vtにする。

上記から、ブートストラップ・スイッチの電圧Vgsは少なくともVDD−2Vt(2Vtはしきい値電圧の2倍)に等しいことが分かる。この状態は、入力電圧VINがトランジスタMP13のしきい値電圧Vtよりやや低いときに起こる。最悪の場合はブートストラップ・スイッチのゲート電圧はVDD-Vtでありまた電圧VINはVtなので、最悪の場合のVgsは少なくとも電圧VDD−2Vtである。信号PHIがハイのときは、これはブートストラップ・スイッチをオンにするのに十分である。VINの値がトランジスタMP13のVtより大きい場合は、ブートストラップ・スイッチの電圧Vgsは常にVDDである。また、入力電圧VINの全範囲において活動化されるボディ・ダイオードはないことと、スイッチが状態を変えるときも回路内の容量ノードを充電および放電するときもこのスイッチ内のエネルギー損失はショートスルー電流に限定されることが分かる。

図3の回路は、電源電圧より高い入力電圧において最小の電力損失で切り換えることができる強固なスイッチである。更に、この回路は信頼性が高く、また従来のブートストラップ回路内のストレスに比べて素子のゲート酸化物に悪いストレス状態を与えない。

本発明について例示の実施の形態を参照して説明したが、この説明は制限するものではない。例示の実施の形態の種々の変更および組合せや本発明の他の実施の形態は、この説明を参照すれば当業者に明らかである。したがって、本発明のクレームはかかる変更および組合せを全て含むものである。

従来のブートストラップ回路の回路図である。 図1に示すトランジスタの断面である。 本発明に係る好ましい実施の形態のブートストラップ回路の回路図である。

Claims (12)

  1. 電源電圧を超える入力のサンプリングを可能にするブートストラップ回路であって、
    入力ノードと出力ノードとの間に結合するブートストラップ・スイッチと、
    前記ブートストラップ・スイッチの制御ノードに結合する第1の端子を有する第1のトランジスタと、
    前記第1のトランジスタの第2の端子に結合する第1の端子を有する第1のコンデンサと、
    前記第1のトランジスタの第1の端子と電源ノードとの間に結合し、そして第1のクロック信号ノードに結合する制御ノードを有する第2のトランジスタと、
    前記第1のトランジスタの第2の端子と前記電源ノードとの間に結合する第3のトランジスタと、
    前記第3のトランジスタの制御ノードに結合する第1の出力を有するチャージ・ポンプと、
    前記第1のコンデンサの第2の端子に結合する第1の出力を有するレベル・シフタと、
    を含むブートストラップ回路。
  2. 前記電源ノードと前記第1のトランジスタの制御ノードとの間に結合し、そして前記チャージ・ポンプの第2の出力に結合する制御ノードを有する第4のトランジスタを更に含む、請求項1記載のブートストラップ回路。
  3. 前記レベル・シフタの第2の出力と前記第1のトランジスタの制御ノードとの間に結合する第2のコンデンサを更に含む、請求項1または2記載のブートストラップ回路。
  4. 前記ブートストラップ・スイッチの制御ノードと共通ノードとの間に結合する第5のトランジスタを更に含む、請求項1、2または3記載のブートストラップ回路。
  5. 前記レベル・シフタは、
    前記入力ノードと前記第1のコンデンサの第2の端子との間に結合する第1のレベル・シフタと、
    前記入力ノードに結合しそして前記第1のレベル・シフタ・トランジスタと相互結合する第2のレベル・シフタと、
    を更に含む、請求項1記載のブートストラップ回路。
  6. 前記レベル・シフタは、
    前記第1のレベル・シフタ・トランジスタと共通ノードとの間に結合し、そして第2のクロック信号ノードに結合する制御ノードを有する第3のレベル・シフタと、
    前記第2のレベル・シフタ・トランジスタと共通ノードとの間に結合し、そして第1のクロック信号ノードに結合する制御ノードを有する第4のレベル・シフタと、
    を更に備える、請求項5記載のブートストラップ回路。
  7. 前記レベル・シフタは、
    前記第1のレベル・シフタ・トランジスタに並列に結合し、そして前記第1のクロック信号ノードに結合する制御ノードを有する第5のレベル・シフタと、
    前記第2のレベル・シフタ・トランジスタに並列に結合し、そして第2のクロック信号ノードに結合する制御ノードを有する第6のレベル・シフタと、
    を更に備える、請求項5または6記載のブートストラップ回路。
  8. 前記第2のレベル・シフタ・トランジスタと前記第1のトランジスタの制御ノードとの間に結合する第2のコンデンサを更に含む、請求項5または6記載のブートストラップ回路。
  9. 前記電源ノードと前記第1のトランジスタの制御ノードとの間に結合する第4のトランジスタを更に含む、請求項8記載のブートストラップ回路。
  10. 前記第1および第2のレベル・シフタ・トランジスタはPMOSトランジスタであり、前記第5および第6のレベル・シフタ・トランジスタはNMOSトランジスタである、請求項7記載のブートストラップ回路。
  11. 前記ブートストラップ・スイッチはNMOSトランジスタであり、前記第1のトランジスタはPMOSトランジスタであり、前記第2および第3のトランジスタはNMOSトランジスタである、請求項1記載のブートストラップ回路。
  12. 前記チャージ・ポンプは
    前記電源ノードに結合する第1のチャージ・ポンプ・トランジスタと、
    前記電源ノードに結合しまた前記第1のチャージ・ポンプ・トランジスタと相互結合する第2のチャージ・ポンプ・トランジスタと、
    前記第1のチャージ・ポンプ・トランジスタと前記第1のクロック信号ノードとの間に結合する第1のチャージ・ポンプ・コンデンサと、
    前記第2のチャージ・ポンプ・トランジスタと第2のクロック信号ノードとの間に結合する第2のチャージ・ポンプ・コンデンサと、
    を含み、
    前記第3のトランジスタの制御ノードは前記第1のチャージ・ポンプ・トランジスタの制御ノードに結合する、
    請求項1または11記載のブートストラップ回路。
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