JP2009117999A - レベルシフト回路 - Google Patents

Abstract

【課題】出力信号の電圧レベルをシフトすることのできない期間をより短縮することのできるレベルシフト回路を提供する。
【解決手段】レベルシフト回路１は、所定電位ＶＣＣ１が「１２００［Ｖ］」から「１５［Ｖ］」へ変化するレベルシフト時に、最もＶＣＣ１側に位置するトランジスタＴｒ１ｎ１及びＴｒ２ｎ１の各ゲート並びに最もＬＧＮＤ電位側に位置するトランジスタＴｒ１１２及びＴｒ２１２の各ゲートに蓄積されている電荷を、当該レベルシフト回路１外へ放出するための引き抜き用の抵抗素子ＲＨ及び引き抜き用の抵抗素子Ｒｌを備える。そして、引き抜き用の抵抗素子ＲＨは、出力信号作成回路部７０の基準電位であるＨＧＮＤ電位に接続されており、引き抜き用の抵抗素子Ｒｌは、ＮＯＴゲート２０の駆動電位である所定電位ＶＣＣ３に接続されている。
【選択図】図１

Description

本発明は、例えばインバータ用の高耐圧ＩＣに適用して有益なレベルシフト回路に関する。

この種のレベルシフト回路としては、従来、例えば特許文献１に記載の技術が知られている。この文献に記載の技術も含め、従来一般に知られているレベルシフト回路について説明する。

従来一般に知られているレベルシフト回路は、ＧＮＤ電位と所定電位との間で順次直列接続され、互いに絶縁分離された「ｎ個」の例えばＬＤＭＯＳ等のトランジスタ素子Ｔｒ１〜Ｔｒｎと、同じくＧＮＤ電位と所定電位との間で順次直列接続された「ｎ個」の抵抗素子Ｒ１〜Ｒｎを有している。そして、最もＧＮＤ電位側の第１段のトランジスタ素子Ｔｒ１を除く各段のトランジスタ素子Ｔｒ２〜Ｔｒｎのゲート端子は、直列接続された各段の抵抗素子Ｒ１〜Ｒｎ間の各接続点Ｐ２〜Ｐｎにそれぞれ接続されている。

レベルシフト回路としてのこのような構造では、トランジスタ素子Ｔｒ１のゲート端子に入力信号を印加することで、抵抗素子Ｒ１〜Ｒｎを介して、第２段から第ｎ段のトランジスタ素子Ｔｒ２〜Ｔｒｎを同時に動作することができるようになる。そのため、そうしたレベルシフト回路の動作中においては、ＧＮＤ電位と所定電位との間の電圧がｎ個のトランジスタ素子により分割されるため、第１段から第ｎ段の各トランジスタ素子が、それぞれの電圧範囲を分担することになる。すなわち、各トランジスタ素子に要求される耐圧は、ＧＮＤ電位と所定電位との間の電圧を１個のトランジスタ素子で分担する場合に比べてほぼｎ分の１となる。したがって、通常の耐圧を有するトランジスタ素子であっても、トランジスタ素子の個数ｎを適宜設定することにより、レベルシフト回路全体として必要とされる高い耐圧を確保することが容易になる。
特開２００６−１４８０５８号公報

ところで、こうした従来のレベルシフト回路の動作中（所定電位が例えば「１２００［Ｖ］」等の高電圧時）においては、このレベルシフト回路を構成する複数のトランジスタ素子Ｔｒ２〜Ｔｒｎの各ゲートに多量の電荷が蓄積される。こうした各ゲートに蓄積可能な電荷量は上記所定電位によって異なり、出力信号の電圧レベルをシフトすべく、上記所定電位を例えば「１２００［Ｖ］」から「１５［Ｖ］」へ急峻に立ち下げると、トランジスタ素子Ｔｒ２〜Ｔｒｎの各ゲートに蓄積可能な電荷量が大幅に減少するため、各ゲートに蓄積しきれない電荷は、抵抗素子Ｒ１〜Ｒｎ−１をたどってＧＮＤ電位に排出されることになる。

ただし、当該レベルシフト回路の消費電力を抑制するべく、抵抗素子Ｒ１〜Ｒｎ−１の抵抗値は通常大きく設定されているため、上記各ゲートに蓄積しきれない電荷を迅速に排出することが難しく、排出するには時間を要する。そして、そうした排出期間においては、蓄積された電荷に起因して、各トランジスタ素子Ｔｒ２〜Ｔｒｎの所定電位（ソースあるいはドレイン）側の電位の方がＧＮＤ電位（ドレインあるいはソース）側の電位よりも低くなってしまう。すると、ＧＮＤ電位側から所定電位側に電流が流れるため、出力信号の電圧レベルが論理Ｈレベルに対応する電圧レベルに固定されてしまい、結局のところ、出力信号の電圧レベルをシフトさせることができなくなってしまう。

本発明は、上記実情に鑑みてなされたものであって、その目的は、出力信号の電圧レベルをシフトすることのできない期間をより短縮することのできるレベルシフト回路を提供することにある。

こうした目的を達成するため、請求項１に記載の発明では、パルス状の入力信号に基づいて作成される出力信号の電圧レベルをシフトさせるレベルシフト回路として、順次直列接続された複数の第１トランジスタ素子及びゲート端子に前記入力信号が入力される第２トランジスタ素子を所定電位とＧＮＤ電位との間に有し、前記出力信号を作成する第１回路部と、順次直列接続された複数の第１抵抗素子を前記所定電位とＧＮＤ電位との間に有し、これら第１抵抗素子間の複数の接続点が前記複数の第１トランジスタ素子の各ゲートにそれぞれ接続されて、これら複数の第１トランジスタ素子をオンとする第２回路部と、前記所定電位が第１電位から該第１電位よりも低い第２電位へ変化するレベルシフト時に、第１トランジスタ素子のゲート端子に蓄積されている電荷を当該レベルシフト回路外へ放出する電荷放出回路部とを備えることとした。

レベルシフト回路としてのこのような構成では、所定電位が第１電位から第２電位へ変化するレベルシフト時に、第１トランジスタ素子の各ゲート端子に第１抵抗素子間の接続点が接続されているため、背景技術の欄に記載した従来技術と同様に、蓄積された電荷は第２回路部によってＧＮＤ電位に排出される。上記構成では、さらに、電荷放出回路部を備えているため、ゲート端子に蓄積されている電荷はこの電荷放出回路部によって迅速に引き抜かれて当該レベルシフト回路外へ放出される。これにより、蓄積された電荷がゲート端子に留まることに起因して出力信号の電圧レベルが固定されてしまう時間を短くすることができるようになる。すなわち、上記構成によれば、出力信号の電圧レベルをシフトすることのできない期間をより短縮することができるようになる。

具体的には、そうした電荷放出回路部として、例えば請求項２に記載の発明のように、第１トランジスタ素子のゲート端子と該ゲート端子における電位よりも低い第３電位との間に接続される電荷引き抜き用の抵抗素子を採用することが望ましい。これにより、電荷放出回路部を簡素に構成することができるようになる。なお、電荷引き抜き用の抵抗素子に限らず、例えばＭＯＳトランジスタやバイポーラトランジスタ等のトランジスタ素子を採用することもできる。この場合、所定電位が第１電位から第２電位へ変化するレベルシフト時にこうしたトランジスタ素子をオンとすることになる。

また、こうした電荷引き抜き用の抵抗素子としては、すべての第１トランジスタ素子のゲート端子に接続することが、蓄積された電荷を引き抜くに要する時間の短縮を図る上で、最も望ましい。しかしながら、当該レベルシフト回路の構成が複雑になり、体格の大型化を招いてしまうことも懸念される。

その点、例えば請求項３に記載の発明のように、電荷引き抜き用の抵抗素子として、前記複数の第１トランジスタ素子のうちの最も前記所定電位側に位置する第１トランジスタ素子のゲート端子に接続される第２抵抗素子を採用することが望ましい。あるいは、例えば請求項４に記載の発明のように、電荷引き抜き用の抵抗素子として、前記複数の第１トランジスタ素子のうちの最も前記ＧＮＤ電位側に位置する第１トランジスタ素子のゲート端子に接続される第３抵抗素子を採用することが望ましい。これにより、当該レベルシフト回路の体格の大型化を招くことなく、蓄積された電荷を迅速に排出することができるようになる。

一方、出力信号のレベルシフト時には、出力信号の電圧レベルが急峻に立ち下がるだけでなく、出力信号の電圧レベルが急峻に立ち上がることもある。こうした急峻な立ち上がり時にも、当該レベルシフト回路の誤動作が生じることがある。

その点、請求項５に記載の発明のように、第１回路部によって生成される出力信号を第１内部信号とし、順次直列接続された複数の第３トランジスタ素子及び前記入力信号の論理レベルが反転された反転信号がゲート端子に入力される第４トランジスタ素子を前記所定電位と前記ＧＮＤ電位との間に有し、第２内部信号を作製する第３回路部と、順次直列接続された複数の第２抵抗素子を前記所定電位と前記ＧＮＤ電位との間に有し、これら第４抵抗素子間の複数の接続点が前記複数の第３トランジスタ素子の各ゲートにそれぞれ接続されて、これら複数の第３トランジスタ素子をオンとする第４回路部と、第１内部信号の論理レベル及び第２内部信号の論理レベルに基づき当該レベルシフト回路のレベルシフト時に生じる誤動作を防止しつつ、前記出力信号を作成する出力信号作成回路部とをさらに備え、電荷放出回路部は、前記所定電位が第１電位から該第１電位よりも低い第２電位へ変化するレベルシフト時に、第３トランジスタ素子のゲート端子に蓄積されている電荷を当該レベルシフト回路外へ放出することが望ましい。これにより、出力信号の電圧レベルが急峻に立ち上がるときにも、当該レベルシフト回路の誤動作を防止することができるようになる。ちなみに、出力信号作成回路部としては、第１内部信号の論理レベル及び第２内部信号の論理レベルに基づき当該レベルシフト回路の誤動作を防止することができれば、その構成は任意である。

そうした電荷放出回路部としては、上記請求項２に記載の構成に準じて、例えば請求項６に記載の発明のように、第３トランジスタ素子のゲート端子と該ゲート端子における電位よりも低い第４電位との間に接続された電荷引き抜き用の抵抗素子を採用することが望ましい。これにより、簡素な構成にて電荷放出回路部を構成することができるようになる。なお、これも既述したように、電荷引き抜き用の抵抗素子に限らず、例えばＭＯＳトランジスタやバイポーラトランジスタなどのトランジスタ素子を採用することこととしてもよい。この場合にあっては、所定電位が第１電位から第２電位へ変化するレベルシフト時に、こうしたトランジスタ素子をオンとすることになる。

また、こうした電荷引き抜き用の抵抗素子としては、すべての第３トランジスタ素子のゲート端子に接続することが、蓄積された電荷を引き抜くに要する時間の短縮を図る上で、最も望ましい。しかしながら、当該レベルシフト回路の構成が複雑になり、体格の大型化を招いてしまうことも懸念される。

その点、例えば請求項７に記載の発明のように、電荷引き抜き用の抵抗素子としては、前記複数の第３トランジスタ素子のうちの最も前記所定電位側に位置する第３トランジスタ素子のゲート端子に接続される第５抵抗素子とすることが望ましい。あるいは、例えば請求項８に記載の発明のように、電荷引き抜き用の抵抗素子としては、前記複数の第１トランジスタ素子のうちの最も前記ＧＮＤ電位側に位置する第１トランジスタ素子のゲート端子に接続される第３抵抗素子とすることが望ましい。これにより、当該レベルシフト回路の体格の大型化を招くことなく、蓄積された電荷を迅速に排出することができるようになる。

なお、当該レベルシフト回路の体格の小型化を図る上では、例えば請求項９に記載の発明のように、第２回路部及び第４回路部を共用する、あるいは、例えば請求項１０に記載の発明のように、第２抵抗素子及び第５抵抗素子を共用する、さらには、例えば請求項１１に記載の発明のように、第３抵抗素子及び第６抵抗素子を共用することが望ましい。

以下、本発明に係るレベルシフト回路の一実施の形態について、図１を参照して説明する。なお、図１は、本実施の形態の全体構成の一例を示す等価回路図である。また、本実施の形態のレベルシフト回路は、例えばインバータ駆動用の高耐圧ＩＣを有する半導体装置に適用されている。

図１に示されるように、本実施の形態のレベルシフト回路１は、基本的に、所定電位ＶＣＣ１〜ＶＣＣ３を出力する各電源（図示略）、パルス状の入力信号ＩＮが入力される入力端子１０、ＮＯＴゲート２０と協働しつつ入力信号ＩＮを用いてレベルシフト信号Ａ（第１内部信号）を生成出力するレベルシフト信号生成回路部（第１回路部）、入力信号ＩＮを用いて反転信号Ｂ（第２内部信号）を生成する反転信号生成回路部（第３回路部）、レベルシフト信号Ａの論理レベル及び反転信号Ｂの論理レベルに基づき当該レベルシフト回路１の誤動作を防止しつつ出力信号ＯＵＴを作成する出力信号作成回路部７０、並びに、出力信号ＯＵＴを出力する出力端子８０等々を備えている。

このうち、各電源は、図１に示すように、例えば「１２００［Ｖ］」や「１５［Ｖ］」、「１１９０［Ｖ］」や「５［Ｖ］」、「５［Ｖ］」や「０［Ｖ］」等の所定電位ＶＣＣ１〜ＶＣＣ３を生成する。

なお、図示しないドライバ回路のもとで所定電位ＶＣＣ１を生成する電源の電位の切換が実行され、所定電位ＶＣＣ２を生成する電源は、所定電位ＶＣＣ１を生成する電源の電位の切換に伴って切り換わる。すなわち、所定電位ＶＣＣ１が「１２００［Ｖ］」に切り替えられると、所定電位ＶＣＣ２は「１１９５［Ｖ］」に切り替えられ、所定電位ＶＣＣ１が「１５［Ｖ］」に切り替えられると、所定電位ＶＣＣ２は「５［Ｖ］」に切り替えられる。また、こうした所定電位ＶＣＣ１〜ＶＣＣ３としては上記した「１２００［Ｖ］」や「１５［Ｖ］」等々に限らず任意であり、電位切換を制御するドライバ回路等については公知であるため、ここでの説明を割愛する。

レベルシフト信号生成回路部（第１回路部）は、所定の電気抵抗値（例えば「３００［ｋΩ］」）を有する抵抗素子４１と、この抵抗素子４１に並列接続されるクランプ回路部４２と、上記抵抗素子４１に順次直列接続されたＰチャンネル型のＬＤＭＯＳトランジスタ素子（以下、単に「ＬＤＭＯＳ」と記載）Ｔｒ１ｎ１〜Ｔｒ１１２を有する多段ＬＤＭＯＳ部４３と、電流経路を切り替える切換回路部４４とを、所定電位ＶＣＣ１とローサイドのＧＮＤ（ＬＧＮＤ）電位との間に有している。

このうち、クランプ回路部４２は、例えばＰチャンネル型のＭＯＳトランジスタＴｒ４２ａ〜Ｔｒ４２ｃを有している。トランジスタＴｒ４２ａは、そのドレイン及びゲートが上記所定電位ＶＣＣ１に接続され、トランジスタＴｒ４２ｂは、そのドレイン及びゲートがトランジスタＴｒ４２ａのソースに接続され、トランジスタＴｒ４２ｃは、そのドレイン及びゲートがトランジスタＴｒ４２ｂのソースに接続され、そのソースは、上記多段ＬＤＭＯＳ部４３に接続されている。このように直列接続されることで接続点Ｐａにおける電圧レベルをクランプする。

多段ＬＤＭＯＳ部４３は、例えばＰチャンネル型のＭＯＳトランジスタ（ＬＤＭＯＳ）Ｔｒ１ｎ１〜Ｔｒ１１２を有している。先のクランプ回路部４２とは異なり、多段ＬＤＭＯＳ部４３を構成するトランジスタＴｒ１ｎ１〜Ｔｒ１１２の各ゲートは、後述する多段抵抗素子部３３を構成する各抵抗素子間の各接続点Ｐｎ＋１〜Ｐ１にそれぞれ接続されており、これらトランジスタＴｒ１ｎ１〜Ｔｒ１１２をオンとする電圧が印加されている。すなわち、多段ＬＤＭＯＳ部４３を構成するトランジスタＴｒ１ｎ１〜Ｔｒ１１２は常時オンとされる。

切換回路部４４は、所定電気抵抗値（例えば「６００［ｋΩ］」）の抵抗素子Ｒ４４１、この抵抗素子Ｒ４４１よりも小さい所定電気抵抗値（例えば「１２［ｋΩ］」）を有する抵抗素子Ｒ４４２及びＰチャンネル型のＭＯＳトランジスタＴｒ４４３を有する。抵抗素子Ｒ４４１は、その一端が上記多段ＬＤＭＯＳ部４３の最もＬＧＮＤ電位側のトランジスタＴｒ１１２のソースに接続されており、その他端がＬＧＮＤ電位に接続されている。抵抗素子Ｒ４４２及びトランジスタＴｒ４４３は、互いに直列に接続されているとともに、抵抗素子Ｔｒ４４１に並列に接続されている。また、トランジスタＴｒ４４３のゲートは、ＮＯＴゲート２０を介して入力端子１０に接続されており、入力信号ＩＮの電圧レベルに基づきオンオフされ、電流経路が切り替えられることになる。

ここで、例えば論理Ｌレベルに対応する電圧レベルにて入力信号ＩＮが入力端子１０に入力されると、ＮＯＴゲート２０によって論理レベルが反転されるため、トランジスタＴｒ４４３のゲートに論理Ｈレベルに対応する電圧が印加されることになる。すると、トランジスタＴｒ４４３はオンとされ、基本的に、「所定電位ＶＣＣ１→抵抗素子４１→多段ＬＤＭＯＳ部４３→抵抗素子Ｒ４４２→トランジスタＴｒ４４３→ＬＧＮＤ電位」といった経路をたどって電流が流れる。ただし、図１に示すように、クランプ回路部４２が抵抗素子４１と並列に接続されており、このクランプ回路部４２によってクランプされるため、各トランジスタＴｒ４２ａ〜４２ｃのスレッショルド電圧を「Ｖｔ」とすると、上記接続点Ｐａにおける電圧レベル、すなわちレベルシフト信号Ａの電圧レベルは、「ＶＣＣ１−Ｖｔ×３」となる。そして、こうした電圧レベルは、論理Ｌレベルに対応する電圧レベルとなる。

一方、例えば論理Ｈレベルに対応する電圧レベルにて入力信号ＩＮが入力端子１０に入力されると、ＮＯＴゲート２０によって論理レベルが反転されるため、トランジスタＴｒ４４３のゲートに論理Ｌレベルに対応する電圧が印加されることになる。すると、トランジスタＴｒ４４３はオフとされ、基本的に、「所定電位ＶＣＣ１→抵抗素子４１→多段ＬＤＭＯＳ部４３→抵抗素子Ｒ４４１→ＬＧＮＤ電位」といった経路をたどって電流が流れる。このとき、抵抗素子Ｒ４４１を流れる電流値は「Ｖｔ（Ｖ）／６００（ｋΩ）［Ａ］」であり、この電流値の電流が抵抗素子Ｒ４１も流れるため、接続点Ｐａにおける電圧レベル、すなわちレベルシフト信号Ａの電圧レベルは、「ＶＣＣ１−Ｖｔ／６００（ｋΩ）×３００（ｋΩ）」によって算出され、「ＶＣＣ１−Ｖｔ／２」となる。そして、こうした電圧レベルは、論理Ｈレベルに対応する電圧レベルとなる。このようにして、トランジスタＴｒ４４３のオンオフによって電流経路が切り替えられ、入力信号ＩＮの論理レベルと一致する論理レベルにてレベルシフト信号Ａが作成されることになる。

また、反転信号生成回路部（第３回路部）は、図１に示すように、先のレベルシフト信号生成回路部に準じた回路構成となっている。すなわち、反転信号生成回路部も、所定の電気抵抗値（例えば「３００［ｋΩ］」）を有する抵抗素子５１と、この抵抗素子５１に並列接続されるクランプ回路部５２と、上記抵抗素子５１に順次直列接続されたＰチャンネル型のＬＤＭＯＳトランジスタＴｒ２ｎ１〜Ｔｒ２１２から構成される多段ＬＤＭＯＳ部５３と、電流経路を切り替える切換回路部５４とを、所定電位ＶＣＣ１とＬＧＮＤ電位との間に有している。なお、反転信号生成回路部は、レベルシフト信号生成回路部と同一の構成であるため、相当する構成要素に対応する符号を付すことにより、ここでの重複する説明を割愛する。すなわち、例えばクランプ回路部４２のトランジスタＴｒ４２ａ〜Ｔｒ４２ｃに相当する構成要素を、図１では、クランプ回路部５２のトランジスタＴｒ５２ａ〜Ｔｒ５２ｃとして示している。

さらに、反転信号生成回路部は、先のレベルシフト信号生成回路部に準じた動作となる。ただし、レベルシフト信号生成回路部においては、入力信号ＩＮは、ＮＯＴゲート２０を介してトランジスタＴｒ４４３に入力されていたが、反転信号生成回路部においては、入力信号ＩＮは、ＮＯＴゲート２０を介することなくトランジスタＴｒ５４３に入力されている。そのため、トランジスタＴｒ５４３のオンオフによって電流経路が切り替えられ、入力信号ＩＮの論理レベルと反転する論理レベルにて反転信号Ｂが作成されることになる。

他方、図１に示すように、当該レベルシフト回路１は、所定電位ＶＣＣ１とＬＧＮＤ電位との間で順次直列接続された抵抗素子Ｒｎ〜Ｒ１と、ドレイン及びゲートが所定電位ＶＣＣ１に接続される一方ソースが抵抗素子Ｒｎに接続されるトランジスタＴｒ３１と、ドレイン及びゲートが抵抗素子Ｒ１に接続される一方ソースがトランジスタＴｒ３４１のドレインに接続されるトランジスタＴｒ３４２と、ドレイン及びゲートがトランジスタＴｒ３４２のソースに接続される一方ソースがＬＧＮＤ電位に接続されるトランジスタＴｒ３４１とを含む第２回路部（第４回路部とも共用されている）を備える。第２回路部はこのように構成されているため、ＶＣＣ１電位からＬＧＮＤ電位に常に電流が流れている。そして、既述したように、抵抗素子Ｒｎ〜Ｒ１間の接続点Ｐｎ＋１〜Ｐ１は、トランジスタＴｒ１ｎ１及びＴｒ２ｎ１〜Ｔｒ１１２及びＴｒ２１２の各ゲートに接続されており、これらトランジスタをオンとしている。なお、第２回路部は、抵抗素子Ｒｎ〜Ｒ１に並列接続されたコンデンサＣｎ〜Ｃ１を含んでおり、これらコンデンサＣｎ〜Ｃ１は、出力信号ＯＵＴのレベルシフト時に生じるいわゆるｄｖ／ｄｔからトランジスタＴｒ１ｎ１〜Ｔｒ１１２及びＴｒ２ｎ１〜Ｔｒ２１２を保護している。

ところで、出力信号ＯＵＴの電圧レベルをシフトするレベルシフトの実行時には、所定電位ＶＣＣ１の急峻な電位レベルの上昇あるいは下降であるいわゆるｄｖ／ｄｔが発生し、レベルシフト信号Ａの論理レベルと反転信号Ｂの論理レベルとは互いに同一となることが多い。

詳しくは、所定電位ＶＣＣ１が例えば「１５［Ｖ］→１２００［Ｖ］」へ急峻に立ち上がると、トランジスタＴｒ４４３及び５４３の動作状態にかかわらず、「所定電位ＶＣＣ１→抵抗素子４１→多段ＬＤＭＯＳ部４３→切換回路部４４→ＬＧＮＤ電位」といった経路及び「所定電位ＶＣＣ１→抵抗素子５１→多段ＬＤＭＯＳ部５３→切換回路部５４→ＬＧＮＤ電位」といった経路に電流が流れてしまう。このような電流が流れると、抵抗素子４１及び５１において電圧降下が生じるため、レベルシフト信号Ａ及び反転信号Ｂはともに論理Ｌレベルに対応する電圧レベルとなる。

逆に、所定電位ＶＣＣ１が例えば「１２００［Ｖ］→１５［Ｖ］」へ急峻に立ち下がると、トランジスタＴｒ４４３及び５４３の動作状態にかかわらず、「ＬＧＮＤ電位→切換回路部４４→多段ＬＤＭＯＳ部４３→抵抗素子４１→所定電位ＶＣＣ１」といった経路及び「ＬＧＮＤ電位→切換回路部５４→多段ＬＤＭＯＳ部５３→抵抗素子５１→所定電位ＶＣＣ１」といった経路を電流が流れてしまう。このような電流が流れると、抵抗素子４１及び５１において電圧レベルが上昇するため、レベルシフト信号Ａ及び反転信号Ｂは論理Ｈレベルに対応する電圧レベルとなる。

そのため、出力信号作成回路部７０は、まず、レベルシフト信号Ａの論理レベル及び反転信号Ｂの論理レベルが同一の論理レベルとなることを当該レベルシフト回路１の動作異常として検出する一方、レベルシフト信号Ａの論理レベル及び反転信号Ｂの論理レベルが反転した論理レベルとなることを当該レベルシフト回路１の正常動作として検出する。そして、当該レベルシフト回路１の動作異常が検出されるとき、その動作異常が検出される直前のレベルシフト信号Ａの論理レベルを保持し、保持した論理レベルに対応する電圧レベルにて出力信号ＯＵＴを作成する一方、当該レベルシフト回路１の正常動作が検出されるとき、レベルシフト信号Ａの論理レベルをに対応する電圧レベルにて出力信号ＯＵＴを作成する。そして、出力信号作成回路部７０は、そうした出力信号ＯＵＴを出力端子８０から出力する。

こうした機能を有する出力信号作成回路部７０は、例えばレベルシフト信号Ａの論理レベルと反転信号Ｂの論理レベルとの排他的論理和をとるＸＯＲゲート及びレベルシフト信号ＡがＤ端子に入力されるとともにＸＯＲゲートの出力信号がＣＫ端子に入力されるＤラッチとを含んで構成することができるが、こうした構成に限らない。すなわち、出力信号作成回路部７０としては、レベルシフト信号Ａの論理レベル及び反転信号Ｂの論理レベルに基づき当該レベルシフト回路１の誤動作を防止することができれば、その構成は任意である。

また、以上のように構成されたレベルシフト回路では、所定電位ＶＣＣ１が例えば「１２００［Ｖ］」等の高電圧時においては、このレベルシフト回路を構成する複数のトランジスタＴｒ１ｎ１〜Ｔｒ１１２及びＴｒ２ｎ１〜Ｔｒ２１２の各ゲートに多量の電荷が蓄積される。こうした各ゲートに蓄積可能な電荷量は上記所定電位ＶＣＣ１によって異なり、出力信号ＯＵＴの電圧レベルをシフトすべく、上記所定電位ＶＣＣ１を例えば「１２００［Ｖ］」から「１５［Ｖ］」へ急峻に立ち下げると、トランジスタＴｒ１ｎ１〜Ｔｒ１１２及びＴｒ２ｎ１〜Ｔｒ２１２の各ゲートに蓄積可能な電荷量が大幅に減少するため、各ゲートに蓄積しきれない電荷は、主に抵抗素子Ｒｎ〜Ｒ１をたどってＬＧＮＤ電位に排出されることになる。

ただし、当該レベルシフト回路１の消費電力を抑制するべく、抵抗素子Ｒ１〜Ｒｎ−１の抵抗値は通常大きく設定されているため、上記各ゲートに蓄積しきれない電荷を迅速に排出することが難しく、排出するには時間を要する。そして、そうした排出期間においては、蓄積された電荷に起因して、トランジスタＴｒ１ｎ１〜Ｔｒ１１２及びＴｒ２ｎ１〜Ｔｒ２１２の所定電位ＶＣＣ１側の電位の方がＬＧＮＤ電位側の電位よりも低くなってしまう。すると、ＬＧＮＤ電位側から所定電位ＶＣＣ１側に電流が流れるため、レベルシフト信号Ａの電圧レベル及び反転信号Ｂの電圧レベルが論理Ｈレベルに対応する電圧レベルに固定されてしまい、結局のところ、出力信号の電圧レベルをシフトさせることができなくなってしまう。

そこで、本実施の形態のレベルシフト回路１では、図１に示すように、所定電位ＶＣＣ１が「１２００［Ｖ］」から「１５［Ｖ］」へ変化するレベルシフト時に、トランジスタＴｒ１ｎ１及びＴｒ２ｎ１の各ゲート並びにトランジスタＴｒ１１２及びＴｒ２１２の各ゲートに蓄積されている電荷を当該レベルシフト回路１外へ放出するための引き抜き用の抵抗素子ＲＨ（第２抵抗素子、第５抵抗素子）及び引き抜き用の抵抗素子Ｒｌ（第３抵抗素子、第６抵抗素子）をそれぞれ備えている。なお、図１に示されるように、引き抜き用の抵抗素子ＲＨは、出力信号作成回路部７０の基準電位であるＨＧＮＤ電位（第３電位及び第４電位）に接続されている。同様に、引き抜き用の抵抗素子Ｒｌは、ＮＯＴゲート２０の駆動電位である所定電位ＶＣＣ３（第３電位及び第４電位）に接続されている。

ここで、所定電位ＶＣＣ１が例えば「１２００［Ｖ］」であるとき、トランジスタＴｒ１ｎ１及びＴｒ２ｎ１のゲート電位はおよそ「１１００［Ｖ］」であるのに対し、ＨＧＮＤ電位はおよそ「１１８５［Ｖ］」である。そして、所定電位ＶＣＣ１が例えば「１５［Ｖ］」へ変化すると、電荷が迅速に排出されないため、トランジスタＴｒ１ｎ１及びＴｒ２ｎ１のゲート電位はおよそ「１１００［Ｖ］」を維持するのに対し、ＨＧＮＤ電位はおよそ「０［Ｖ］」となる。このように十分な電位差があるため、トランジスタＴｒ１ｎ１及びＴｒ２ｎ１のゲートに蓄積された電荷は、抵抗素子ＲＨを介してＨＧＮＤ電位に迅速に排出されることになる。

同様に、所定電位ＶＣＣ１が例えば「１２００［Ｖ］」であるとき、トランジスタＴｒ１１２及びＴｒ２１２のゲート電位はおよそ「１００［Ｖ］」であり、所定電位ＶＣＣ１が例えば「１５［Ｖ］」へ変化しても、トランジスタＴｒ１ｎ１及びＴｒ２ｎ１のゲート電位はおよそ「１００［Ｖ］」を維持するのに対し、所定電位ＶＣＣ３は「５［Ｖ］」で一定である。したがって、このときも十分な電位差があるため、トランジスタＴｒ１１２及びＴｒ２１２のゲートに蓄積された電荷は、抵抗素子Ｒｌを介して所定電位ＶＣＣ３に排出されることになる。

そのため、蓄積された電荷がゲート端子に留まることに起因してレベルシフト信号Ａ及び反転信号Ｂの電圧レベルが固定され、ひいては出力信号ＯＵＴの電圧レベルも固定されてしまう時間を短くすることができるようになる。すなわち、本実施の形態によれば、出力信号ＯＵＴの電圧レベルをシフトすることのできない期間をより短縮することができるようになる。ちなみに、背景技術の欄及び課題の欄に記載した従来のレベルシフト回路では、こうしたレベルシフトのできない期間が「１６［マイクロ秒］」に対して、本実施の形態のレベルシフト回路では、こうしたレベルシフトのできない期間は「０．７［μ秒］」と大幅に短縮することができるようになる。

ちなみに、電荷引き抜き用の抵抗素子ＲＨあるいはＲｌが接続されていないトランジスタＴｒ１ｎ２〜Ｔｒ１１１並びにトランジスタＴｒ２ｎ２〜Ｔｒ２１２のゲート端子に蓄積されている電荷は、抵抗素子Ｒｎ＋１〜Ｒ１等をたどってＨＧＮＤ電位あるいはＶＣＣ３に排出されることになる。

（他の実施の形態）
なお、本発明に係るレベルシフト回路は、上記実施の形態にて例示した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々に変形して実施することが可能である。すなわち、上記実施の形態を適宜変更した例えば次の形態として実施することもできる。

上記実施の形態では、先の図１に示したように、トランジスタＴｒ１ｎ１〜Ｔｒ１１２並びにＴｒ２ｎ１〜Ｔｒ２１２を保護する保護用のコンデンサＣｎ〜Ｃ１を、多段抵抗素子部３３を構成する各抵抗素子Ｒｎ〜Ｒ１とそれぞれ並列接続していたが、これら保護用のコンデンサＣｎ〜Ｃ１を割愛することとしてもよい。

上記実施の形態では、トランジスタＴｒ１ｎ１のゲートに蓄積されている電荷を当該レベルシフト回路１外へ放出するための引き抜き用の抵抗素子及びトランジスタＴｒ２ｎ１のゲートに蓄積されている電荷を当該レベルシフト回路１外へ放出するための引き抜き用の抵抗素子として共通の抵抗素子ＲＨのみを備え、共用することでレベルシフト回路１の体格の小型化を図っていたが、これに限らない。抵抗素子を各別に備えることとしてもよい。

上記実施の形態では、トランジスタＴｒ１１２のゲートに蓄積されている電荷を当該レベルシフト回路１外へ放出するための引き抜き用の抵抗素子及びトランジスタＴｒ２１２のゲートに蓄積されている電荷を当該レベルシフト回路１外へ放出するための引き抜き用の抵抗素子として共通の抵抗素子Ｒｌのみを備え、共用することでレベルシフト回路１の体格の小型化を図っていたが、これに限らない。抵抗素子を各別に備えることとしてもよい。

上記実施の形態では、多段ＬＤＭＯＳ部４３及び５３を構成するトランジスタＴｒ１ｎ１〜Ｔｒ１１２及びＴｒ２ｎ１〜Ｔｒ２１２をそれぞれオンとする第２回路部のみを備え、第４回路部と共用することでレベルシフト回路１の体格の小型化を図っていた。しかし、これに限らず、多段ＬＤＭＯＳ部４３を構成するトランジスタＴｒ１ｎ１〜Ｔｒ１１２をそれぞれオンとする第２回路部及び多段ＬＤＭＯＳ部５３を構成するトランジスタＴｒ２ｎ１〜Ｔｒ２１２をそれぞれオンとする第４回路部を各別に備えることとしてもよい。

上記実施の形態では、電荷引き抜き用の抵抗素子として、最も所定電位ＶＣＣ１側に位置するトランジスタＴｒ１ｎ１及びＴｒ２ｎ１のゲート端子にそれぞれ共通して接続される抵抗素子ＲＨと、最もＬＧＮＤ電位側に位置するトランジスタＴｒ１１２及びＴｒ２１２のゲート端子にそれぞれ共通して接続される抵抗素子Ｒｌとを備えることとしたが、これに限らない。引き抜き用の抵抗素子としては、抵抗素子ＲＨ及び抵抗素子Ｒｌのいずれか一方のみを備えることとしてもよく、あるいは、すべてのトランジスタＴｒ１ｎ１〜Ｔｒ１１２及びＴｒ２ｎ１〜Ｔｒ２１２の全てのゲート端子に引き抜き用の抵抗素子を備えることとしてもよい。また、一部のトランジスタのゲート端子にのみ引き抜き用の抵抗素子を備えることとしてもよい。ただし、電荷が最も蓄積されるトランジスタは、最も所定電位ＶＣＣ１側に位置するトランジスタＴｒ１ｎ１及びＴｒ２ｎ１のゲート端子であり、このゲート端子に対して引き抜き用の抵抗素子を備えることが、所期の目的を達成する上で好適である。

上記実施の形態では、出力信号作成回路部７０は、レベルシフト信号Ａ及び反転信号Ｂに基づき当該レベルシフト回路１のレベルシフト時に生じる誤動作を防止しつつ、出力信号ＯＵＴを作成することとしていたため、入力信号ＩＮを用いて反転信号Ｂを作成するための反転信号回路部を備えていたが、これに限らない。他に例えば、図１に対応する図として図２に示すように、反転信号作成回路部を割愛したレベルシフト回路２としてもよい。これによっても、所期の目的を達成することはできる。

上記実施の形態では、電荷放出回路部として、電荷引き抜き用の抵抗素子を採用することとしていたが、これに限らない。他に例えば、ＭＯＳトランジスタやバイポーラトランジスタ等のトランジスタ素子を採用することもできる。この場合、レベルシフト時にこうしたトランジスタ素子をオンとすればよい。

本発明に係るレベルシフト回路の一実施の形態について、その全体構成の一例を示す等価回路図。 本発明に係るレベルシフト回路の変形例について、その全体構成を示す等価回路図。

符号の説明

１…レベルシフト回路、１０…入力端子、２０…ＮＯＴゲート、３１、Ｔｒ３４１、Ｔｒ３４２…ＭＯＳトランジスタ、３３…多段抵抗素子部、４１、５１…抵抗素子、４２、５２…クランプ回路部、４３、５３…多段ＬＤＭＯＳ部、Ｃ１〜Ｃｎ…コンデンサ、７０…出力信号作成回路部、８０…出力端子。

Claims (11)

1. パルス状の入力信号に基づいて作成される出力信号の電圧レベルをシフトさせるレベルシフト回路であって、
   順次直列接続された複数の第１トランジスタ素子及びゲート端子に前記入力信号が入力される第２トランジスタ素子を所定電位とＧＮＤ電位との間に有し、前記出力信号を作成する第１回路部と、
   順次直列接続された複数の第１抵抗素子を前記所定電位とＧＮＤ電位との間に有し、これら第１抵抗素子間の複数の接続点が前記複数の第１トランジスタ素子の各ゲートにそれぞれ接続されて、これら複数の第１トランジスタ素子をオンとする第２回路部と、
   前記所定電位が第１電位から該第１電位よりも低い第２電位へ変化するレベルシフト時に、第１トランジスタ素子のゲート端子に蓄積されている電荷を当該レベルシフト回路外へ放出する電荷放出回路部とを備えることを特徴とするレベルシフト回路。
2. 前記電荷放出回路部は、第１トランジスタ素子のゲート端子と該ゲート端子における電位よりも低い第３電位との間に接続される電荷引き抜き用の抵抗素子であることを特徴とする請求項１に記載のレベルシフト回路。
3. 前記電荷引き抜き用の抵抗素子は、前記複数の第１トランジスタ素子のうちの最も前記所定電位側に位置する第１トランジスタ素子のゲート端子に接続される第２抵抗素子であることを特徴とする請求項１または２に記載のレベルシフト回路。
4. 前記電荷引き抜き用の抵抗素子は、前記複数の第１トランジスタ素子のうちの最も前記ＧＮＤ電位側に位置する第１トランジスタ素子のゲート端子に接続される第３抵抗素子であることを特徴とする請求項１〜３のいずれか一項に記載のレベルシフト回路。
5. 第１回路部によって生成される出力信号を第１内部信号とし、
   順次直列接続された複数の第３トランジスタ素子及び前記入力信号の論理レベルが反転された反転信号がゲート端子に入力される第４トランジスタ素子を前記所定電位と前記ＧＮＤ電位との間に有し、第２内部信号を作製する第３回路部と、
   順次直列接続された複数の第２抵抗素子を前記所定電位と前記ＧＮＤ電位との間に有し、これら第４抵抗素子間の複数の接続点が前記複数の第３トランジスタ素子の各ゲートにそれぞれ接続されて、これら複数の第３トランジスタ素子をオンとする第４回路部と、
   第１内部信号の論理レベル及び第２内部信号の論理レベルに基づき当該レベルシフト回路のレベルシフト時に生じる誤動作を防止しつつ、前記出力信号を作成する出力信号作成回路部とをさらに備え、
   電荷放出回路部は、前記所定電位が第１電位から該第１電位よりも低い第２電位へ変化するレベルシフト時に、第３トランジスタ素子のゲート端子に蓄積されている電荷を当該レベルシフト回路外へ放出することを特徴とする請求項１〜４のいずれか一項に記載のレベルシフト回路。
6. 前記電荷放出回路部は、第３トランジスタ素子のゲート端子と該ゲート端子における電位よりも低い第４電位との間に接続された電荷引き抜き用の抵抗素子であることを特徴とする請求項５に記載のレベルシフト回路。
7. 前記電荷引き抜き用の抵抗素子は、前記複数の第３トランジスタ素子のうちの最も前記所定電位側に位置する第３トランジスタ素子のゲート端子に接続される第５抵抗素子であることを特徴とする請求項５または６に記載のレベルシフト回路。
8. 前記電荷引き抜き用の抵抗素子は、前記複数の第３トランジスタ素子のうちの最も前記ＧＮＤ電位側に位置する第３トランジスタ素子のゲート端子に接続される第６抵抗素子であることを特徴とする請求項５〜７のいずれか一項に記載のレベルシフト回路。
9. 第２回路部及び第４回路部は共用されていることを特徴とする請求項５〜８のいずれか一項に記載のレベルシフト回路。
10. 第２抵抗素子及び第５抵抗素子は共用されていることを特徴とする請求項７に記載のレベルシフト回路。
11. 第３抵抗素子及び第６抵抗素子は共用されていることを特徴とする請求項８に記載のレベルシフト回路。

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