CN1761057A - 静电放电防护电路 - Google Patents

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Abstract

本发明涉及一种静电放电防护电路，所述静电放电防护电路，包含有一N型金属氧化物半导体晶体管以及一电压微分模块。此N型金属氧化物半导体晶体管耦接于该第一垫位及接地的第二垫位之间。电压微分模块，耦接于该N型金属氧化物半导体晶体管的栅极及该第二垫位之间，用于该静电放电事件时，于该栅极上产生一偏压，且由此产生一除了一基质电流路径外的表面电流路径，用以导引该静电放电电流。该电压微分模块由一防护环的一区段所形成，用以提供一预设的电阻，且此电阻决定了加于该栅极上的偏压。

Description

静电放电防护电路
技术领域
本发明是有关于一种半导体电路；尤指一种具可调整触发电压的静电放电(electrostatic discharge，ESD)防护电路。
背景技术
集成电路(Integrated circuits，ICs)极容易受到可靠度(relaibility)问题所影响。其中的一个可靠度问题为IC因静电放电(electrostatic discharge，ESD)事件可能所受到的损害。当一个带电物体，例如带静电的人体或者是一具有和IC不同电位的设备，将其所带的静电放电至IC，便会产生一静电放电ESD事件。此放电量通常为200纳秒(nanoseconds)内超过1安培(ampere)的电流量。此一尖峰电流值及放电的波形由遭受此ESD事件的对象的等效充电电阻、电容及电感所决定。ESD事件通常使得没有保护装置的IC部分熔解或爆炸。因此，IC设计者一般皆于IC内部加入额外的元件，以提供一条ESD路径，使ESD电流绕过正常操作所需要的元件。故正常的电路元件得以受到保护而不因ESD事件而有所损坏。
已有许多电路设计者尝试提供一电路与IC的界面垫位(interface pad)相连接，以避免IC的核心电路(core circuit)遭到ESD损害。其中，一提供防护的已知的技术为将一栅极接地的NMOS(N-type metal oxide semiconductor)晶体管电性连接于界面垫位及核心电路之间。当IC正常操作时，此GGNMOS晶体管(Gate grounded NMOS)关闭，因而不至于影响到此核心电路的操作。然而，当ESD事件发生时，此ESD电流会使得此GGNMOS晶体管进入崩溃区(breakdown)，因而产生一基质路径(substrate path)，让ESD电流借此导入至地。因此，核心电路得以受到保护而不为ESD事件所损坏。此GGNMOS晶体管于正常操作模式时会自行重置至关闭状态。
然则，此种GGNMOS晶体管具有某些限制。NMOS晶体管的触发电压通常为一相对较高的固定值。布局(layout)以及光罩(mask)需要有复杂的更动才得以调整此种GGNMOS晶体管的触发电压。未来的IC设计有逐渐朝向低供应电压的趋势(3.3伏特以下)，因此，具低触发电压的ESD防护电路的需求亦同时增加。
图1A及图1B为一传统的ESD防护电路102以及其截面图104。此传统ESD防护电路102提供IC某种程度上的保护，其使用一NMOS晶体管106，且使其栅极108接地，以提供一条路径给ESD电流放电。一垫位110，例如为IC的一输出入垫位，电性连接至NMOS晶体管106的漏极112。在此组态中，接地的栅极108电性连接至一接地垫位114。此外，NMOS晶体管106的源极116及基底(bulk)118电性连接至垫位114。基底118置于NMOS晶体管106的基质(substrate)下。此栅极接地的NMOS晶体管106与一核心电路(未示于图中)并联，保护其避免因ESD事件而损坏。
在此基底118上，形成一个寄生(parasitic)横向(lateral)NPN晶体管，且基底118上有一厚度通常为几微米(micrometers)的P型阱(well)122。一N型扩散区(diffusion region)为NMOS晶体管106的漏极112，作为集电极(collector)。另一个N型扩散区(diffusion region)，也就是NMOS晶体管106的源极116，则为发射极(emitter)。在集电极与发射极间有一沟道区(channelregion)126用来传导漏-源极(drain-source)电流。
在正常操作中，垫位110会接收电压位准在VCC及VSS之间的信号。其中，VCC为IC操作电压，而VSS通常指接地电压。因为栅极108接地，所以NMOS晶体管106会保持在关闭的状态。因此，ESD防护电路102不会对核心电路造成影响。
当发生ESD事件时，垫位110上会产生一电压位准高过于VCC极多的ESD电压，NMOS晶体管106的漏-源极间电压会因此急遽地增加。此一漏-源极间的高电压会使得位于漏极112及基底118间的PN接面(junction)偏压变大，当偏压增加到达某一值时，此接面会进入突崩溃(avalanche breakdown)区，因而产生一电流。此因崩溃所产生的额外电子-空穴对(electron-holepairs)会使得P型阱122的电压位准上升，一直到沟道区126及发射极116间的PN接面变成顺偏压(forward biased)。使得此寄生横向NPN晶体管开始导通，且漏极112作为集电极，沟道区126作为基极(base)而源极116则为发射极。因而产生一基质电流路径(substrate current path)，使得ESD电路可借此经由垫位114导入至地。
图2为图1A内的NMOS晶体管106进入突崩溃(avalanchebreakdown)区内的电压电流图200。在此，电压VDS指的是漏-源极间电压，电流IDS则是漏-源极间电流。第一个突崩溃发生在电压VDS为Vt1时。如同图线202所示，寄生横向NPN晶体管导通会使得电压VDS往回跳，此现象称为返驰(snapback)，因而使得IC可借此将ESD电压锁在一个安全的电压准位，因而得到ESD防护。若是电流继续增加，则会在电压VDS为Vt2时发生第二个突崩溃，如同图线204所示。在此，电流IDS的值会增加至It2。
在发生ESD事件时，用于ESD防护电路里的NMOS晶体管，能越早导通越好，因核心电路可得到较佳的保护。为了能提早使NMOS晶体管导通，已有许多研究致力于降低其触发电压。其中一个做法为当ESD事件发生时，在NMOS晶体管的栅极上施加一偏压。此偏压可以在栅极之下，产生一个表面电流路径(surfacecurrent path)，用来提供除了一基质电流路径之外的排放ESD电流路径。因此，ESD电流可以同时借由表面电流路径及基质电流路径导出，ESD防护电路的触发电压亦降低。虽然有许多人在努力实现这个想法，然则并无达到完全满意的研究结果产生。有些解决方案并未证实可实行，其它的解决方法则会使得电路的布局变的太过复杂，而难以实现。
因此在ESD防护电路设计的领域中，相当需要一具可调整触发电压的ESD防护电路，以提供较良好的ESD防护，且不需要复杂的重新配置电路布局。
发明内容
根据上述的目的，本发明提出一种ESD防护电路，耦接于一第一垫位及一第二垫位之间，且该第二垫位耦接至地，用于一静电放电事件时，导出一静电放电电流。此ESD防护电路包含有一NMOS晶体管以及一电压微分模块。此NMOS晶体管耦接于该第一垫位及该第二垫位之间。此电压微分模块，耦接于该NMOS晶体管的栅极及该第二垫位之间，用于该静电放电事件时，于该栅极上产生一偏压，由此产生一除了基质电流路径外的表面电流路径，用以导引该静电放电电流。其中，该电压微分模块由一防护环的一区段所形成，用以提供一预设的电阻，且此电阻决定了加于该栅极上的偏压。
本发明是这样实现的：
本发明提供一种静电放电防护电路，耦接于一第一垫位及一第二垫位之间，且该第二垫位耦接至地，用于一静电放电事件时，导出一静电放电电流，该静电放电防护电路包含有：一NMOS晶体管，耦接于该第一垫位及该第二垫位之间；以及一电压微分模块，耦接于该NMOS晶体管的栅极及该第二垫位之间，用于该静电放电事件时，于该栅极上产生一偏压(bias)，由此产生除了一基质电流路径外的一表面电流路径，用以导引该静电放电电流(ESDcurrent)；其中，该电压微分模块由一防护环(guard ring)的一区段所形成，用以提供一预设的电阻，且此电阻决定了加于该栅极上的偏压。
本发明所述的静电放电防护电路，该区段具有两端与一和该防护环相齐的金属层接触。
本发明所述的静电放电防护电路，该金属层于该防护环的该区段上不连续。
本发明所述的静电放电防护电路，该防护环不为该金属层覆盖的该区段，包含有一金属硅化物层。
本发明所述的静电放电防护电路，该电压微分模块的电阻值可由变动该防护环的该区段长度来调整。
本发明所述的静电放电防护电路，该NMOS晶体管的一基底耦接至该第二垫位。
本发明所述的静电放电防护电路，进一步包含有至少一二极管耦接至该NMO S晶体管的栅极，且与该电压微分器串连，用以调整该栅极上的该偏压。
本发明所述的静电放电防护电路，进一步包含有一箝低电路耦接至该NMOS晶体管的栅极，用以使该NMOS晶体管于正常操作下，保持在关闭(off)状态。
本发明还提供一种静电放电防护电路，耦接于一第一垫位及一第二垫位之间，且该第二垫位耦接至地，所述静电放电防护电路包含有：一PMOS晶体管，耦接于该第一垫位及该第二垫位之间，用于一静电放电事件时，由该第一垫位导出一静电放电电流至该第二垫位；以及一电压微分模块，耦接于该PMOS晶体管的栅极及该第一垫位之间，用于该静电放电事件时，于该栅极上产生一偏压，由此产生除了一基质电流路径外的一表面电流路径，用以导引该静电放电电流；其中，该电压微分模块由一防护环的一区段所形成，用来提供一预设的电阻，且此电阻决定了加于该栅极的偏压。
本发明所述的静电放电防护电路，该区段具有两端与一和该防护环相齐的金属层接触。
本发明所述的静电放电防护电路，该金属层于该防护环的该区段上不连续。
本发明所述的静电放电防护电路，该防护环不为该金属层覆盖的该区段，包含有一金属硅化物层。
本发明所述的静电放电防护电路，该电压微分模块的电阻值可由变动该防护环的该区段长度来调整。
本发明所述的静电放电防护电路，该PMOS晶体管的一基底耦接至该第一垫位。
本发明所述的静电放电防护电路，进一步包含有至少一二极管耦接至该PMOS晶体管的栅极，且与该电压微分器串连，用以调整该栅极上的该偏压。
附图说明
图1A及图1B为一使用GGNMOS晶体管的传统ESD防护电路示意图以及其截面图；
图2为此传统ESD防护电路内的GGNMOS晶体管进入突崩溃(avalanche breakdown)区内的电压电流图；
图3A及图3B为根据本发明的一实施例，具可调整触发电压的ESD防护电路的电路图以及其截面图；
图4A及图4B为根据本发明的另一实施例，具可调整触发电压的ESD防护电路的电路图以及其截面图；
图5为根据本发明的另一实施例，具可调整触发电压的ESD防护电路的电路图；
图6为根据本发明的另一实施例，具可调整触发电压及一箝低(tie low)电路的ESD防护电路的电路图；
图7A为图1A的传统ESD防护电路的布局图；
图7B及图7C为根据本发明的实施例，ESD防护电路的布局图；
图8A及图8B为根据本发明的一实施例，揭露的ESD防护电路与传统ESD防护电路比较的实验结果图。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
图3A及图3B为根据本发明的一实施例，一ESD防护电路302的电路图以及其截面图304。在此实施例中，揭露了一具可调整触发电压的NMOS晶体管。其中，一电压微分模块，例如一电阻器，置于NMOS晶体管的栅极及地之间。此电阻器来自防护环的一区段，且可借由变动其长度来做调整。因此，改变了其阻值以及施加于NMOS晶体管上的偏压，也就是说此ESD防护电路的触发电压是可调的，且不需额外的元件，光罩，或是布局面积。此实施例提供了对防护环的创新利用，且此可调整触发电压亦增进了ESD防护电路的效能。
ESD防护电路302包含了一个NMOS晶体管308电性连接至第一垫位312及第二垫位310之间，且第一垫位312传送接收输出入信号，而第二垫位310则是电性连接至地。NMOS晶体管308的基底经由垫位310亦电性连接至地。一电压微分模块306，例如一个电阻器，耦接于NMOS晶体管308的栅极及第二垫位310之间。在此实施例中，电压微分模块306是由防护环的一区段所形成，在NMOS晶体管308的栅极及第二垫位310间提供电阻。
在正常操作时，由于栅极经由第二垫位310耦接至地，所以NMOS晶体管308会一直保持在关闭的状态。电压输入信号会经由第一垫位312直接传至核心电路，而不会经由NMOS晶体管308导至接地的第二垫位310。也就是说，NMOS晶体管308在正常操作下，对核心电路而言，是如同隐形般，没有任何影响。
在ESD事件时，第一垫位312会接收到一ESD电流，使得NMOS晶体管308漏极上的电压位准立即上升。最后导致NMOS晶体管308进入突崩溃区，且借由基质电流路径开始导通。ESD电流因此会被导至防护环，也就是NMOS晶体管308与第二垫位310的连接部分。经由此电压微分模块306的电流，会因其阻值，在NMOS晶体管308的栅极形成一偏压，因而使得NMOS晶体管308提早导通，且于栅极之下产生一除了基质电流路径的表面电流路径。因此，NMOS晶体管308的触发电压降低了，且较早对ESD电流产生回应。所以ESD防护电路302，以整体看来，具有较佳的效能。
图3B为图3A里的ESD防护电路302的截面图304。一个P型阱314设置于半导体基质上，一个或多个隔离结构(isolationstructure)316置于P型阱314上，其亦为NMOS晶体管308形成的区域。NMOS晶体管308包含有一栅极，且此栅极由一栅导体(gate conductor)318置于一栅介电层(gate dielectriclayer)320上所形成。有两个N型扩散区，设置于位于P型阱314上的栅介电层320的两旁，作为一源极跟一漏极。一P型扩散区324设置于P型阱314上的隔离结构316旁，用以与基质相连接。NMOS晶体管308的漏极电性连接至第一垫位312，源极电性连接至扩散区324，再电性连接至地，或是如同图3A所示，接至第二垫位310。接地的防护环326有一部分为在P型阱314上的P型扩散区326’。此防护环326环绕在NMOS晶体管308与其它装置被放置的区域内。典型的防护环326由一多晶硅层(polysilicon layer)及一金属硅化物层(silicide layer)堆栈而成，且与一个或多个金属层(metal layer)彼此对齐，经由内部接线与金属层相连接。金属层的一部分被移除，以露出一区段的防护环326的金属硅化物层，形成与栅导体318相连的电压微分模块306。此电压微分模块306的阻值由所曝露出的区段特性决定。当ESD电流流经此电压微分模块306时，由于其阻抗，会使得产生一偏压电压降。此偏压会帮助晶体管308导通，除了因突崩溃产生的一通过源极/漏极扩散区322的基质电流路径，且于栅极介电层320之下产生一表面电流路径。因为此二电流路径，使得E SD防护电路304的触发电压被降低了。
由于电压微分模块306的阻值是由曝露出的硅化物/多晶硅合成物的长度决定，故施加至栅导体318的偏压可由控制硅化物/多晶硅合成物的长度来做调整。由于电压微分模块306是由防护环所形成，因此并不会耗费到多余的布局面积，ESD防护电路304亦不需要复杂的设计便可达到较佳的ESD防护能力。
图4A为根据本发明的另一实施例，ESD防护电路402的电路图。此ESD防护电路402包含了一个PMOS(P-type metaloxide semiconductor)晶体管408电性连接至第一垫位412及该第二垫位410之间，且第一垫位412传送或接收输出入信号，而第二垫位410则电性连接至地，第一垫位412更进一步接收核心电路的输出入信号。PMOS晶体管408的基底电性连接至第一垫位412，且借其传送或接收输出入信号。一电压微分模块406，例如一个电阻器，耦接于PMOS晶体管408的栅极及第一垫位412之间。在此实施例中，电压微分模块406是由防护环的一区段所形成，在PMOS晶体管408的栅极及第一垫位412间提供电阻。
在正常操作时，由于栅极经由第一垫位412接收高电压输入，所以PMOS晶体管408会一直保持在关闭的状态。输入信号会直接传至核心电路，而不会经由PMOS晶体管408导至接地的第二垫位410。也就是说，PMOS晶体管408在正常操作下，对核心电路而言，是如同隐形般，没有任何影响。
在ESD事件时，大量的ESD电流会被导至此防护环，也就是PMOS晶体管408与第一垫位410的连接部分。经由此电压微分模块406的电流，会因为其阻值，在PMOS晶体管408的栅极与其基底间形成一个偏压，因而使得PMOS晶体管408导通，且于栅极之下产生一除了基质电流路径的表面电流路径。因此，PMOS晶体管408的触发电压降低了，且较早对ESD电流产生回应。所以ESD防护电路402，以整体看来，具有较佳的效能。
图4B为图4A里的ESD防护电路402的截面图404。一N型阱414设置于半导体基质上，一个或多个隔离结构(isolationstructure)416置于N型阱414上，其亦为PMOS晶体管408形成的区域。PMOS晶体管408包含有一栅极，且此栅极由一栅导体(gate conductor)418置于一栅介电层(gate dielectriclayer)420上所形成。有两个P型扩散区422，设置于位于N型阱414上的栅介电层420的两旁，作为一源极及一漏极。一N型扩散区424设置于N型阱414上的隔离结构416旁，用以与基质相连接。PMOS晶体管408的漏极电性连接至地，源极则电性连接至扩散区424，再电性连接至第一垫位412。防护环426有一部分为在N型阱414上的N型扩散区426’。防护环426环绕在PMOS晶体管408与其它装置放置的区域。典型的防护环426包含有一金属硅化物层(silicide layer)，且其与一个或多个金属层(metal layer)彼此对齐，经由内部接线与金属层连接。一部分的金属层被移除，以露出防护环426一区段的金属硅化物层，形成与栅导体418相连的电压微分模块406。当ESD电流流经此电压微分模块406时，由于其阻抗，使得于栅导体418及N型阱414间产生一偏压电压。此偏压会帮助PMOS晶体管408导通，除了因突崩溃产生的一通过源极/漏极扩散区422的基质电流路径，且于栅极介电层420之下产生一表面电流路径。
由于电压微分模块406的阻值是由曝露出的硅化物合成物的长度决定，故栅导体418及N型阱间的偏压可由控制硅化物合成物的长度来做调整。由于电压微分模块406是由防护环所形成，因此并不会耗费到多余的布局面积，ESD防护电路404亦不需要复杂的设计便可达到较佳的ESD防护能力。
图5为根据本发明的另一实施例，ESD防护电路500的电路图。ESD防护电路500与图3A的ESD防护电路302极为相似，除了在ESD防护电路500里，有一由多个串连的二极管构成的二极管群502电性连接于NMOS晶体管504的栅极与电阻506之间。其中，电阻506由一段曝露于外的防护环所构成。二极管群502及电阻506即为电压微分模块。此一NMOS晶体管504电性连接至第一垫位508以及第二垫位510之间，且第一垫位508传送或接收输出入信号，而第二垫位510则是电性连接至地。
在正常操作时，由于其栅极经由二极管群502及电阻506耦接至地，所以NMOS晶体管504会一直保持在关闭的状态。电压输入信号会经由第一垫位508直接传至核心电路，而不会经由NMOS晶体管504导至接地的第二垫位510。换句话说，NMOS晶体管504在正常操作下，对核心电路而言，是如同隐形般，没有任何影响。
在ESD事件时，大量的ESD电流会被导至与第二垫位510电性连接的防护环。经由此一由二极管群502及电阻506集结而成的电压微分模块的电流，会因为其阻值，在NMOS晶体管504的栅极形成一偏压，因而使得NMOS晶体管504导通，且于栅极之下产生一用来导出ESD电流的表面电流路径。因此，NMOS晶体管504的触发电压降低了，且较早对ESD电流产生回应。所以ESD防护电路500，以整体看来，具有较佳的效能。
值得注意的是，PMOS晶体管连同一串连的二极管群及一电阻器亦可在本发明的另一实施例内使用。防护环的一区段亦可当作是此电阻器。虽然并无任何图式提及这种实施例，然则，本领域技术人员仍可根据之前的描述而能毫无困难地实现此种ESD防护电路。
图6为根据本发明的另一实施例，具一箝低(tie low)电路602的ESD防护电路600的电路图。此ESD防护电路600基本上为NMOS ESD防护电路604及箝低(tie low)电路602的组成。箝低电路602是用来确保NMOS ESD防护电路604在正常操作下，保持在关闭的状态。NMOS ESD防护电路604基本上与图5的ESD防护电路500的操作相同。箝低电路602操作于供应电压VCC下，在正常操作时，PMOS晶体管606用来拉高(pull up)电压准位，以提供电压VCC至NMOS晶体管608的栅极。晶体管608会因此而导通，且借由接线610，将NMOS ESD防护电路604的NMOS晶体管的栅极电性连接至地。也就是说，确保NMOS ESD防护电路604不会于正常操作时导通。
值得注意的是，PMOS晶体管连同一串连的二极管群及一电阻器亦可在本发明的另一实施例内使用。防护环的一区段亦可当作是此电阻器。拴高(tigh high)电路可以用来确保PMOS晶体管于正常操作时，保持在关闭的状态。虽然并无任何图式提及这种实施例，然则，本领域技术人员仍可根据之前的描述而能毫无困难地实现此ESD防护电路。
图7A为图1A中的传统ESD防护电路102的布局图700。多个垂直延伸放置的栅极结构706置于P型基质704上。水平延伸放置的N型掺杂区702置于位于P型基质704上的栅极结构706旁，当作是源极以及漏极。防护环708则环绕着由N型掺杂区702与栅极结构706形成的NMOS晶体管，且其由一金属硅化物层(未示于图7A中)组成，其中，此金属硅化物层与置于其上的金属层710借由层间接触窗(inter-level contact)712相连接。防护环708经由导线714进一步电性连接至栅极结构706。
正常操作时，防护环708接地，故栅极结构706亦耦接至地。因此，可确保由栅极结构706及N型掺杂区702组成的NMOS晶体管为关闭状态。于ESD事件发生时，因栅极结构706经由防护环708耦接至地，所以表面电流路径并不会于此栅极结构706下产生。因此，相对于如上讨论的可于ESD事件产生表面电流路径的ESD防护电路而言，ESD防护电路700的触发电压较高。
图7B为根据本发明的一实施例，如图3A的ESD防护电路302的布局图720。多个栅极结构726置于P型基质724之上。多个N型掺杂区722置于位于P型基质724上的栅极结构726旁，当作是源极以及漏极。防护环728则环绕着由N型掺杂区722与栅极结构726形成的NMOS晶体管，且其由一金属硅化物层组成，其中，此金属硅化物层与置于其上的金属层730借由层间接触窗(inter-level contaet)734相连接。防护环728经由导线736进一步电性连接至栅极结构726。
在此实施例中，一部分的金属层730被移除，而曝露出其下的金属硅化物层732。此露出的金属硅化物层732在流经电流时，会产生一阻抗。因此在ESD事件发生时，于栅导体726产生一偏压。
正常操作时，防护环728接地，故栅极结构726亦耦接至地。因此可确保由栅极结构726及N型掺杂区722组成的NMOS晶体管位为关闭状态，而ESD防护电路720亦不会影响核心电路的操作。于ESD事件发生时，ESD电流会被导向防护环728，且产生一大量电流。当此电流经由导线736流经曝露在外的金属硅化物层732时，会因其阻抗，于栅导体726产生一偏压。进而使得NMOS晶体管导通，于此栅极结构726下产生一表面电流路径。因此，ESD电流会除了通过一因NMOS晶体管突崩溃产生的基质电流路径外，亦可经由此表面电流路径，而转向导出至地，ESD防护电路720的触发电压因此降低了，其亦因此，相对传统的设计而言，较早对ESD事件起反应。
相对如图7A的传统布局而言，本发明的布局720并不需要额外的面积。利用一部分曝露在外的防护环728区段，便可以很简单地于NMOS晶体管的栅极上产生一偏压。此外，此偏压的大小可由调整防护环728曝露在外的区段长度来控制。如图7C所示，防护环744曝露在外的金属硅化物层742长度为图7B的曝露在外的金属硅化物层732长度的一半。因此，曝露在外的金属硅化物层742的阻抗为曝露在外的金属硅化物层732的阻抗的一半。因此，由此曝露在外的金属硅化物层742所产生的偏压为曝露在外的金属硅化物层732所产生的偏压的一半。
虽然图7B及图7C为使用NMOS晶体管的ESD防护电路的布局图，然则，本领域技术人员可以毫无困难地使用相同的概念设计出使用PMOS晶体管的ESD防护电路的布局。
图8A为根据本发明的一实施例，ESD防护电路302(请参阅图3A)与传统的GGNMOS ESD防护电路102(请参阅图1A)的临界电压(threshold voltage)比较图800。如同图800所示，传统ESD防护电路102的触发电压大约为5.3伏特(V)。而ESD防护电路302的触发电压则大约为3.75伏特(V)。于传统ESD防护电路102及ES D防护电路302内被转向导出的电流量大约是相同的。此较低的触发电压使得ESD防护电路302可以较快于ESD事件发生时起防护作用。
图8B为根据本发明的一实施例，GGNMOS型ESD防护电路302(请参阅图3A)与非使用GGNMOS晶体管的传统ESD防护电路的等效电阻(equivalent resistances)比较图820。如同图820所示，非使用GGNMOS晶体管的传统ESD防护电路的阻抗较GGNMOS ESD防护电路的阻抗大许多。因此，GGNMOS型ESD防护电路302可较其它种类的ESD防护电路导出更大量的ESD电流。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
106：NMOS晶体管
108：栅极
110：信号输入垫位
112：漏极
114：接地垫位
116：源极
118：基底
122：P型阱
126：沟道区
302：ESD防护电路
306：电压微分模块
308：NMOS晶体管
310：第二垫位
312：第一垫位
314：P型阱
316：隔离结构
318：栅导体
320：栅介电层
324：P型扩散区
326、326’：防护环
406：电压微分模块
408：PMOS晶体管
410：第二垫位
412：第一垫位
414：N型阱
416：隔离结构
418：栅导体
420：栅介电层
422：P型扩散区
424：N型扩散区
426、426’：防护环
502：二极管
504：NMOS晶体管
506：电阻
508：第一垫位
510：第二垫位
602：箝低电路
604：NMOS ESD防护电路
606：PMOS晶体管
608：NMOS晶体管
702：N型掺杂区
704：P型基质
706：栅极结构
708：防护环
710：金属层
712：层间接触窗
722：N型掺杂区
724：P型基质
726：栅极结构
728：防护环
730：金属层
734：层间接触窗
736：导线

Claims (15)

1、一种静电放电防护电路，耦接于一第一垫位及一第二垫位之间，且该第二垫位耦接至地，用于一静电放电事件时，导出一静电放电电流，该静电放电防护电路包含有：
一N型金属氧化物半导体晶体管，耦接于该第一垫位及该第二垫位之间；以及
一电压微分模块，耦接于该N型金属氧化物半导体晶体管的栅极及该第二垫位之间，用于该静电放电事件时，于该栅极上产生一偏压，由此产生除了一基质电流路径外的一表面电流路径，用以导引该静电放电电流；
其中，该电压微分模块由一防护环的一区段所形成，用以提供一预设的电阻，且此电阻决定了加于该栅极上的偏压。
2、根据权利要求1所述的静电放电防护电路，其特征在于：该区段具有两端与一和该防护环相齐的金属层接触。
3、根据权利要求2所述的静电放电防护电路，其特征在于：该金属层于该防护环的该区段上不连续。
4、根据权利要求3所述的静电放电防护电路，其特征在于：该防护环不为该金属层覆盖的该区段，包含有一金属硅化物层。
5、根据权利要求1所述的静电放电防护电路，其特征在于：该电压微分模块的电阻值可由变动该防护环的该区段长度来调整。
6、根据权利要求1所述的静电放电防护电路，其特征在于：该N型金属氧化物半导体晶体管的一基底耦接至该第二垫位。
7、根据权利要求1所述的静电放电防护电路，其特征在于：进一步包含有至少一二极管耦接至该N型金属氧化物半导体晶体管的栅极，且与该电压微分器串连，用以调整该栅极上的该偏压。
8、根据权利要求7所述的静电放电防护电路，其特征在于：进一步包含有一箝低电路耦接至该N型金属氧化物半导体晶体管的栅极，用以使该N型金属氧化物半导体晶体管于正常操作下，保持在关闭状态。
9、一种静电放电防护电路，耦接于一第一垫位及一第二垫位之间，且该第二垫位耦接至地，所述静电放电防护电路包含有：
一P型金属氧化物半导体晶体管，耦接于该第一垫位及该第二垫位之间，用于一静电放电事件时，由该第一垫位导出一静电放电电流至该第二垫位；以及
一电压微分模块，耦接于该P型金属氧化物半导体晶体管的栅极及该第一垫位之间，用于该静电放电事件时，于该栅极上产生一偏压，由此产生除了一基质电流路径外的一表面电流路径，用以导引该静电放电电流；
其中，该电压微分模块由一防护环的一区段所形成，用来提供一预设的电阻，且此电阻决定了加于该栅极的偏压。
10、根据权利要求9所述的静电放电防护电路，其特征在于：该区段具有两端与一和该防护环相齐的金属层接触。
11、根据权利要求10所述的静电放电防护电路，其特征在于：该金属层于该防护环的该区段上不连续。
12、根据权利要求11所述的静电放电防护电路，其特征在于：该防护环不为该金属层覆盖的该区段，包含有一金属硅化物层。
13、根据权利要求9所述的静电放电防护电路，其特征在于：该电压微分模块的电阻值可由变动该防护环的该区段长度来调整。
14、根据权利要求9所述的静电放电防护电路，其特征在于：该P型金属氧化物半导体晶体管的一基底耦接至该第一垫位。
15、根据权利要求9所述的静电放电防护电路，其特征在于：进一步包含有至少一二极管耦接至该P型金属氧化物半导体晶体管的栅极，且与该电压微分器串连，用以调整该栅极上的该偏压。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102983130A (zh) * 2011-09-05 2013-03-20 中芯国际集成电路制造(上海)有限公司 集成电路静电释放保护电路及其制造方法
CN104143820A (zh) * 2013-05-08 2014-11-12 博通集成电路（上海）有限公司 静电放电保护电路及方法
CN105870117A (zh) * 2015-02-05 2016-08-17 精工半导体有限公司 半导体装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7221183B2 (en) * 2005-02-23 2007-05-22 Taiwan Semiconductor Manufacturing Company Tie-high and tie-low circuit
US7549135B2 (en) * 2006-12-05 2009-06-16 International Business Machines Corporation Design methodology of guard ring design resistance optimization for latchup prevention
TW200830532A (en) * 2007-01-05 2008-07-16 Realtek Semiconductor Corp MOSFET with ESD protection and voltage-stabilizing capacitor, and method for manufacturing the same
US7672101B2 (en) * 2007-09-10 2010-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. ESD protection circuit and method
US8643111B1 (en) * 2012-08-22 2014-02-04 Vanguard International Semiconductor Corporation Electrostatic discharge (ESD) protection device
KR102016986B1 (ko) 2013-01-25 2019-09-02 삼성전자주식회사 엘디모스 트랜지스터 기반의 다이오드 및 이를 포함하는 정전기 방전 보호 회로
US8987067B2 (en) 2013-03-01 2015-03-24 International Business Machines Corporation Segmented guard ring structures with electrically insulated gap structures and design structures thereof
JP6624912B2 (ja) * 2015-02-05 2019-12-25 エイブリック株式会社 半導体装置
US11251176B2 (en) 2019-11-07 2022-02-15 Nxp B.V. Apparatus for suppressing parasitic leakage from I/O-pins to substrate in floating-rail ESD protection networks
US11296502B2 (en) 2020-07-22 2022-04-05 Taiwan Semiconductor Manufacturing Company Limited Electrostatic discharge protection circuit
TWI747510B (zh) * 2020-09-21 2021-11-21 世界先進積體電路股份有限公司 靜電放電保護電路以及半導體電路
US11955474B2 (en) * 2022-08-22 2024-04-09 Nanya Technology Corporation Semiconductor layout for electrostatic discharge protection, electrostatic discharge protection circuit, and method for forming the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5371411A (en) * 1980-09-01 1994-12-06 Hitachi, Ltd. Resin molded type semiconductor device having a conductor film
JPS59232467A (ja) * 1983-06-16 1984-12-27 Toshiba Corp ガ−ドリング付きシヨツトキ−バリヤ−ダイオ−ド
JP3624357B2 (ja) * 1995-08-22 2005-03-02 富士通株式会社 ヘテロ接合バイポーラトランジスタの製造方法
SG86407A1 (en) * 2000-06-13 2002-02-19 Texas Instr Singapore Pte Ltd Regenerative tie-high tie-low cell
TW502459B (en) * 2001-01-03 2002-09-11 Taiwan Semiconductor Mfg Diode structure with high electrostatic discharge protection and electrostatic discharge protection circuit design of the diode
ATE520186T1 (de) * 2001-03-16 2011-08-15 Sofics Bvba Strukturen zum schutz vor elektrostatischen entladungen für schnelle technologien mit gemischten und ultraniedrigen spannungsversorgungen
US7068482B2 (en) * 2003-03-14 2006-06-27 United Microelectronics Corp. BiCMOS electrostatic discharge power clamp
US20040245592A1 (en) * 2003-05-01 2004-12-09 Yale University Solid state microchannel plate photodetector
US7229866B2 (en) * 2004-03-15 2007-06-12 Velox Semiconductor Corporation Non-activated guard ring for semiconductor devices
US7323752B2 (en) * 2004-09-30 2008-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. ESD protection circuit with floating diffusion regions

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102983130A (zh) * 2011-09-05 2013-03-20 中芯国际集成电路制造(上海)有限公司 集成电路静电释放保护电路及其制造方法
CN104143820A (zh) * 2013-05-08 2014-11-12 博通集成电路（上海）有限公司 静电放电保护电路及方法
CN105870117A (zh) * 2015-02-05 2016-08-17 精工半导体有限公司 半导体装置
CN105870117B (zh) * 2015-02-05 2020-09-25 艾普凌科有限公司 半导体装置

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