CN103187411A

CN103187411A - 半导体器件的保护电路

Info

Publication number: CN103187411A
Application number: CN2011104562856A
Authority: CN
Inventors: 周华阳; 宋永梁
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2011-12-30
Filing date: 2011-12-30
Publication date: 2013-07-03
Anticipated expiration: 2031-12-30
Also published as: CN103187411B

Abstract

本发明提供一种半导体器件的保护电路，所述半导体器件包括MOSFET，该保护电路包括一PNP晶体管或NPN晶体管，且PNP晶体管的一个P型半导体或NPN晶体管的一个N型半导体接地。半导体器件中的保护电路既能确保半导体器件能避免等离子体造成的损伤，又能确保半导体器件能进行TDDB、Charge Pumping、AC NBTI等可靠性测试，进而能全面、正确评估半导体器件的可靠性。并且，半导体器件进行等离子体加工时，该保护电路能确保半导体器件表面的电荷被完全导走，避免累积电荷对半导体器件造成损伤，提高了半导体器件的性能。

Description

半导体器件的保护电路

技术领域

本发明涉及半导体器件领域，特别是涉及一种半导体器件的保护电路。

背景技术

随着超大规模集成电路的发展，等离子体技术在半导体工艺中的应用日益增多，由等离子体工艺对半导体器件损伤而引起的可靠性问题在八十年代就已提出来。半导体器件尺寸进入深亚微米量级以后，其结构上采用多层金属布线以解决金属化问题，其制作工艺上则需要在等离子体中经过多次金属刻蚀、绝缘介质沉积和具有高纵横比孔的刻蚀，也就是说随着半导体器件尺寸的减小，等离子体技术在半导体工艺中所占的比重越来越大。同时由于深亚微米半导体器件对工艺的要求更加苛刻，如需要对大纵横比孔进行刻蚀及材料淀积，导致高密度等离子体的应用日益增多，加重了等离子体工艺对器件损伤的程度，严重影响半导体器件的性能及可靠性，还有可能造成半导体器件永久失效，降低了成品率，增加了生产成本。

一般来说，等离子体工艺对半导体器件的损伤主要是由充电效应与辐射效应引起。其中，充电效应对半导体器件损伤的机理如下：等离子体中含有等量的正、负带电粒子，由于电子质量小，运动速度远大于离子的运动速度，它可在半导体器件表面建立负电势，直到电子电流和离子电流相等，这时，半导体器件表面没有电荷积累，这是在理想的均匀等离子体中的情形。实际上等离子体的均匀性难以达到。一方面为了加工工艺的需要，在等离子体中引入的电场和磁场破坏了等离子体的均匀性；另一方面在十几英寸的被加工芯片表面保持等离子体的均匀性也是一件非常困难的事情。因此，半导体器件表面总是存在局部电子电流和离子电流不相等，造成半导体器件表面形成电荷积累，并导致半导体器件性能的退化甚至失效。

因此，在对半导体器件进行等离子体加工时，为了避免半导体器件表面形成电荷积累，半导体器件中形成MOSFET之后，通常会在半导体器件中设置一保护电路。如图1所示，半导体器件包括MOSFET 1，MOSFET 1为一N型晶体管，它形成在半导体衬底(未图示)的P阱2内。半导体器件的保护电路为一PN结二极管3，PN结二极管3由一个P型半导体、一个N型半导体构成，通过在P阱2内设置一包含N型掺杂物的掺杂区4，则P阱2和包含N型掺杂物的掺杂区4可构成所述PN结二极管3。由于P阱2通常接地，这样，当对半导体器件进行等离子体加工时，半导体器件表面积累的电荷可从PN结二极管3导走，以实现对半导体器件进行保护。

为保证半导体器件的质量，常常需对半导体器件进行可靠性测试(Reliability Test)。在对半导体器件进行可靠性测试时，往往会对半导体器件施加一种或多种加速应力，以加速半导体器件的退化，从而评估半导体器件的可使用寿命。电应力是一种常用的加速应力，它可以是电压、电流、功率等。因此，当对半导体器件进行可靠性测试时，可采用电压作为加速应力，并将电压施加在半导体器件的某个结构，如栅氧化层上，施加的电压会加速半导体器件的退化。

常见的MOSFET可靠性测试包括热载流子注入(Hot Carrier Injection，HCI)测试、阈值电压稳定性(Threshold Voltage Stability，VT Stability)测试、直流测试条件下的负偏压不稳定测试(Direct Current Negative BiasTemperature Instability，DC NBTI)测试。上述包含PN结二极管保护电路的半导体器件能进行上述常见的MOSFET可靠性测试，以评估半导体器件的可靠性。

然而，随着半导体集成电路集成度的持续提高，对集成电路可靠性要求也不断提高，因此还需对包含MOSFET的半导体器件进行TDDB(TimeDependent Dielectric Breakdown，与时间有关的介质击穿)、Charge Pumping(电荷泵)、AC NBTI(Alternative Current Negative Bias Temperature Instability，交流测试条件下的负偏压不稳定)等可靠性测试。其中，TDDB测试又包括几种不同的测试方法，根据TDDB测试过程中加速应力及测试条件的不同，TDDB测试大体上可分为两大类：累积模式(accumulation mode)下的TDDB测试、累积及反型模式(inversion mode)下的TDDB测试。累积模式下的TDDB测试是指当对MOSFET进行测试时MOSFET在累积模式下工作(MOSFET有两种工作模式：反型模式、累积模式，一般情况下，MOSFET在反型模式下工作)；累积及反型模式下的TDDB测试是指当对MOSFET进行测试时，MOSFET分别在反型模式、累积模式下工作。

对包含MOSFET的半导体器件进行上述HCI、VT Stability、DC NBTI、TDDB(包括累积模式下的TDDB、累积及反型模式下的TDDB)、ChargePumping、AC NBTI等可靠性测试时，存在以下三种情形：只有当MOSFET在反型模式下工作时，HCI、VT Stability、DC NBTI等可靠性测试才能进行并能准确评估半导体器件器件的可靠性；只有当MOSFET在累积模式下工作时，累积模式下的TDDB可靠性测试才能进行并能准确评估半导体器件的可靠性；当MOSFET既能在反型模式又能在累积模式下工作时，Charge Pumping、AC NBTI、累积及反型模式下的TDDB等可靠性测试才能进行并能准确评估半导体器件的可靠性。因此，当需对包括MOSFET的半导体器件同时进行TDDB、Charge Pumping、AC NBTI等可靠性测试时，需要求半导体器件中的MOSFET既能在反型模式下工作，又能在累积模式下工作。

当包含MOSFET的半导体器件中存在如图1所示的PN结二极管保护电路时，由于二极管具有反向击穿的电学特性，当使MOSFET既在反型模式下工作，又在累积模式下工作，以进行TDDB、Charge Pumping、AC NBTI等可靠性测试时，半导体器件会产生短路，以致不能全面、正确评估半导体器件的可靠性。

鉴于此，确有必要在包含MOSFET的半导体器件中设置一种新的保护电路，该保护电路既能确保半导体器件能避免等离子体造成的损伤，又能确保半导体器件能进行TDDB、Charge Pumping、AC NBTI等可靠性测试，以全面、正确评估半导体器件的可靠性。

发明内容

本发明要解决的问题是：包含MOSFET的半导体器件中的保护电路不能同时确保半导体器件能避免等离子体造成的损伤及能进行TDDB、ChargePumping、AC NBTI等可靠性测试，导致不能全面、正确评估半导体器件的可靠性。

为解决这个问题，本发明在半导体器件中设置一种新的保护电路，该保护电路包括一PNP晶体管(由两个P型半导体、一个N型半导体构成)或NPN晶体管(由两个N型半导体、一个P型半导体构成)，且PNP晶体管的一个P型半导体或NPN晶体管的一个N型半导体接地。这样，当对半导体器件进行等离子体加工时，累积在半导体器件表面的电荷会从保护电路中的PNP晶体管或NPN晶体管导走，以实现对半导体器件的保护作用。

并且，PNP晶体管、NPN晶体管可视作由两个PN结构成，一个为正向PN结，另一个为反向PN结，正向PN结的导电能力比反向PN结的导电能力强，PNP晶体管、NPN晶体管的导电能力取决于导电能力弱的PN结，由于等离子体加工是在高温、UV光照条件下进行，PNP晶体管或NPN晶体管中反向PN结的反向饱和电流会增大(即该PN结的导电能力增强)，因此，该保护电路能确保半导体器件表面的电荷被完全导走，避免累积电荷对半导体器件造成损伤，提高了半导体器件的性能。

另外，由于PNP晶体管、NPN晶体管的电学特性，可对半导体器件进行TDDB(包括累积模式下的TDDB、累积及反型模式下的TDDB)、ChargePumping、AC NBTI等可靠性测试，从而能全面、正确评估半导体器件的可靠性。

因此，本发明提供了一种半导体器件的保护电路，所述半导体器件包括MOSFET，所述保护电路包括PNP晶体管，所述PNP晶体管包括两个P型半导体、一个位于两个所述P型半导体之间的N型半导体，一个P型半导体与MOSFET的栅极电连接，另一个P型半导体接地。

可选的，所述MOSFET设在半导体衬底的第一阱内，所述PNP晶体管的N型半导体是设在半导体衬底内的含有N型掺杂物的第二阱，所述第二阱与所述第一阱之间存在间隔，所述PNP晶体管的两个P型半导体是设在所述第二阱内且彼此之间存在间隔的含有P型掺杂物的第一掺杂区及第二掺杂区。

可选的，所述第一阱内设有含有P型掺杂物或N型掺杂物的第三掺杂区，所述MOSFET的栅极及第一掺杂区、第二掺杂区、第三掺杂区上方均设有导电塞，所述栅极上方的导电塞与所述第一掺杂区上方的导电塞通过金属互连线电连接，所述第二掺杂区上方的导电塞与所述第三掺杂区上方的导电塞通过金属互连线电连接，所述第一阱接地。

同时，本发明还提出了另一种半导体器件的保护电路，所述半导体器件包括MOSFET，所述保护电路包括NPN晶体管，所述NPN晶体管包括两个N型半导体、一个位于两个所述N型半导体之间的P型半导体，一个N型半导体与MOSFET的栅极电连接，另一个N型半导体接地。

可选的，所述MOSFET设在半导体衬底的第一阱内，所述NPN晶体管的P型半导体是设在半导体衬底内的含有P型掺杂物的第二阱，所述第二阱与所述第一阱之间存在间隔，所述NPN晶体管的两个N型半导体是设在所述第二阱内且彼此之间存在间隔的含有N型掺杂物的第一掺杂区及第二掺杂区。

与现有技术相比，本发明具有以下优点：

半导体器件中的保护电路既能确保半导体器件能避免等离子体造成的损伤，又能确保半导体器件能进行TDDB、Charge Pumping、AC NBTI等可靠性测试，进而能全面、正确评估半导体器件的可靠性。并且，半导体器件进行等离子体加工时，该保护电路能确保半导体器件表面的电荷被完全导走，避免累积电荷对半导体器件造成损伤，提高了半导体器件的性能。

附图说明

图1是现有技术中包含MOSFET的半导体器件的保护电路的结构示意图。

图2是本发明的实施例一中保护电路的结构示意图。

图3是本发明的实施例二中保护电路的结构示意图。

具体实施方式

下面结合附图，通过具体实施例一、实施例二，对本发明的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。根据这些实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。

实施例一

本发明中所述半导体器件包括MOSFET，当然半导体器件中还可包括其它半导体元件。半导体器件的保护电路包括PNP晶体管，其包括两个P型半导体、一个位于两个P型半导体之间的N型半导体。PNP晶体管可由硅或锗材料制成，两个P型半导体为重掺杂型半导体，N型半导体为轻掺杂型半导体。PNP晶体管的其中一个P型半导体与MOSFET的栅极电连接，另一个P型半导体接地，这样，当对半导体器件进行等离子体加工时，累积在半导体器件表面的电荷可被导走，避免对半导体器件造成损伤。

在本实施例中，MOSFET以NMOS为例，在本发明的其它实施例中MOSFET也可以为PMOS。如图2所示，MOSFET包括栅极11、源极/漏极12，MOSFET形成在半导体衬底(未图示)的第一阱13内，第一阱13含有P型掺杂物，是由阱的离子注入工艺形成。PNP晶体管可由多种结构形式构成，在本实施例中，PNP晶体管14的N型半导体是设在半导体衬底内的含有N型掺杂物的第二阱14a，第二阱14a与第一阱13之间存在间隔，PNP晶体管14的两个P型半导体是设在第二阱14a内且彼此之间存在间隔的含有P型掺杂物的第一掺杂区14b及第二掺杂区14c，第二阱14a、第一掺杂区14b、第二掺杂区14c构成PNP晶体管14。当PNP晶体管14由上述结构形式构成时，PNP晶体管14可由离子注入工艺形成，与半导体器件的制程兼容，制作很方便。

继续参图2所示，PNP晶体管14的其中一个P型半导体(即第一掺杂区14b)与MOSFET的栅极11可通过以下方式电连接在一起：MOSFET栅极11及含有P型掺杂物的第一掺杂区14b上方设有导电塞15，导电塞15是由通孔及填充在通孔内的导电金属构成，MOSFET栅极11上方的导电塞15与第一掺杂区14b上方的导电塞15通过金属互连线16电连接在一起。

继续参图2所示，MOSFET所在的第一阱13通常接地，因此，PNP晶体管14的另一个P型半导体(即第二掺杂区14c)可通过以下方式接地：第一阱13内设有含有P型掺杂物或N型掺杂物的第三掺杂区17，第三掺杂区17、第二掺杂区14c上方均设有导电塞15，第三掺杂区17上方的导电塞15与第二掺杂区14c上方的导电塞15通过金属互连线16电连接在一起。

PNP晶体管可视作由两个PN结构成，一个为正向PN结，另一个为反向PN结，正向PN结的导电能力比反向PN结的导电能力强，而PNP晶体管的导电能力取决于导电能力弱的PN结，即反向PN结。PN结的反向饱和电流与温度紧密相关，且随温度升高而增大，当温度升高10℃时，其反向饱和电流能增大一倍。另外，PN结的反向饱和电流还与光照有关，当PN结暴露在光照条件下，它的反向饱和电流能增大，且随着光波长、光照强度的增加而增大。对PNP晶体管进行不同阶段的测试发现，当PNP晶体管没有暴露于等离子体环境之前，其反向PN结的反向饱和电流大约为0.1pA；当PNP晶体管暴露于等离子体环境之后，在高温及UV光照条件的作用下，反向PN结的反向饱和电流大于10pA。PN结的反向饱和电流大小与PN结的导电能力紧密相关，当PN结的反向饱和电流越大时，其导电能力越强。因此，半导体器件中保护电路能确保半导体器件表面的电荷被完全导走，避免累积电荷对半导体器件造成损伤，提高了半导体器件的性能。

半导体器件中设置上述保护电路之后，可对半导体器件进行可靠性测试，包括常见的热载流子注入(HCI)测试、阈值电压稳定性(VT Stability)测试、直流条件下的负偏压不稳定测试(DC NBTI)测试，还包括TDDB(包括累积模式下的TDDB、累积及反型模式下的TDDB)、Charge Pumping、AC NBTI等测试，以全面、正确评估半导体器件的可靠性。

实施例二

本发明中所述半导体器件包括MOSFET，当然半导体器件中还可包括其它半导体元件。半导体器件的保护电路包括NPN晶体管，其包括两个N型半导体、一个位于两个N型半导体之间的P型半导体。NPN晶体管可由硅或锗材料制成，两个N型半导体为重掺杂型半导体，P型半导体为轻掺杂型半导体。NPN晶体管的其中一个N型半导体与MOSFET的栅极电连接，另一个N型半导体接地，这样，当对半导体器件进行等离子体加工时，累积在半导体器件表面的电荷可被导走，避免对半导体器件造成损伤。

在本实施例中，MOSFET继续以NMOS为例。如图3所示，MOSFET包括栅极11、源极/漏极12，MOSFET形成在半导体衬底(未图示)的第一阱13内，第一阱13含有P型掺杂物，是由阱的离子注入工艺形成。NPN晶体管可由多种结构形式构成，在本实施例中，NPN晶体管14的P型半导体是设在半导体衬底内的含有P型掺杂物的第二阱14a，第二阱14a与第一阱13之间存在间隔，NPN晶体管14的两个N型半导体是设在第二阱14a内且彼此之间存在间隔的含有N型掺杂物的第一掺杂区14b及第二掺杂区14c，第二阱14a、第一掺杂区14b、第二掺杂区14c构成NPN晶体管14。当NPN晶体管14由上述结构形式构成时，NPN晶体管14可由离子注入工艺形成，与半导体器件的制程兼容，制作很方便。

继续参图3所示，NPN晶体管14的其中一个N型半导体(即第一掺杂区14b)与MOSFET的栅极11可通过以下方式电连接在一起：MOSFET栅极11及含有N型掺杂物的第一掺杂区14b上方设有导电塞15，导电塞15是由通孔及填充在通孔内的导电金属构成，MOSFET栅极11上方的导电塞15与第一掺杂区14b上方的导电塞15通过金属互连线16电连接在一起。

继续参图3所示，MOSFET所在的第一阱13通常接地，因此，NPN晶体管14的另一个N型半导体(即第二掺杂区14c)可通过以下方式接地：第一阱13内设有含有P型掺杂物或N型掺杂物的第三掺杂区17，第三掺杂区17、第二掺杂区14c上方均设有导电塞15，第三掺杂区17上方的导电塞15与第二掺杂区14c上方的导电塞15通过金属互连线16电连接在一起。

NPN晶体管可视作由两个PN结构成，一个为正向PN结，另一个为反向PN结，正向PN结的导电能力比反向PN结的导电能力强，而NPN晶体管的导电能力取决于导电能力弱的PN结，即反向PN结。PN结的反向饱和电流与温度紧密相关，且随温度升高而增大，当温度升高10℃时，其反向饱和电流能增大一倍。另外，PN结的反向饱和电流还与光照有关，当PN结暴露在光照条件下，它的反向饱和电流能增大，且随着光波长、光照强度的增加而增大。对NPN晶体管进行不同阶段的测试发现，当NPN晶体管没有暴露于等离子体环境之前，其反向PN结的反向饱和电流大约为0.1pA；当NPN晶体管暴露于等离子体环境之后，在高温及UV光照条件的作用下，反向PN结的反向饱和电流大于10pA。PN结的反向饱和电流大小与PN结的导电能力紧密相关，当PN结的反向饱和电流越大时，其导电能力越强。因此，半导体器件中保护电路能确保半导体器件表面的电荷被完全导走，避免累积电荷对半导体器件造成损伤，提高了半导体器件的性能。

综上所述，本发明具有以下优点：

上述通过实施例的说明，应能使本领域专业技术人员更好地理解本发明，并能够再现和使用本发明。本领域的专业技术人员根据本文中所述的原理可以在不脱离本发明的实质和范围的情况下对上述实施例作各种变更和修改是显而易见的。因此，本发明不应被理解为限制于本文所示的上述实施例，其保护范围应由所附的权利要求书来界定。

Claims

1.一种半导体器件的保护电路，所述半导体器件包括MOSFET，其特征在于，所述保护电路包括PNP晶体管，所述PNP晶体管包括两个P型半导体、一个位于两个所述P型半导体之间的N型半导体，一个P型半导体与MOSFET的栅极电连接，另一个P型半导体接地。

2.根据权利要求1所述的半导体器件的保护电路，其特征在于，所述MOSFET设在半导体衬底的第一阱内，所述PNP晶体管的N型半导体是设在半导体衬底内的含有N型掺杂物的第二阱，所述第二阱与所述第一阱之间存在间隔，所述PNP晶体管的两个P型半导体是设在所述第二阱内且彼此之间存在间隔的含有P型掺杂物的第一掺杂区及第二掺杂区。

3.根据权利要求2所述的半导体器件的保护电路，其特征在于，所述第一阱内设有含有P型掺杂物或N型掺杂物的第三掺杂区，所述MOSFET的栅极及第一掺杂区、第二掺杂区、第三掺杂区上方均设有导电塞，所述栅极上方的导电塞与所述第一掺杂区上方的导电塞通过金属互连线电连接，所述第二掺杂区上方的导电塞与所述第三掺杂区上方的导电塞通过金属互连线电连接，所述第一阱接地。

4.一种半导体器件的保护电路，所述半导体器件包括MOSFET，其特征在于，所述保护电路包括NPN晶体管，所述NPN晶体管包括两个N型半导体、一个位于两个所述N型半导体之间的P型半导体，一个N型半导体与MOSFET的栅极电连接，另一个N型半导体接地。

5.根据权利要求4所述的半导体器件的保护电路，其特征在于，所述MOSFET设在半导体衬底的第一阱内，所述NPN晶体管的P型半导体是设在半导体衬底内的含有P型掺杂物的第二阱，所述第二阱与所述第一阱之间存在间隔，所述NPN晶体管的两个N型半导体是设在所述第二阱内且彼此之间存在间隔的含有N型掺杂物的第一掺杂区及第二掺杂区。

6.根据权利要求5所述的半导体器件的保护电路，其特征在于，所述第一阱内设有含有P型掺杂物或N型掺杂物的第三掺杂区，所述MOSFET的栅极及第一掺杂区、第二掺杂区、第三掺杂区上方均设有导电塞，所述栅极上方的导电塞与所述第一掺杂区上方的导电塞通过金属互连线电连接，所述第二掺杂区上方的导电塞与所述第三掺杂区上方的导电塞通过金属互连线电连接，所述第一阱接地。