CN111354723B - 半导体器件 - Google Patents

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Abstract

一种半导体器件，包括：形成在衬底之上的测试晶体管；形成在衬底的上部中的测试图案结构，其与所述测试晶体管间隔开；以及位于测试图案结构与测试晶体管之间的保护晶体管。

Description

半导体器件
相关申请的交叉引用
本申请要求2018年12月24日提交的申请号为10-2018-0168376的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本发明的各种实施例总体上涉及一种半导体器件，并且更具体地，涉及一种包括测试图案结构的半导体器件。本发明还涉及用于制造所述半导体器件的方法。
背景技术
在制造半导体器件时，形成薄膜的工艺和/或蚀刻薄膜的工艺可以执行若干次。利用等离子体的各种处理可以用于形成薄膜的工艺和蚀刻薄膜的工艺。
在等离子体处理中，与栅电极电连接的线层可以收集来自等离子体的电荷。结果，在栅极电介质层中可能发生等离子体诱导损伤(PID)。
此外，通常，当开发半导体器件时，可以通过使用测试图案来检查晶体管的特性。然而，仍然难以避免在形成测试图案时可能发生的等离子体诱导损伤(PID)。
因此，需要开发改进的能够防止晶体管的测试期间的等离子体诱导损伤的技术。
发明内容
本发明的各个实施例针对能够防止等离子体诱导损伤的半导体器件。
根据本发明的一个实施例，一种半导体器件包括：测试元件；测试图案结构；以及保护元件，其可操作地位于所述测试图案结构与所述测试元件之间，用于保护所述测试元件免受等离子体诱导损伤。
根据本发明的实施例，一种用于制造半导体器件的方法包括：在衬底的第一区域之上形成测试晶体管；形成与所述测试晶体管耦接的保护晶体管，并且所述保护晶体管形成在衬底的第二区域之上；形成与所述保护晶体管耦接的测试图案结构，并且所述测试图案结构形成在所述保护晶体管之上，其中，由所述测试图案结构引起的等离子体诱导损伤通过所述保护晶体管被释放到衬底。
通过以下结合附图对优选实施例的详细描述，将更好地理解本发明的这些和其他特征和优点。
附图说明
图1是根据本发明一个实施例的半导体器件的等效电路图。
图2是示出图1的半导体器件的实施例的截面图。
图3是示出根据本发明另一实施例的半导体器件的截面图。
图4是根据本发明另一实施例的半导体器件的等效电路图。
图5是根据本发明另一实施例的半导体器件的等效电路图。
图6A至图6D是示出根据本发明一个实施例的制造半导体器件的方法的截面图。
具体实施方式
下面将参考附图更详细地描述本发明的各个实施例。然而，本发明可以以不同的形式体现，并且不应被解释为局限于本文阐述的实施例。相反，提供这些实施例以使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本发明的范围。贯穿本公开，在本发明的各个附图和实施例中，相似的附图标记指代类似的部分。
如在本文中使用的，单数形式也意图包括复数形式，除非上下文明确地不这样指出。除非不这样说明或从上下文明确是指单数形式，否则在本申请和所附权利要求书中使用的冠词“一”和“一个”通常应被解释为意指“一个或更多个”。
应该理解，附图是所描述的器件的简化示意图，并且可能不包括众所周知的细节，以避免使本发明的特征模糊不清。
还应注意，在不脱离本发明的范围的情况下，一个实施例中存在的特征可以与另一实施例中的一个或更多个特征一起使用。在本发明的以下实施例中，通过不把测试图案的金属线直接耦接到要测试的图案(即，测试晶体管)的栅电极而是插入保护晶体管，可以最小化在要测试的图案(即，测试晶体管)上发生的等离子体诱导损伤。由于在后续工艺中产生的等离子体离子未被直接耦接到测试晶体管，因此测试晶体管可能不受后续工艺的等离子体诱导损伤的影响。
图1是根据本发明一个实施例的半导体器件的等效电路图。图2是示出图1的半导体器件的实施例的截面图。
参考图1和图2，半导体器件100可以包括测试元件R1、保护元件R2和测试图案结构R3。保护元件R2可以位于测试元件R1之前的级。例如，保护元件R2可以位于测试图案结构R3与测试元件R1之间。测试元件R1可以是晶体管，例如是MOSFET。保护元件R2可以包括开关元件。保护元件R2可以是晶体管，例如是MOSFET。
半导体器件100可以包括衬底101。衬底101可以由适用于半导体工艺的任何材料形成。衬底101可以包括半导体衬底。衬底101可以由包含硅的材料形成。衬底101可以包括硅、单晶硅、多晶硅、非晶硅、锗硅、单晶锗硅、多晶锗硅、碳掺杂的硅，它们的组合或它们的多层。衬底101可以包括诸如锗的其他半导体材料。衬底101可以包括III/V族半导体衬底，例如，诸如GaAs的化合物半导体衬底。衬底101可以包括SOI(绝缘体上硅)衬底。
测试晶体管R1和保护元件R2可以通过隔离层102彼此隔离。隔离层102可以通过浅沟槽隔离(STI)工艺形成。隔离层102可以包括硅氧化物、硅氮化物或它们的组合。根据本发明的另一实施例，测试晶体管R1与保护元件R2之间的隔离层102可以省略。
测试晶体管R1可以形成在器件区域DR中，并且保护元件R2和测试图案结构R3可以形成在测试区域TR中。器件区域DR和测试区域TR可以被隔离层102隔离。测试晶体管主体DB和保护元件主体TB可以形成在衬底101中。测试晶体管R1可以形成在测试晶体管主体DB中。保护元件R2可以形成在保护元件主体TB中。测试晶体管主体DB和保护元件主体TB中的每一个可以包括导电阱。测试晶体管主体DB和保护元件主体TB可以包括N型阱或P型阱。保护元件主体TB可以被称为保护晶体管主体。
测试晶体管R1可以包括第一栅极电介质层103和第一栅电极104。第一栅极电介质层103可以包括硅氧化物、硅氮化物、硅氮氧化物或高介电材料。第一栅电极104可以包括含有硅的材料或含有金属的材料。第一栅电极104可以包括多晶硅、钨、钨硅化物、钛氮化物、钽氮化物或它们的组合。第一栅电极104可以包括掺杂杂质的多晶硅，即掺杂多晶硅。所述杂质可以包括N型杂质或P型杂质。所述杂质可以包括硼、砷或它们的组合。测试晶体管R1还可以包括第一源极/漏极区107和第二源极/漏极区108。第一源极/漏极区107和第二源极/漏极区108可以掺杂有相同的杂质。第一源极/漏极区107和第二源极/漏极区108可以包含N型杂质或P型杂质。第一源极/漏极区107和第二源极/漏极区108可以是掺杂有高浓度杂质的区域。
保护元件R2可以包括晶体管，例如MOSFET。保护元件R2可以包括第二栅极电介质层105和第二栅电极106。第二栅极电介质层105可以包括硅氧化物、硅氮化物、硅氮氧化物或高介电材料。第二栅电极106可以包括多晶硅、钨、钨硅化物、钛氮化物、钽氮化物或它们的组合。第二栅电极106可以包括掺杂的多晶硅。所述杂质可以包括N型杂质或P型杂质。所述杂质可以包括硼、砷或它们的组合。保护元件R2还可以包括第一杂质区域109和二杂质区域110。第一杂质区域109和第二杂质区域110可以掺杂有相同的杂质。第一杂质区域109和第二杂质区域110可以包括N型杂质或P型杂质。第一杂质区域109和第二杂质区域110可以被称为源极区域和漏极区域。第一杂质区域109和第二杂质区域110可以是掺杂有高浓度杂质的区域。根据本发明的实施例，保护元件R2可以包括NMOSFET。因此，第一杂质区域109和第二杂质区域110可以分别被称为N型源极区域和N型漏极区域。保护元件主体TB可以是P型阱。
第一栅极电介质层103与第二栅极电介质层105可以由相同的材料形成。第一栅极电介质层103与第二栅极电介质层105可以由不同的材料形成。第一栅电极104与第二栅电极106可以由相同的材料形成。第一栅电极104与第二栅电极106可以由不同的材料形成。第二栅电极106的长度可以短于第一栅电极104的长度，但是，本发明可以不限于这种方式。在本发明的一些实施例中(未示出)，隔离层102可以与第一栅极电介质层103的两端部分地重叠，以防止在晶体管的操作中发生穿通。
测试晶体管R1与保护元件R2可以通过导电接触111和112以及导线113彼此电连接。保护元件R2的第二杂质区域110与测试晶体管R1的第一栅电极104可以彼此耦接。保护元件R2的第二杂质区域110和第一栅电极104可以被耦接到导电接触111和112，并且导电接触111和112可以被耦接到一个导线113。导电接触111和112可以由任何合适的导电材料形成，所述导电材料包括例如多晶硅、金属、金属氮化物、金属硅化物或它们的组合。在一个实施例中，导电接触111和112可以包括含有硅的导电材料。在另一实施例中，导电接触111和112可以包括金属或含有金属的导电材料。导线113可以包括任何合适的导电材料，包括例如多晶硅、金属、金属氮化物、金属硅化物或它们的组合。在一个实施例中，导线113可以包括金属或含有金属的导电材料。
测试图案结构R3可以包括接触121和金属线122。测试电压可以施加到金属线122。保护元件R2的第一杂质区域109可以通过接触121被耦接到金属线122。接触121可以被称为通孔接触。
接触121可以由任何合适的导电材料形成，所述导电材料包括例如多晶硅、金属、金属氮化物、金属硅化物或它们的组合。在一个实施例中，接触121可以包括含有硅的材料。在另一实施例中，接触121可以包括金属或含有金属的材料。金属线122可以由任何合适的金属形成，所述金属包括例如钨、铜或铝。
接触121和金属线122可以通过任何适当的工艺形成。例如，可以分别通过沉积工艺和蚀刻工艺来形成接触121和金属线122。例如，在形成层间电介质层141之后，可以形成穿过层间电介质层141的接触孔(未给出附图标记)，并且可以在该接触孔中形成接触121。另外，作为示例，在将金属层沉积在接触121上方之后，可以通过蚀刻该金属层来形成金属线122。金属线122可以通过所述金属层的干法蚀刻工艺(即，等离子体蚀刻工艺)来形成。
根据本发明的另一实施例，可以通过镶嵌(damascene)工艺形成接触121和金属线122。所述镶嵌工艺可以包括单镶嵌工艺、双镶嵌工艺、先通孔工艺以及先沟槽工艺等。这些工艺在本领域中是众所周知的，因此，在此省略其详细描述，以避免使本发明因不必要的细节而模糊不清。
如图2的实施例中所示，导线113和金属线122可以位于相同的高度。导线113和金属线122可以通过相同的工艺形成。导线113和金属线122可以由相同的材料形成。接触121以及导电接触111和112可以通过相同的工艺形成。接触121以及导电接触111和112可以由相同的材料形成。
如上所述，可以通过测试图案结构R3来监测测试晶体管R1的特性。此外，由于在测试晶体管R1与测试图案结构R3之间形成了保护元件R2，因此可以防止测试晶体管R1由于在形成测试图案结构R3的过程中可能发生的等离子体诱导损伤PID而被损坏。
更具体地，由于金属线122没有直接耦接到测试晶体管R1，所以在形成金属线122时，等离子体诱导损伤PID可能不会影响测试晶体管R1。
当通过等离子体蚀刻工艺形成金属线122时，等离子体离子可以被引入到金属线122中。根据图2的本发明的图示实施例，金属线122可以被耦接到保护元件R2的第一杂质区域109。因此，等离子体离子可以通过保护元件R2的第一杂质区域109被释放到衬底101中。结果，高电势未被施加到测试晶体管R1的第一栅极电介质层103，因此第一栅极电介质层103未被损坏。
当在形成金属线122之后利用等离子体形成层间电介质层或线层时，即使等离子体电荷被收集到金属线122中，等离子体电荷也可以通过穿过保护元件R2的第一杂质区域109被释放到衬底101中。
图3是示出根据本发明另一实施例的半导体器件200的截面图。图3的半导体器件200的等效电路可以与图1的相同。
参考图3，半导体器件200可以包括测试晶体管R1、保护元件R2和测试图案结构R13。保护元件R2可以位于测试晶体管R1的前端。例如，保护元件R2可以位于测试图案结构R13与测试晶体管R1之间。测试晶体管R1可以是晶体管，例如是MOSFET。保护元件R2可以包括开关元件。保护元件R2可以是晶体管，例如可以是MOSFET。
半导体器件200可以包括衬底101。衬底101可以包括半导体衬底。衬底101可以是适合于半导体工艺的任何材料。衬底101可以由含有硅的材料形成。衬底101可以包括硅、单晶硅、多晶硅、非晶硅、锗硅、单晶锗硅、多晶锗硅、碳掺杂的硅、它们的组合或它们的多层。衬底101可以包括诸如锗的其他半导体材料。衬底101可以包括III/V族半导体衬底，例如，诸如GaAs的化合物半导体衬底。衬底101可以包括SOI(绝缘体上硅)衬底。
测试晶体管R1与保护元件R2可以通过隔离层102彼此隔离。隔离层102可以通过浅沟槽隔离(STI)工艺形成。隔离层102可以包括硅氧化物、硅氮化物或它们的组合。测试晶体管R1与保护元件R2之间的隔离层102可以防止110区域和107区域的短路。
测试晶体管R1可以形成在器件区域DR中，并且保护元件R2和测试图案结构R13可以形成在测试区域TR中。测试晶体管R1可以包括第一栅极电介质层103和第一栅电极104。第一栅极电介质层103可以包括硅氧化物、硅氮化物、硅氮氧化物或高介电材料。第一栅电极104可以包括含有硅的材料或含有金属的材料。第一栅电极104可以包括多晶硅、钨、钨硅化物、钛氮化物、钽氮化物或它们的组合。第一栅电极104可以包括掺杂杂质的多晶硅，即掺杂多晶硅。所述杂质可以包括N型杂质或P型杂质。所述杂质可以包括硼、砷或它们的组合。测试晶体管R1还可以包括第一源极/漏极区107和第二源极/漏极区108。第一源极/漏极区107和第二源极/漏极区108可以掺杂有相同的杂质。第一源极/漏极区107和第二源极/漏极区108可以包含N型杂质或P型杂质。第一源极/漏极区107和第二源极/漏极区108可以是掺杂有高浓度杂质的区域。
保护元件R2可以包括晶体管，例如MOSFET。保护元件R2可以包括第二栅极电介质层105和第二栅电极106。第二栅极电介质层105可以包括硅氧化物、硅氮化物、硅氮氧化物或高电介质材料。第二栅电极106可以包括多晶硅、钨、钨硅化物、钛氮化物、钽氮化物或它们的组合。第二栅电极106可以包括掺杂的多晶硅。所述杂质可以包括N型杂质或P型杂质。所述杂质可以包括硼、砷或它们的组合。保护元件R2还可以包括第一杂质区域109和第二杂质区域110。第一杂质区域109和第二杂质区域110可以掺杂有相同的杂质。第一杂质区域109和第二杂质区域110可以包含N型杂质或P型杂质。第一杂质区域109和第二杂质区域110可以分别被称为源极区域和漏极区域。第一杂质区域109和第二杂质区域110可以是掺杂有高浓度杂质的区域。根据本发明的实施例，保护元件R2可以包括晶体管，例如NMOSFET。因此，第一杂质区域109和第二杂质区域110可以分别被称为N型源极区域和N型漏极区域。
第一栅极电介质层103与第二栅极电介质层105可以由相同的材料形成。第一栅极电介质层103与第二栅极电介质层105可以由不同的材料形成。第一栅电极104与第二栅电极106可以由相同的材料形成。第一栅电极104与第二栅电极106可以由不同的材料形成。第二栅电极106的长度可以短于第一栅电极106的长度。在本发明的一些实施例中，隔离层102可以与第一栅极电介质层103的两端部分地重叠。
测试晶体管R1和保护元件R2可以通过导电接触111和112以及导线113彼此电连接。保护元件R2的第二杂质区域110与测试晶体管R1的第一栅电极104可以彼此耦接。保护元件R2的第二杂质区域110和第一栅电极104可以被耦接到导电接触111和112，并且导电接触111和112可以被耦接到一个导线113。导电接触111和112可以由任何合适的导电材料形成，所述导电材料包括例如多晶硅、金属、金属氮化物、金属硅化物或它们的组合。在一个实施例中，导电接触111和112可以包括含有硅的导电材料。在另一实施例中，导电接触111和112可以包括金属或含有金属的导电材料。导线113可以包含任何合适的导电材料，所述导电材料包括例如多晶硅、金属、金属氮化物、金属硅化物或它们的组合。在一个实施例中，导线113可以包括金属或含有金属的导电材料。
测试图案结构R13可以包括多个通孔接触121、123、125和127以及多个金属线122、124、126和130。金属线之中最上面的金属线可以被称为测试焊盘TP 130。保护元件R2的第一杂质区域109可以被电连接到测试图案结构R13。多个通孔接触121、123、125和127以及多个金属线122、124和126可以位于第一杂质区域109与测试焊盘130之间。通孔接触121、123、125和127可以包括含有硅的材料或含有金属的材料。通孔接触121、123、125和127可以包括多晶硅、金属、金属氮化物、金属硅化物或它们的组合。金属线122、124和126可以包括钨、铜或铝。可以通过镶嵌工艺形成通孔接触121、123、125和127以及金属线122、124和126。所述镶嵌工艺可以包括单镶嵌工艺、双镶嵌工艺、先通孔工艺以及先沟槽工艺等。可以单独地通过沉积工艺和蚀刻工艺来形成通孔接触121、123、125和127以及金属线122、124和126。测试图案结构R13可以包括通过通孔接触121、123、125和127以及金属线122、124和126形成的导电路径。
测试焊盘130可以包括钨、铜或铝。
导线113和最下面的金属线122可以位于同一高度。导线113和最下面的金属线122可以通过相同的工艺形成。
如上所述，由于最下面的金属线122没有直接耦接到测试晶体管R1，所以在通孔接触123之后的工艺的等离子体诱导损伤(PID)不会影响测试晶体管R1。
当通过等离子体蚀刻工艺形成最下面的金属线122时，等离子体离子可以被引入到最下面的金属线122中。根据本发明的实施例，最下面的金属线122可以被耦接到保护元件R2的第一杂质区域109。因此，等离子体离子可以通过穿过保护元件R2的第一杂质区域109而被释放到衬底101中。结果，高电势未被施加到测试晶体管R1的第一栅极电介质层103，因此第一栅极电介质层103未被损坏。
如同在用于在上层中形成金属线124和126以及测试焊盘130的等离子体蚀刻工艺中那样，所产生的等离子体电荷可以通过穿过保护元件R2的第一杂质区域109而被释放到衬底101中。此外，即使在形成最下面的金属线122之后通过利用等离子体来形成层间电介质层或另一线层时，等离子电荷被收集在最下面的金属线122中，等离子电荷也可以通过穿过保护元件R2的第一杂质区域109而被释放到衬底101中。
参考图1至图3，保护元件R2可以包括晶体管，例如，NMOSFET。
用于检查测试晶体管Rl的特性的测试操作可以描述如下。
在测试操作期间，可以将正常的栅极电压传送到测试晶体管R1。因此，可以将比要施加到测试晶体管R1的第一栅电极104的最高电压高一个阈值电压的电压施加到保护元件R2的第二栅电极106。当保护元件R2接通时，可以通过施加设置到测试晶体管R1的第一栅电极104的电压来检查测试晶体管R1的特性。
在如上所述的测试操作期间，可以将电压施加到保护元件R2的主体，即衬底101的保护元件主体TB，其中形成有保护元件R2。这可以防止测试操作的故障。当保护元件R2包括NMOSFET时，可以在衬底101中形成P型阱作为保护元件主体TB。可以将比要施加到测试晶体管R1的第一栅电极104的最低电压低的电压施加到衬底101的保护元件主体TB。
图4是根据本发明另一实施例的半导体器件300的等效电路图。
参考图4，半导体器件300可以包括测试晶体管R1、测试图案结构R3以及位于测试晶体管R1与测试图案结构R3之间的保护元件R12。测试晶体管R1和测试图案结构R3可以与图2所示的半导体器件100的测试图案结构R3相同。测试图案结构R3可以用图3所示的半导体器件200的测试图案结构R13代替。
保护元件R12可以包括晶体管，例如PMOSFET。保护元件主体TB可以是N型阱。
用于检查测试晶体管R1的特性的测试操作可以描述如下。
在测试操作期间，可以将正常的栅极电压传送到测试晶体管R1。因此，可以将比要施加到测试晶体管R1的栅极的最低电压一个低阈值电压的电压施加到保护元件R12的PMOSFET的栅极。以此方式，在保护元件R12接通的同时，可以通过施加设置到测试晶体管R1的栅极的电压来检查测试晶体管R1的特性。
在如上所述的测试操作期间，可以将电压施加到保护元件R12的主体，即衬底101的保护元件主体TB，其中形成有保护元件R12。这可以防止测试操作的故障。当保护元件R12包括PMOSFET时，可以在衬底101中形成N型阱作为保护元件主体TB。可以将比要施加到测试晶体管R1的栅极的最高电压高的电压施加到衬底101的保护元件本体TB。
图5是根据本发明另一实施例的半导体器件400的等效电路图。
参考图5，半导体器件400可以包括测试晶体管R1、测试图案结构R3以及位于测试晶体管R1与测试图案结构R3之间的保护元件R22。测试晶体管R1和测试图案结构R3可以与图2所示的半导体器件100的测试图案结构R3相同。测试图案结构R3可以用图3所示的半导体器件200的测试图案结构R13代替。
保护元件R22可以包括传输门。传输门也可以称为传送门。传输门可以包括NMOSFET和PMOSFET。NMOSFET和PMOSFET的源极/漏极区域可以彼此耦接，并且可以将不同的电压施加到NMOSFET的栅极和PMOSFET的栅极。
用于检查测试晶体管R1的特性的测试操作可以描述如下。
在测试操作期间，可能必须将正常的栅极电压传送到测试晶体管R1。因此，可以将比要施加到测试晶体管R1的栅极的最低电压低的电压施加到保护元件R22的PMOSFET的栅极，并且可以将将比要施加到测试晶体管R1的最高电压高的电压施加到保护元件R22的NMOSFET的栅极。这样，在通过将栅极电压施加到PMOSFET和NMOSFET中的每一个使保护元件R12接通时，可以通过施加设置到测试晶体管的栅极的电压来检查测试晶体管R1的特性。
在如上所述的测试操作期间，可以将电压施加到保护元件R22的主体，即衬底101的保护元件主体TB，其中形成有保护元件R22。这可以防止测试操作的故障。当保护元件R22包括传输门时，可以在衬底101的保护元件主体TB中形成其中形成有PMOSFET的PMOSFET主体(N型阱)和其中形成有NMOSFET的NMOSFET主体(P型阱)。可以将比要施加到测试晶体管R1的栅极的最低电压低的电压施加到衬底101的NMOSFET主体。可以将比要施加到测试晶体管R1的栅极的最高电压高的电压施加到衬底101的PMOSFET主体。可以将任何电压施加到测试晶体管R1的源极、漏极和主体。
表1
端子 焊盘 测试电压
测试晶体管的栅极 焊盘A 0～3V
保护元件的PMOSFET的栅极 焊盘B 0V或更低
保护元件的PMOSFET的主体 焊盘C 3V或更高
保护元件的NMOSFET的栅极 焊盘D 3V或更高
保护元件的NMOSFET的主体 焊盘E 0V或更低
在表1中，焊盘A至焊盘E可以指用于向每个端子施加电压的焊盘。为了减少所使用的焊盘的数量，焊盘B和焊盘E可以由一个焊盘形成。而且，焊盘C和焊盘D可以由一个焊盘形成。NMOSFET的主体和PMOSFET的主体可以对应于保护元件主体TB。
参考表1，可以将在大约0V至3V的范围内选择的电压通过测试图案结构R3传送到测试晶体管R1的栅极。例如，可以将在大约0V至3V的范围内选择的测试电压施加到测试图案结构R3的测试焊盘(参见图3中的“130”)，并且该测试电压可以被传送到测试晶体管R1的栅极。可以将大约0V或更低的电压施加到保护元件R22的PMOSFET的栅极和NMOSFET的主体，并且可以将大约3V或更高的电压施加到保护元件R22的PMOSFET的主体和NMOSFET的栅极。
如表1所示的测试电压可以类似地应用于图1和图4所示的半导体器件中。
在图1的半导体器件100的测试操作中，可以将在大约0V至3V的范围内选择的测试电压施加到测试图案结构R3，并且所述测试电压可以被传送到测试晶体管R1的栅极。由于保护元件R2包括NMOSFET，因此可以将比测试电压的最低电压低的电压施加到保护元件主体TB，并且可以将比测试电压的最高电压高一个阈值电压的电压施加到保护元件R2的NMOSFET的栅极。该保护元件主体TB可以被称为NMOSFET主体。
在图4的半导体器件300的测试操作中，可以将在大约0V至3V的范围内选择的测试电压施加到测试图案结构R3，并且所述测试电压可以被传送到测试晶体管R1的栅极。由于保护元件R12包括PMOSFET，因此可以将比测试电压的最低电压低一个阈值电压的电压施加到保护元件R12的PMOSFET的栅极，并且可以将比测试电压的最高电压高的电压施加到保护元件R12的保护元件主体TB。该保护元件主体TB可以被称为PMOSFET主体。
图6A至图6D是示出根据本发明实施例的制造半导体器件的方法的截面图。图6A至图6D可以示出用于制造图3的半导体器件200的方法的示例。
参考图6A，可以形成测试晶体管R1和保护元件R2。测试晶体管R1和保护元件R2可以同时形成。首先，可以在衬底101中形成隔离层102。可以通过浅沟槽隔离(STI)工艺来形成隔离层102。例如，在衬底101中形成沟槽之后，可以用电介质材料填充沟槽。隔离层102可以包含硅氧化物、硅氮化物或它们的组合。
衬底101可以包括器件区域DR和测试区域TR。测试晶体管R1可以形成在器件区域DR中，并且保护元件R2可以形成在测试区域TR中。用于测试晶体管R1的测试晶体管主体DB可以形成在衬底101的器件区域DR中。用于保护元件R2的保护元件主体TB可以形成在衬底101的测试区域TR中。保护元件主体TB可以根据被用作保护元件R2的晶体管而具有不同的结构。当保护元件R2是NMOSFET时，保护元件主体TB可以是P型阱。当保护元件R2是PMOSFET时，保护元件主体TB可以是N型阱。当保护元件R2是传输门时，保护元件主体TB可以包括N型阱和P型阱两者。测试晶体管主体DB可以与保护元件主体TB相同。
测试晶体管R1可以包括第一栅极电介质层103、在第一栅极电介质层103上方的第一栅电极104、第一源极/漏极区107和第二源极/漏极区108。保护元件R2可以包括第二栅极电介质层105、第二栅电极106、第一杂质区109和第二杂质区110。
第一栅极电介质层103和第二栅极电介质层105可以由相同的材料形成。第一栅电极104和第二栅电极106可以由相同的材料形成。
为了形成第一源极/漏极区107和第二源极/漏极区108，可以执行掺杂杂质的掺杂工艺。第一源极/漏极区107和第二源极/漏极区108可以包含N型杂质或P型杂质。
可以执行杂质掺杂工艺以形成保护元件R2的第一杂质区域109和第二杂质区域110。第一杂质区域109和第二杂质区域110可以包含N型杂质或P型杂质。
测试晶体管R1的第一源极/漏极区107和第二源极/漏极区108以及保护元件R2的第一杂质区域109和第二杂质区域110可以由相同的杂质形成。在一个实施例中，测试晶体管R1的第一源极/漏极区107和第二源极/漏极区108以及保护元件R2的第一杂质区域109和第二杂质区域110可以同时由相同的杂质形成。
参考图6B，可以在衬底101的整个轮廓上形成层间电介质层141。在一个实施例中，层间电介质层141可以包含硅氧化物。
可以通过蚀刻层间电介质层141来形成多个接触孔C1、C2和C3。接触孔C1、C2和C3可以包括第一接触孔Cl、第二接触孔C2和第三接触孔C3。第一接触孔C1可以暴露出测试晶体管R1的第一栅电极104。第二接触孔C2和第三接触孔C3可以分别暴露出保护元件R2的第一杂质区域109和第二杂质区域110。就深度而言，第一接触孔C1可以比第二接触孔C2和第三接触孔C3浅。
参考图6C，第一接触孔C1和第二接触孔C2可以填充有合适的导电材料以形成导电接触111和112。第三接触孔C3可以填充有合适的导电材料以形成通孔接触121。例如，导电接触111和112以及通孔接触121可以被形成为包含多晶硅、金属以及含有金属的材料等。在一个实施例中，第一接触孔C1、第二接触孔C2和第三接触孔C3可以同时填充有相同的导电材料。
然后，可以在层间电介质层上形成导线113以与导电接触111和112接触。导线113例如可以包含金属或含有金属的材料。在形成导线113时，可以形成与通孔接触121耦接的金属线122。可以通过沉积金属层并执行等离子体蚀刻工艺来形成导线113和金属线122。在一个实施例中，可以同时形成导线113和金属线122。
参考图6D，可以形成多个通孔接触123、125和127以及多个金属线124、126和130。可以在测试区域TR中形成通孔接触123、125和127以及金属线124、126和130。可以通过与形成通孔接触121和金属线122的方法类似的形成方法来形成通孔接触123、125和127以及金属线124、126和130。通孔接触123、125和130和127以及金属线124、126和130可以形成测试图案结构R3。最上面的金属线130可以称为测试焊盘TP130。
根据本发明的实施例，可以通过在测试晶体管与测试图案结构之间形成保护晶体管来防止测试晶体管受到等离子体诱导损伤。
此外，根据本发明的实施例，因为由利用等离子体的蚀刻工艺引起的晶体管的等离子体诱导损伤通过保护晶体管被释放，半导体器件的测试结构可以更精确地测量器件特性。
尽管已经针对特定实施例描述了本发明，但是对于本领域技术人员而言显而易见的是，在不脱离如所附权利要求书所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (18)

1.一种半导体器件，包括：
测试晶体管，其形成在衬底之上；
测试图案结构；和
保护晶体管，其以可操作方式定位在所述测试图案结构与所述测试晶体管之间，用于保护所述测试晶体管免受等离子体诱导损伤，
其中，所述保护晶体管包括：
栅电极，其形成在所述衬底之上；
栅极电介质层，其形成在所述衬底与所述栅电极之间；以及
第一杂质区域和第二杂质区域，二者形成在所述栅电极两侧的衬底中；
所述第一杂质区域被耦接到所述测试图案结构，并且所述第二杂质区被耦接到所述测试晶体管的栅电极，
其中，所述测试图案结构不与所述测试晶体管的栅电极及保护晶体管的栅电极直接连接，
其中，从所述测试图案结构诱导的等离子体电荷穿过保护晶体管被释放到衬底中。
2.根据权利要求1所述的半导体器件，其中，所述测试图案结构被形成为与所述测试晶体管间隔开。
3.根据权利要求1所述的半导体器件，
其中，所述保护晶体管的栅电极比所述测试晶体管的栅电极短。
4.根据权利要求1所述的半导体器件，其中，所述保护晶体管的所述第一杂质区域将在所述测试图案结构中引起的等离子体诱导损伤释放到所述衬底。
5.根据权利要求1所述的半导体器件，还包括：
导电接触，其分别连接到所述第二杂质区域和所述测试晶体管的栅电极；和
导线，其适用于将所述导电接触彼此耦接。
6.根据权利要求1所述的半导体器件，其中，所述测试图案结构包括至少一个通孔接触和至少一个金属线。
7.根据权利要求1所述的半导体器件，其中，所述保护晶体管包括NMOSFET。
8.根据权利要求1所述的半导体器件，其中，所述保护晶体管包括PMOSFET。
9.根据权利要求1所述的半导体器件，其中，所述保护晶体管包括传输门，所述传输门设置有NMOSFET和PMOSFET。
10.根据权利要求1所述的半导体器件，其中，所述衬底包括：其中形成有所述测试晶体管的器件区域以及其中形成有所述保护晶体管的测试区域。
11.根据权利要求10所述的半导体器件，还包括隔离层，所述隔离层形成在所述衬底中并且将所述器件区域和所述测试区域彼此隔离。
12.根据权利要求11所述的半导体器件，其中，所述器件区域包括形成在所述衬底中的测试晶体管主体，并且所述测试区域包括形成在所述衬底中的保护晶体管主体，以及
所述测试晶体管主体和所述保护晶体管主体中的每一个均包括导电阱。
13.根据权利要求1所述的半导体器件，
其中，所述测试图案包括通孔接触，所述通孔接触垂直延伸穿过层间绝缘层以接触所述保护晶体管的所述第一杂质区域，
其中，所述测试图案包括形成在所述层间绝缘层之上的金属线，并且与所述通孔接触相接触。
14.根据权利要求3所述的半导体器件，其中，所述测试图案结构包括经由多个通孔接触和多个金属线形成的导电路径。
15.一种用于制造半导体器件的方法，所述方法包括：
在衬底的第一区域之上形成测试晶体管；
形成与所述测试晶体管耦接的保护晶体管，并且所述保护晶体管形成在所述衬底的第二区域之上；以及
形成与所述保护晶体管耦接的测试图案结构，并且所述测试图案结构形成在所述保护晶体管之上，
其中，形成所述保护晶体管的步骤包括：
在所述衬底的所述第二区域之上行成栅极电介质层；
在所述栅极电介质层上形成栅电极；以及
在所述栅电极两侧的衬底中形成第一杂质区域和第二杂质区域；
其中，所述第一杂质区域被耦接到所述测试图案结构，并且所述第二杂质区域被耦接到所述测试晶体管的栅电极，以及
其中，所述保护晶体管的所述第一杂质区域将在所述测试图案结构中引起的等离子体诱导损伤释放到所述衬底，
其中，由所述测试图案结构引起的等离子体诱导损伤通过所述保护晶体管被释放到所述衬底，
其中，所述测试图案结构不与所述测试晶体管的栅电极及保护晶体管的栅电极直接接触。
16.根据权利要求15所述的方法，还包括：
形成分别与所述第一杂质区域和第二杂质区域相耦接的第一导电接触和第二导电接触；以及
形成与所述测试晶体管的栅电极耦接的第三导电接触；
形成与所述第一导电接触相耦接的金属线；以及
形成与所述第二导电接触和所述第三导电接触相耦接的导线。
17.根据权利要求15所述的方法，其中，形成测试图案结构包括：
形成多个附加的通孔接触和多个附加的金属线，以及
其中，最上面的金属线是测试焊盘。
18.根据权利要求15所述的方法，其中，所述保护晶体管包括NMOSFET、PMOSFET或传输门。
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