CN116130461A - 测试结构及测试方法 - Google Patents
测试结构及测试方法 Download PDFInfo
- Publication number
- CN116130461A CN116130461A CN202211650831.4A CN202211650831A CN116130461A CN 116130461 A CN116130461 A CN 116130461A CN 202211650831 A CN202211650831 A CN 202211650831A CN 116130461 A CN116130461 A CN 116130461A
- Authority
- CN
- China
- Prior art keywords
- metal
- metal interconnection
- protection diode
- test
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 107
- 238000010998 test method Methods 0.000 title claims abstract description 21
- 229910052751 metal Inorganic materials 0.000 claims abstract description 214
- 239000002184 metal Substances 0.000 claims abstract description 214
- 239000000758 substrate Substances 0.000 claims abstract description 65
- 229910021332 silicide Inorganic materials 0.000 claims description 25
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 25
- 239000003990 capacitor Substances 0.000 claims description 24
- 238000004519 manufacturing process Methods 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 230000001681 protective effect Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 7
- 230000008569 process Effects 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- 238000005137 deposition process Methods 0.000 claims description 4
- 230000000694 effects Effects 0.000 abstract description 11
- 150000002500 ions Chemical class 0.000 description 44
- 238000009825 accumulation Methods 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 9
- 239000000463 material Substances 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 6
- 230000005012 migration Effects 0.000 description 4
- 238000013508 migration Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/62—Protection against overvoltage, e.g. fuses, shunts
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Automation & Control Theory (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供了一种测试结构及测试方法，所述测试结构包括：衬底；器件结构，形成于所述衬底上；第一保护二极管和第二保护二极管，形成于所述衬底中，所述第一保护二极管和所述第二保护二极管与所述器件结构并联，所述第一保护二极管与所述第二保护二极管的极性相反；第一金属互连结构和第二金属互连结构，所述第一金属互连结构与所述器件结构电连接，所述第二金属互连结构与所述第一保护二极管和所述第二保护二极管电连接，所述第一金属互连结构与所述第二金属互连结构之间连接有保险丝结构。本发明的技术方案在提高对器件结构的保护效果的同时，还能避免对器件结构的测试造成影响。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种测试结构及测试方法。
背景技术
在沉积和刻蚀等工艺过程中，会向晶圆表面进行等离子体轰击，使得在晶圆表面产生游离的正电荷和负电荷，而这些游离电荷会通过晶圆表面的导体导到用于进行可靠性和WAT测试的测试结构中的器件结构中，例如当器件结构为MOS晶体管时，游离电荷会被导到MOS晶体管中的栅极层和栅氧层处而导致栅氧层受损，从而影响半导体器件的性能。
其中，为了避免器件结构受损，目前是在测试结构中增加与器件结构并联的保护二极管来导走游离电荷。但是，当测试结构中增加了与器件结构并联的保护二极管时，为了能够后续对半导体器件正常进行测试，需要特别选择保护二极管的极性(例如当器件结构为MOS晶体管时，为了正常进行反型测试，NMOS必须选择N/P二极管而不能选择P/N二极管，PMOS必须选择P/N二极管而不能选择N/P二极管)，但这样会导致保护二极管无法同时导走游离的正电荷和负电荷，进而导致对器件结构的保护效果不好。
因此，需要对测试结构进行改进，以解决上述问题。
发明内容
本发明的目的在于提供一种测试结构及测试方法，使得在提高对器件结构的保护效果的同时，还能避免对器件结构的测试造成影响。
为实现上述目的，本发明提供了一种测试结构，包括：
衬底；
器件结构，形成于所述衬底上；
第一保护二极管和第二保护二极管，形成于所述衬底中，所述第一保护二极管和所述第二保护二极管与所述器件结构并联，所述第一保护二极管与所述第二保护二极管的极性相反；
第一金属互连结构和第二金属互连结构，所述第一金属互连结构与所述器件结构电连接，所述第二金属互连结构与所述第一保护二极管和所述第二保护二极管电连接，所述第一金属互连结构与所述第二金属互连结构之间连接有保险丝结构。
可选地，所述测试结构还包括：
第一焊盘，通过所述第一金属互连结构与所述器件结构电连接；
第二焊盘，通过所述第二金属互连结构与所述第一保护二极管和所述第二保护管电连接，所述第一金属互连结构和所述第二金属互连结构均包括金属互连线以及与所述金属互连线电连接的导电插塞。
可选地，所述保险丝结构为金属线，所述金属线相比所述金属互连线更容易断开形成开路。
可选地，所述保险丝结构包括依次形成于所述衬底上的绝缘介质层、多晶硅层和金属硅化物层，所述金属硅化物层的纵向截面积小于所述金属互连线的纵向截面积。
可选地，所述器件结构为MOS晶体管，所述MOS晶体管包括依次形成于所述衬底上的栅氧层和所述栅极层，所述MOS晶体管为NMOS晶体管或PMOS晶体管；所述器件结构为电容结构，所述电容结构包括依次形成于所述衬底上的氧化层、浮栅层、栅间介质层和控制栅层，或者，所述电容结构包括所述衬底以及依次形成于所述衬底上的栅氧层和控制栅层。
本发明还提供一种测试方法，包括：
提供包含如权利要求1所述的测试结构的晶圆；
执行生产工艺，所述生产工艺在所述晶圆表面产生的游离的正电荷和负电荷分别通过所述第一保护二极管与所述第二保护二极管导走。
可选地，所述测试方法还包括：
形成第一焊盘，所述第一焊盘通过所述第一金属互连结构与所述器件结构电连接；
形成第二焊盘，所述第二焊盘通过所述第二金属互连结构与所述第一保护二极管和所述第二保护管电连接，所述第一金属互连结构和所述第二金属互连结构均包括金属互连线以及与所述金属互连线电连接的导电插塞。
可选地，所述测试方法还包括：
将所述第一焊盘接地以及对所述第二焊盘施加正电压，以使得所述保险丝结构断开。
可选地，所述保险丝结构为金属线，所述金属线相比所述金属互连线更容易断开形成开路；在将所述第一焊盘接地以及对所述第二焊盘施加正电压之后，所述金属线断开。
可选地，所述保险丝结构包括依次形成于所述衬底上的绝缘介质层、多晶硅层和金属硅化物层，所述金属硅化物层的纵向截面积小于所述金属互连线的纵向截面积；在将所述第一焊盘接地以及对所述第二焊盘施加正电压之后，所述金属硅化物层断开。
可选地，在所述保险丝结构断开之后，所述测试方法还包括：
对所述器件结构执行测试。
可选地，所述生产工艺包括沉积工艺或刻蚀工艺。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的测试结构，包括：衬底；器件结构，形成于所述衬底上；第一保护二极管和第二保护二极管，形成于所述衬底中，所述第一保护二极管和所述第二保护二极管与所述器件结构并联，所述第一保护二极管与所述第二保护二极管的极性相反；第一金属互连结构和第二金属互连结构，所述第一金属互连结构与所述器件结构电连接，所述第二金属互连结构与所述第一保护二极管和所述第二保护二极管电连接，所述第一金属互连结构与所述第二金属互连结构之间连接有保险丝，使得在提高对所述器件结构的保护效果的同时，还能避免对器件结构的测试造成影响。
2、本发明的测试方法，通过提供包含所述的测试结构的晶圆；执行生产工艺，所述生产工艺在所述晶圆表面产生的游离的正电荷和负电荷分别通过所述第一保护二极管与所述第二保护二极管导走，使得在提高对所述器件结构的保护效果的同时，还能避免对器件结构的测试造成影响。
附图说明
图1a是本发明一实施例的测试结构的示意图；
图1b是图1a所示的测试结构中的金属线和金属互连线的俯视示意图；
图2是本发明另一实施例的测试结构的示意图；
图3是图1a所示的测试结构中的保险丝结构断开后的示意图；
图4是图2所示的测试结构中的保险丝结构断开后的示意图；
图5是本发明一实施例的测试方法的流程图。
其中，附图1a～图5的附图标记说明如下：
11-衬底；121-栅氧层；122-栅极层；123-源极区；124-漏极区；131-第一离子掺杂区；132-第二离子掺杂区；141-第三离子掺杂区；142-第四离子掺杂区；15-第一焊盘；16-第二焊盘；17-金属互连线；18-导电插塞；19-金属线；211-绝缘介质层；212-多晶硅层；213-金属硅化物层。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下对本发明提出的测试结构及测试方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明一实施例提供了一种测试结构，包括：衬底；器件结构，形成于所述衬底上；第一保护二极管和第二保护二极管，形成于所述衬底中，所述第一保护二极管和所述第二保护二极管与所述器件结构并联，所述第一保护二极管与所述第二保护二极管的极性相反；第一金属互连结构和第二金属互连结构，所述第一金属互连结构与所述器件结构电连接，所述第二金属互连结构与所述第一保护二极管和所述第二保护二极管电连接，所述第一金属互连结构与所述第二金属互连结构之间连接有保险丝结构。
下面参阅图1a～图1b和图2详细描述本实施例提供的测试结构。
所述器件结构形成于所述衬底11上。所述器件结构为MOS晶体管或电容结构等。
如图1a和图2所示，所述MOS晶体管包含依次形成于所述衬底11上的栅氧层121和栅极层122，且所述MOS晶体管还包含形成于所述栅极层122两侧的衬底11中的源极区123和漏极区124。
所述MOS晶体管可以为NMOS晶体管或PMOS晶体管，所述测试结构中可以仅包含NMOS晶体管或PMOS晶体管，或者同时包含NMOS晶体管和PMOS晶体管。
所述电容结构(未图示)可以为PIP(Poly-insulator-poly)电容，PIP电容包括依次形成于所述衬底11上的氧化层、浮栅层、栅间介质层和控制栅层；或者，所述电容结构可以包括所述衬底11以及依次形成于所述衬底11上的栅氧层和控制栅层。需要说明的是，所述电容结构不仅限于上述两种。
所述第一保护二极管和所述第二保护二极管形成于所述衬底11中，所述第一保护二极管和所述第二保护二极管与所述器件结构并联，所述第一保护二极管与所述第二保护二极管的极性相反。
所述第一保护二极管可以包括第一离子掺杂区131和第二离子掺杂区132，所述第一离子掺杂区131与所述第二离子掺杂区132的离子掺杂类型相反，所述第二离子掺杂区132包围所述第一离子掺杂区131。当所述第一离子掺杂区131的离子掺杂类型为N型时，所述第二离子掺杂区132的离子掺杂类型为P型，所述第一保护二极管为N/P二极管；当所述第一离子掺杂区131的离子掺杂类型为P型时，所述第二离子掺杂区132的离子掺杂类型为N型，所述第二保护二极管为P/N二极管。
所述第二保护二极管可以包括第三离子掺杂区141和第四离子掺杂区142，所述第三离子掺杂区141与所述第四离子掺杂区142的离子掺杂类型相反，所述第四离子掺杂区142包围所述第三离子掺杂区141。由于所述第一保护二极管与所述第二保护二极管的极性相反，因此，当所述第一离子掺杂区131的离子掺杂类型为N型且所述第二离子掺杂区132的离子掺杂类型为P型时，所述第三离子掺杂区141的离子掺杂类型为P型，所述第四离子掺杂区142的离子掺杂类型为N型，所述第二保护二极管为P/N二极管；当所述第一离子掺杂区131的离子掺杂类型为P型且所述第二离子掺杂区132的离子掺杂类型为N型时，所述第三离子掺杂区141的离子掺杂类型为N型，所述第四离子掺杂区142的离子掺杂类型为P型，所述第二保护二极管为N/P二极管。
所述第一金属互连结构与所述器件结构电连接，所述第二金属互连结构与所述第一保护二极管和所述第二保护二极管电连接。
所述测试结构还包括：
第一焊盘15，通过所述第一金属互连结构与所述器件结构电连接；
第二焊盘16，通过所述第二金属互连结构与所述第一保护二极管和所述第二保护管电连接。
其中，所述第一金属互连结构和所述第二金属互连结构均包括金属互连线17以及与所述金属互连线17电连接的导电插塞18，所述第一焊盘15通过至少一层的所述导电插塞18以及至少一层的所述金属互连线17与所述MOS晶体管中的所述栅极层122实现电连接，或者，所述第一焊盘15通过至少一层的所述导电插塞18以及至少一层的所述金属互连线17与所述电容结构中的所述控制栅层实现电连接；所述第二焊盘16通过至少一层的所述导电插塞18以及至少一层的所述金属互连线17与所述第一保护二极管中的所述第一离子掺杂区131以及所述第二保护管中的第三离子掺杂区141实现电连接。其中，各层的所述导电插塞18与各层的所述金属互连线17之间交替连接。
并且，所述第一金属互连结构与所述第二金属互连结构之间连接有保险丝结构。所述保险丝结构能够在电流升高到一定高度时，通过自身熔断来切断电流，从而使得电路断开形成开路。
在一些实施例中，如图1a所示，所述保险丝结构可以为金属线19，所述第一金属互连结构中的金属互连线17与所述第二金属互连结构中的金属互连线17之间通过所述金属线19实现电连接。
并且，所述金属线19相比所述金属互连线17允许通过的电流量更小，即当导通电流的负载过大时所述金属线19相比所述金属互连线17更容易被烧断，以使得可以通过向所述第一焊盘15和所述第二焊盘16施加特定电压使得所述金属线19断开形成开路。其中，所述金属线19的纵向截面积小于所述金属互连线17的纵向截面积，使得所述金属线19中的电流密度高于所述金属互连线17中的电流密度，从而使得所述金属线19相比所述金属互连线17更容易被烧断；或者，所述金属线19的材质的抗迁移能力小于所述金属互连线17的材质的抗迁移能力，使得在大电流的作用下所述金属线19中的金属原子相比所述金属互连线17中的金属原子更容易被推走而断开，从而使得所述金属线19相比所述金属互连线17更容易被断开。
其中，当所述金属线19的纵向截面积小于所述金属互连线17的纵向截面积时，所述金属线19在平行于所述衬底11表面方向上的宽度小于所述金属互连线17在平行于所述衬底11表面方向上的宽度，如图1a和图1b所示，所述第一金属互连结构中的金属互连线17与所述第二金属互连结构中的金属互连线17沿着X轴方向延伸，X轴方向为所述金属互连线17和所述金属线19的长度方向，Y轴方向为所述金属互连线17和所述金属线19的宽度方向，所述金属线19的宽度小于所述金属互连线17的宽度；或者，所述金属线19在垂直于所述衬底11表面方向上的厚度可以小于所述金属互连线17在垂直于所述衬底11表面方向上的厚度；或者，所述金属线19在平行于所述衬底11表面方向上的宽度小于所述金属互连线17在平行于所述衬底11表面方向上的宽度且所述金属线19在垂直于所述衬底11表面方向上的厚度小于所述金属互连线17在垂直于所述衬底11表面方向上的厚度。
当所述金属线19的材质的抗迁移能力小于所述金属互连线17的材质的抗迁移能力时，所述金属线19的材质可以为铝或铜等，所述金属互连线17的材质可以为铜或钨等，铝、铜和钨的抗迁移能力依次增大。
在一些实施例中，如图2所示，所述保险丝结构可以包括依次形成于所述衬底11上的绝缘介质层211、多晶硅层212和金属硅化物层213，所述第一金属互连结构中的金属互连线17和导电插塞18与所述第二金属互连结构中的金属互连线17和导电插塞18之间通过所述金属硅化物层213实现电连接。
并且，优选所述金属硅化物层213的纵向截面积小于所述金属互连线17的纵向截面积，以使得在向所述第一焊盘15和所述第二焊盘16施加电压时能够使得所述金属硅化物层213断开。其中，所述金属硅化物层213在平行于所述衬底11表面方向上的宽度(即Y轴方向上的宽度)小于所述金属互连线17在平行于所述衬底11表面方向上的宽度；或者，所述金属硅化物层213在垂直于所述衬底11表面方向上的厚度可以小于所述金属互连线17在垂直于所述衬底11表面方向上的厚度；或者，所述金属硅化物层213在平行于所述衬底11表面方向上的宽度小于所述金属互连线17在平行于所述衬底11表面方向上的宽度且所述金属硅化物层213在垂直于所述衬底11表面方向上的厚度小于所述金属互连线17在垂直于所述衬底11表面方向上的厚度。
并且，由于所述金属硅化物层213是通过在所述多晶硅层212顶部沉积金属后通过热退火使得金属与所述多晶硅层212反应形成，因此，所述绝缘介质层211和多晶硅层212在平行于所述衬底11表面方向上的长度和宽度均与所述金属硅化物层213在平行于所述衬底11表面方向上的长度和宽度相同。
由于在执行生产工艺的过程中，会向晶圆表面进行等离子体轰击，导致在晶圆表面产生游离的正电荷和负电荷，为了避免游离的正电荷和负电荷通过与所述器件结构电连接的所述第一金属互连结构导到所述器件结构中而导致所述器件结构受损，本发明在所述测试结构中增加了与所述器件结构并联的所述第一保护二极管与所述第二保护二极管，使得游离的正电荷和负电荷能够向电阻更低的所述第一保护二极管与所述第二保护二极管中流动，并且，由于所述第一保护二极管与所述第二保护二极管的极性相反，使得游离的正电荷和负电荷能够分别通过极性相反的所述第一保护二极管与所述第二保护二极管导走，提高了对所述器件结构的保护效果，进而提高半导体器件的性能。其中，游离的正电荷可以通过P/N二极管导走，游离的负电荷可以通过N/P二极管导走。
其中，当所述器件结构为MOS晶体管时，游离的正电荷和负电荷若导到所述器件结构中，会导致所述栅氧层121受损，进而导致栅氧漏电增加以及开启电压增大等问题；当所述器件结构为电容结构时，游离的正电荷和负电荷若导到所述器件结构中，会导致所述栅间介质层和栅氧层受损，进而导致漏电增加、抗击穿能力变弱以及寿命减小等问题。因此，游离的正电荷和负电荷分别通过极性相反的所述第一保护二极管与所述第二保护二极管导走，能够避免产生上述问题。
但是，当所述测试结构中包含保护二极管时，会对后续半导体器件的测试产生影响。
例如，当所述器件结构为MOS晶体管时，后续需要对所述半导体器件进行反型测试和累积测试等。当MOS晶体管为NMOS晶体管时，反型测试是对所述栅极层122施加正电压，若保护二极管中含有P/N二极管，会导致P/N二极管导通，进而导致电压无法加到所述NMOS晶体管中，从而导致反型测试无法进行(而若保护二极管为N/P二极管，N/P二极管会处于反向截止状态，即不会导通，从而使得电压能够正常施加在NMOS晶体管中，反型测试能够正常进行)；累积测试是对所述栅极层122施加负电压，若保护二极管中含有N/P二极管，会导致N/P二极管导通，进而导致电压无法加到所述NMOS晶体管中，从而导致累积测试无法进行。当MOS晶体管为PMOS晶体管时，反型测试是对所述栅极层122施加负电压，若保护二极管中含有N/P二极管，会导致N/P二极管导通，进而导致电压无法加到所述NMOS晶体管中，从而导致反型测试无法进行；累积测试是对所述栅极层122施加正电压，若保护二极管中含有P/N二极管，会导致P/N二极管导通，进而导致电压无法加到所述NMOS晶体管中，从而导致累积测试无法进行。因此，若所述测试结构中仅包含一种极性的保护二极管(P/N二极管或N/P二极管)，会导致无法同时对NMOS晶体管和PMOS晶体管进行测试，也导致无法采用同一测试结构对NMOS晶体管或PMOS晶体管进行反型测试和累积测试；若所述测试结构中包含了两种极性相反的所述第一保护二极管与所述第二保护二极管(P/N二极管和N/P二极管)，会导致NMOS晶体管和PMOS晶体管的反型测试和累积测试均无法进行。
例如，当所述器件结构为电容结构时，后续需要对所述栅间介质层和栅氧层的质量做评估测试，以得到所述半导体器件的击穿时间等可靠性性能。其中，在向所述控制栅层施加正电压时，若保护二极管中含有P/N二极管，会导致P/N二极管导通，进而导致电压无法加到所述电容结构中，从而导致测试无法进行；在向所述控制栅层施加负电压时，若保护二极管中含有N/P二极管，会导致N/P二极管导通，进而导致电压无法加到所述电容结构中，从而导致测试无法进行。因此，若所述测试结构中仅包含一种极性的保护二极管，会导致无法采用同一测试结构对电容结构进行测试；若所述测试结构中包含了两种极性相反的所述第一保护二极管与所述第二保护二极管，会导致对电容结构的上述两种测试均无法进行。
因此，本发明中通过在所述第一金属互连结构与所述第二金属互连结构之间形成所述保险丝结构，使得能够在执行生产工艺之后且在执行测试之前将所述保险丝结构断开，进而使得所述器件结构与保护二极管(即所述第一保护二极管和所述第二保护二极管)之间断开，从而避免保护二极管对测试造成影响。
综上所述，本发明提供一种测试结构，包括：衬底；器件结构，形成于所述衬底上；第一保护二极管和第二保护二极管，形成于所述衬底中，所述第一保护二极管和所述第二保护二极管与所述器件结构并联，所述第一保护二极管与所述第二保护二极管的极性相反；第一金属互连结构和第二金属互连结构，所述第一金属互连结构与所述器件结构电连接，所述第二金属互连结构与所述第一保护二极管和所述第二保护二极管电连接，所述第一金属互连结构与所述第二金属互连结构之间连接有保险丝结构。本发明提供的测试结构在提高对器件结构的保护效果的同时，还能避免对器件结构的测试造成影响。
基于同一发明构思，本发明一实施例提供了一种测试方法，参阅图5，从图5中可看出，所述测试方法包括：
步骤S1，提供包含所述的测试结构的晶圆；
步骤S2，执行生产工艺，所述生产工艺在所述晶圆表面产生的游离的正电荷和负电荷分别通过所述第一保护二极管与所述第二保护二极管导走。
下面参阅图3和图4对本实施例提供的测试方法进行详细说明。
按照步骤S1，提供包含本发明的所述测试结构的晶圆。
所述测试结构参阅上述对本发明的所述测试结构的详细描述，在此不再赘述。
所述测试结构可以位于所述晶圆的切割道中，所述切割道位于芯片区的外围，沿着切割道切割之后可以获得芯片。所述测试结构未占用芯片区的面积，以避免影响芯片区的布线设计，进而避免影响芯片的性能以及增加生产成本。
所述晶圆包括所述衬底11和形成于所述衬底11上的介质层(未图示)，所述MOS晶体管中的所述栅氧层121和所述栅极层122、所述电容结构、所述保险丝结构、所述第一金属互连结构和所述第二金属互连结构均形成于所述介质层中，所述介质层可以暴露出所述第一金属互连结构和所述第二金属互连结构中的金属互连线17。
按照步骤S2，执行生产工艺，所述生产工艺在所述晶圆表面产生的游离的正电荷和负电荷分别通过所述第一保护二极管与所述第二保护二极管导走。
其中，所述生产工艺可以包括沉积工艺或刻蚀工艺，进一步地，所述沉积工艺可以为高密度等离子体增强化学气相沉积工艺，所述刻蚀工艺可以为等离子体刻蚀工艺，使得在生产过程中向所述晶圆表面进行等离子体轰击，导致在所述晶圆表面产生游离的正电荷和负电荷。
游离的正电荷和负电荷通过所述介质层暴露出的所述第一金属互连结构和所述第二金属互连结构中的金属互连线17导向电阻更低的所述第一保护二极管与所述第二保护二极管中，并且，由于所述第一保护二极管与所述第二保护二极管的极性相反，使得游离的正电荷和负电荷能够分别通过极性相反的所述第一保护二极管与所述第二保护二极管导走，避免游离的正电荷或负电荷导向所述器件结构处而导致所述器件结构受损，从而使得提高了对所述器件结构的保护效果，进而提高半导体器件的性能。
其中，当所述器件结构为MOS晶体管时，游离的正电荷和负电荷若导到所述器件结构中，会导致所述栅氧层121受损，进而导致栅氧漏电增加以及开启电压增大等问题；当所述器件结构为电容结构时，游离的正电荷和负电荷若导到所述器件结构中，会导致所述栅间介质层和栅氧层受损，进而导致漏电增加、抗击穿能力变弱以及寿命减小等问题。因此，游离的正电荷和负电荷分别通过极性相反的所述第一保护二极管与所述第二保护二极管导走，能够避免产生上述问题。
另外，在执行所述生产工艺之后且在对所述器件结构执行测试之前，所述测试方法还包括：
形成第一焊盘15，所述第一焊盘15通过所述第一金属互连结构与所述器件结构电连接；
形成第二焊盘16，所述第二焊盘16通过所述第二金属互连结构与所述第一保护二极管和所述第二保护管电连接，所述第一金属互连结构和所述第二金属互连结构均包括金属互连线17以及与所述金属互连线17电连接的导电插塞18。
另外，由于当所述测试结构中包含保护二极管时，会对后续半导体器件的测试产生影响，因此，在形成所述第一焊盘15和所述第二焊盘16之后，所述测试方法还包括：将所述第一焊盘15接地以及对所述第二焊盘16施加正电压，以使得在避免所述器件结构损伤的同时，还能使得所述保险丝结构断开。
优选的，对所述第二焊盘16施加的正电压的范围为2V～5V。
并且，当所述保险丝结构为金属线19时，如图3所示，由于所述金属线19相比所述金属互连线17更容易断开形成开路，使得在将所述第一焊盘15接地以及对所述第二焊盘16施加正电压之后，所述金属线19断开。其中，若所述金属线19的纵向截面积小于所述金属互连线17的纵向截面积，在将所述第一焊盘15接地以及对所述第二焊盘16施加正电压时，所述金属线19中的电流密度高于所述金属互连线17中的电流密度，从而使得所述金属线19被烧断；若所述金属线19的材质的抗迁移能力小于所述金属互连线17的材质的抗迁移能力，在将所述第一焊盘15接地以及对所述第二焊盘16施加正电压时，在大电流的作用下，所述金属线19中的金属原子相比所述金属互连线17中的金属原子更容易被推走，所述金属线19中的金属向与电流方向相反的方向发生迁移而断开，从而使得所述金属线19断开。
当所述保险丝结构包括依次形成于所述衬底11上的绝缘介质层211、多晶硅层212和金属硅化物层213时，如图4所示，由于所述金属硅化物层213的纵向截面积小于所述金属互连线17的纵向截面积，使得在将所述第一焊盘15接地以及对所述第二焊盘16施加正电压之后，在大电流的作用下，所述金属硅化物层213中的金属向与电流方向相反的方向发生迁移，从而使得所述金属硅化物层213断开。
另外，在所述保险丝结构断开之后，所述测试方法还包括：对所述器件结构执行测试。
其中，由于将所述保险丝结构断开，使得所述器件结构与所述第一保护二极管和所述第二保护二极管之间断开而形成开路，进而使得能够避免保护二极管对测试造成影响。
并且，当所述器件结构为MOS晶体管时，测试项目可以包含反型测试和累积测试等，以评估栅氧层121的质量；当所述器件结构为电容结构时，需要对所述栅间介质层和栅氧层的质量做评估测试，以得到所述半导体器件的击穿时间等可靠性性能。
其中，当所述MOS晶体管为NMOS晶体管时，反型测试是对所述栅极层122施加正电压且所述源极区123和所述衬底11接地，以使得形成N沟道，进而测试获得饱和电流、热电子载流效应和开启电阻等电性参数；累积测试是对所述栅极层122施加负电压且所述源极区123和所述衬底11接地，以使得空穴聚集在所述衬底11与所述栅氧层121的交界处，进而获得击穿电压等参数。当所述MOS晶体管为PMOS晶体管时，反型测试是对所述栅极层122施加负电压且所述源极区123和所述衬底11接地，累积测试是对所述栅极层122施加正电压且所述源极区123和所述衬底11接地，测试获得的参数与上述相同。
当所述器件结构为电容结构时，以电容结构为PIP电容为例，通过向所述控制栅层施加正电压且向所述浮栅层施加负电压，以及向所述控制栅层施加负电压且向所述浮栅层施加正电压，以在施加不同方向的电压的情况下对所述栅间介质层的质量进行评估，获得击穿时间等可靠性性能参数。
从上述内容可知，由于在对所述器件结构执行测试之前将所述保险丝结构断开，使得所述器件结构与保护二极管之间断开，从而能够避免保护二极管对测试造成影响(原理参见上述所述测试结构中的说明，在此不再赘述)。
综上所述，本发明提供一种移测试方法，包括：提供包含所述的测试结构的晶圆；执行生产工艺，所述生产工艺在所述晶圆表面产生的游离的正电荷和负电荷分别通过所述第一保护二极管与所述第二保护二极管导走。本发明提供的测试方法在提高对器件结构的保护效果的同时，还能避免对器件结构的测试造成影响。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (12)
1.一种测试结构，其特征在于，包括：
衬底；
器件结构，形成于所述衬底上；
第一保护二极管和第二保护二极管，形成于所述衬底中，所述第一保护二极管和所述第二保护二极管与所述器件结构并联，所述第一保护二极管与所述第二保护二极管的极性相反；
第一金属互连结构和第二金属互连结构，所述第一金属互连结构与所述器件结构电连接，所述第二金属互连结构与所述第一保护二极管和所述第二保护二极管电连接，所述第一金属互连结构与所述第二金属互连结构之间连接有保险丝结构。
2.如权利要求1所述的测试结构，其特征在于，所述测试结构还包括：
第一焊盘，通过所述第一金属互连结构与所述器件结构电连接；
第二焊盘，通过所述第二金属互连结构与所述第一保护二极管和所述第二保护管电连接，所述第一金属互连结构和所述第二金属互连结构均包括金属互连线以及与所述金属互连线电连接的导电插塞。
3.如权利要求2所述的测试结构，其特征在于，所述保险丝结构为金属线，所述金属线相比所述金属互连线更容易断开形成开路。
4.如权利要求2所述的测试结构，其特征在于，所述保险丝结构包括依次形成于所述衬底上的绝缘介质层、多晶硅层和金属硅化物层，所述金属硅化物层的纵向截面积小于所述金属互连线的纵向截面积。
5.如权利要求1～4中任一项所述的测试结构，其特征在于，所述器件结构为MOS晶体管，所述MOS晶体管包括依次形成于所述衬底上的栅氧层和所述栅极层，所述MOS晶体管为NMOS晶体管或PMOS晶体管；所述器件结构为电容结构，所述电容结构包括依次形成于所述衬底上的氧化层、浮栅层、栅间介质层和控制栅层，或者，所述电容结构包括所述衬底以及依次形成于所述衬底上的栅氧层和控制栅层。
6.一种测试方法，其特征在于，包括：
提供包含如权利要求1所述的测试结构的晶圆；
执行生产工艺，所述生产工艺在所述晶圆表面产生的游离的正电荷和负电荷分别通过所述第一保护二极管与所述第二保护二极管导走。
7.如权利要求6所述的测试方法，其特征在于，所述测试方法还包括：
形成第一焊盘，所述第一焊盘通过所述第一金属互连结构与所述器件结构电连接；
形成第二焊盘，所述第二焊盘通过所述第二金属互连结构与所述第一保护二极管和所述第二保护管电连接，所述第一金属互连结构和所述第二金属互连结构均包括金属互连线以及与所述金属互连线电连接的导电插塞。
8.如权利要求7所述的测试方法，其特征在于，所述测试方法还包括：
将所述第一焊盘接地以及对所述第二焊盘施加正电压，以使得所述保险丝结构断开。
9.如权利要求8所述的测试方法，其特征在于，所述保险丝结构为金属线，所述金属线相比所述金属互连线更容易断开形成开路；在将所述第一焊盘接地以及对所述第二焊盘施加正电压之后，所述金属线断开。
10.如权利要求8所述的测试方法，其特征在于，所述保险丝结构包括依次形成于所述衬底上的绝缘介质层、多晶硅层和金属硅化物层，所述金属硅化物层的纵向截面积小于所述金属互连线的纵向截面积；在将所述第一焊盘接地以及对所述第二焊盘施加正电压之后，所述金属硅化物层断开。
11.如权利要求8所述的测试方法，其特征在于，在所述保险丝结构断开之后，所述测试方法还包括：
对所述器件结构执行测试。
12.如权利要求6所述的测试方法，其特征在于，所述生产工艺包括沉积工艺或刻蚀工艺。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211650831.4A CN116130461A (zh) | 2022-12-21 | 2022-12-21 | 测试结构及测试方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211650831.4A CN116130461A (zh) | 2022-12-21 | 2022-12-21 | 测试结构及测试方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116130461A true CN116130461A (zh) | 2023-05-16 |
Family
ID=86305621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211650831.4A Pending CN116130461A (zh) | 2022-12-21 | 2022-12-21 | 测试结构及测试方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116130461A (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150396A (ja) * | 2003-11-14 | 2005-06-09 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法及び半導体装置 |
| CN102034816A (zh) * | 2009-09-29 | 2011-04-27 | 中芯国际集成电路制造(上海)有限公司 | 等离子体引入损伤测试装置及制作测试装置的方法 |
| JP2014116507A (ja) * | 2012-12-11 | 2014-06-26 | Renesas Electronics Corp | 半導体装置の検査方法および半導体装置 |
| CN115172333A (zh) * | 2022-06-27 | 2022-10-11 | 长鑫存储技术有限公司 | 半导体测试结构及其制备方法 |
-
2022
- 2022-12-21 CN CN202211650831.4A patent/CN116130461A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150396A (ja) * | 2003-11-14 | 2005-06-09 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法及び半導体装置 |
| CN102034816A (zh) * | 2009-09-29 | 2011-04-27 | 中芯国际集成电路制造(上海)有限公司 | 等离子体引入损伤测试装置及制作测试装置的方法 |
| JP2014116507A (ja) * | 2012-12-11 | 2014-06-26 | Renesas Electronics Corp | 半導体装置の検査方法および半導体装置 |
| CN115172333A (zh) * | 2022-06-27 | 2022-10-11 | 长鑫存储技术有限公司 | 半导体测试结构及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6921931B2 (en) | Electrostatic discharge protection element | |
| CN108735710B (zh) | 反熔丝结构电路及其形成方法 | |
| US7432556B2 (en) | Semiconductor device with dummy conductors | |
| JP2009532885A (ja) | ハイブリッド配向トランジスタにおける帯電損傷からの保護 | |
| CN111354723B (zh) | 半导体器件 | |
| US20170336467A1 (en) | Gate protection for hv-stress application | |
| CN105185776A (zh) | 天线效应放电回路及其制造方法 | |
| CN116130461A (zh) | 测试结构及测试方法 | |
| US20030006412A1 (en) | Semiconductor device, semiconductor test structure and method for fabricating a semiconductor device | |
| KR20020041758A (ko) | 반도체 장치 및 그 제조 방법 | |
| CN1750207B (zh) | 半导体器件 | |
| CN101770964B (zh) | 形成钝化层窗口工艺中引入电荷的测试方法 | |
| CN115831932A (zh) | 测试结构及测试方法 | |
| CN102042997B (zh) | 判断等离子体损伤来源的电路结构及方法 | |
| CN111883514B (zh) | 测试结构，晶圆及测试结构的制作方法 | |
| US20030001228A1 (en) | Antistatic contact for a polycrystalline silicon line | |
| CN113437047B (zh) | 半导体器件的测试结构及其制作方法以及存储器 | |
| TWI553821B (zh) | 靜電放電防護結構 | |
| CN220121842U (zh) | 集成电路 | |
| CN108122892B (zh) | 静电放电保护结构及其形成方法和工作方法 | |
| US8901649B2 (en) | Semiconductor device, electrostatic discharge protection device and manufacturing method thereof | |
| US20230180469A1 (en) | Method for manufacturing memory device having merged active area | |
| JP3254549B2 (ja) | 半導体装置及びその製造方法 | |
| KR100709478B1 (ko) | 기생 필드 트랜지스터에 의한 누설 전류를 감소시킬 수있는 반도체 소자 | |
| US20230180470A1 (en) | Memory device having merged active area |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information | ||
| CB02 | Change of applicant information |
Country or region after: China Address after: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Applicant after: Wuhan Xinxin Integrated Circuit Co.,Ltd. Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Applicant before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd. Country or region before: China |