CN109216342B - 半导体静电防护结构 - Google Patents
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Abstract
本发明涉及一种半导体静电防护结构，包括：衬底；第一阱，形成于所述衬底上；第二阱，形成于所述衬底上，并与所述第一阱相邻设置；所述第一阱中设有第一掺杂区，所述第二阱中设有第二掺杂区和第三掺杂区，且所述第一阱和第二阱相邻的位置设有第四掺杂区；第一掺杂区、第四掺杂区、第二掺杂区以及第三掺杂区依次排列，且第一掺杂区与第四掺杂区相互隔离，第二掺杂区与第三掺杂区相互隔离；第二掺杂区和第四掺杂区之间的区域的表面设有栅极结构；其中，第一阱和第二阱的掺杂类型不同；第一掺杂区、第三掺杂区的掺杂类型相同，且与第二掺杂区掺杂类型不同、与第四掺杂区的掺杂类型相同或不同。上述半导体静电防护结构寄生电容小，静电防护能力强。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种半导体静电防护结构。
背景技术
静电放电现象是引起集成电路产品失效最主要的原因之一。静电放电会发生在半导体器件或电路的各个环节，例如制造、生产、封装、测试、存放、搬运等一系列过程中。
如图1所示，芯片内部电路是通过引脚来对外提供其功能的。芯片的功能引脚中，很多都是输入输出(I/O)引脚，I/O引脚是引入静电放电的一个主要来源。当产生静电放电时，瞬时的高压会通过I/O引脚进入内部电路，将内部电路损坏。
为此，通常在内部电路与引脚之间设置一个保护电路，该保护电路正常情况下处于关断状态，不影响集成电路的整体性能；但在出现静电放电时必须在脉冲未到达内部电路之前快速开启，以迅速钳位过高的电压，进而减少ESD现象所引起的破坏。
随着半导体的工艺越来越先进，器件尺寸越做越小，但是ESD能力的需要却没有减弱，反而有时需要更高抗ESD能力。而要提高ESD能力，就需要增加ESD器件的宽度。ESD器件的宽度在增加的同时，其寄生电容也会随之变大，这在高频应用中会带来致命的问题。
因此，如何提高芯片的抗ESD能力，并尽量降低ESD保护电路所使用的面积，是集成电路设计时必须考虑的一个重要问题。
发明内容
基于此，有必要提供一种既能提高芯片抗ESD能力，同时又降低芯片面积以减少寄生电容的半导体静电防护结构。
一种半导体静电防护结构，包括：
衬底；
第一阱，形成于所述衬底上；
第二阱，形成于所述衬底上，并与所述第一阱相邻设置；
所述第一阱中设有第一掺杂区，所述第二阱中设有第二掺杂区和第三掺杂区，且所述第一阱和第二阱相邻的位置设有第四掺杂区；所述第一掺杂区、第四掺杂区、第二掺杂区以及第三掺杂区依次排列，且相邻的不同掺杂类型的掺杂区之间相互隔离，相同掺杂类型的两个掺杂区之间的区域表面设有栅极结构；
其中，所述第一阱和第二阱的掺杂类型不同；所述第一掺杂区、第三掺杂区的掺杂类型相同，且与第二掺杂区掺杂类型不同、与第四掺杂区的掺杂类型相同或不同；所述第一掺杂区单独引出、或当与第四掺杂区掺杂类型相同时与栅极结构一起引出。
在其中一个实施例中，所述第一阱为N型阱，所述第二阱为P型阱；所述第一掺杂区和第三掺杂区为P+区，所述第二掺杂区和第四掺杂区为N+区；所述第一掺杂区引出为阳极，所述栅极结构、第二掺杂区以及第三掺杂区一起引出为阴极。
在其中一个实施例中，所述第一阱为P型阱，所述第二阱为N型阱；所述第一掺杂区和第三掺杂区为N+区，所述第二掺杂区和第四掺杂区为P+区；所述第一掺杂区引出为阴极，所述栅极结构、第二掺杂区以及第三掺杂区引出为阳极。
在其中一个实施例中，所述第一阱为P型阱，所述第二阱为N型阱；所述第一掺杂区、第三掺杂区以及第四掺杂区为N+区，所述第二掺杂区为P+区；所述第一掺杂区和栅极结构引出为阴极，所述第二掺杂区以及第三掺杂区引出为阳极。
在其中一个实施例中，采用隔离结构进行隔离；所述隔离结构为场氧结构或浅槽隔离结构。
一种半导体静电防护结构，包括：
衬底；
第一阱，形成于所述衬底上；
第二阱，形成于所述衬底上，并与所述第一阱相邻设置；
所述第一阱中设有第一掺杂区，所述第二阱中设有第二掺杂区，且所述第一阱和第二阱相邻的位置设有第三掺杂区；所述第一掺杂区、第三掺杂区以及第二掺杂区依次排列，且第一掺杂区与第三掺杂区相互隔离；第二掺杂区和第三掺杂区之间的区域表面设有栅极结构；所述第一掺杂区单独引出；
其中，所述第一阱和第二阱的掺杂类型不同；所述第一掺杂区、第三掺杂区的掺杂类型不相同，所述第二掺杂区、第三掺杂区的掺杂类型相同。
在其中一个实施例中，所述第一阱为N型阱，所述第二阱为P型阱；所述第一掺杂区为P+区，所述第二掺杂区和第三掺杂区为N+区；所述第一掺杂区引出为阳极，所述栅极结构和第二掺杂区一起引出为阴极。
在其中一个实施例中，所述第一阱为P型阱，所述第二阱为N型阱；所述第一掺杂区为N+区，所述第二掺杂区和第三掺杂区为P+区；所述第一掺杂区引出为阴极，所述栅极结构和第二掺杂区一起引出为阳极。
在其中一个实施例中，所述第一掺杂区与第三掺杂区之间采用隔离结构进行隔离；所述隔离结构为场氧结构或浅槽隔离结构。
在其中一个实施例中，所述衬底为P型衬底。
上述的半导体静电防护结构，形成了PNPN(或NPNP)的低压可控硅结构，且其将第一掺杂区单独引出，即使加入其他掺杂区，也可以在保证形成可控硅结构的同时，还能减小寄生电容。因此不仅可以在静电脉冲到达内部器件之前将电流泄放，实现可靠的静电防护，且寄生电容更小，使得其可以应用在高频电路中。
附图说明
图1为在内部电路与I/O端之间接入ESD防护结构的示意图；
图2为一实施例的半导体静电防护结构示意图；
图3a～图3c为图2所示结构中的阱区和掺杂区分别为不同的掺杂类型时的示意图；
图4为一实施例的半导体静电防护结构示意图；
图5a～图5b为图4所示结构中的阱区和掺杂区分别为不同的掺杂类型时的示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
图2为一种的半导体静电防护结构示意图。该半导体静电防护结构包括衬底110、形成于所述衬底110上的第一阱120、形成于所述衬底110上并与所述第一阱120相邻设置的第二阱130；所述第一阱120中设有第一掺杂区140，所述第二阱130中设有第二掺杂区150和第三掺杂区160，且所述第一阱120和第二阱130相邻的位置设有第四掺杂区170。所述第一掺杂区140、第四掺杂区170、第二掺杂区150以及第三掺杂区160依次排列，且第一掺杂区140与第四掺杂区170相互隔离(第一掺杂区140与第四掺杂区170掺杂类型不同)，第二掺杂区150与第三掺杂区160相互隔离；第二掺杂区150和第四掺杂区170之间的区域的表面设有栅极结构180(第二掺杂区150与第四掺杂区170掺杂类型相同)。
其中，所述第一阱120和第二阱130的掺杂类型不同；所述第一掺杂区140、第三掺杂区160的掺杂类型相同，且与第二掺杂区150不同、与第四掺杂区170的掺杂类型相同或不同。
根据阱掺杂类型以及掺杂区的掺杂类型的不同，以下提供三个具体的实施例。
如图3a所示，所述第一阱120为N型阱，所述第二阱130为P型阱；所述第一掺杂区140和第三掺杂区160为P+区，所述第二掺杂区150和第四掺杂区170为N+区；所述第一掺杂区140引出为阳极，所述栅极结构180、第二掺杂区150以及第三掺杂区160一起引出为阴极。引出的阳极和阴极可以分别接在I/O端和一个供电电压端(VDD或VSS)之间。N型阱中仅设置一个P+区并引出为阳极，寄生电容较小。
如图3b所示，所述第一阱120为P型阱，所述第二阱130为N型阱；所述第一掺杂区140和第三掺杂区160为N+区，所述第二掺杂区150和第四掺杂区170为P+区；所述第一掺杂区140引出为阴极，所述栅极结构180、第二掺杂区150以及第三掺杂区160引出为阳极。引出的阳极和阴极可以分别接在I/O端和一个供电电压端(VDD或VSS)之间。P型阱中仅设置一个N+区并引出为阴极，寄生电容较小。
上述各实施例，所述第一掺杂区140与第四掺杂区170之间，第二掺杂区150与第三掺杂区160之间可以采用隔离结构190进行隔离；所述隔离结构190可以为场氧结构或浅槽隔离结构。
如图3c所示，所述第一阱120为P型阱，所述第二阱130为N型阱；所述第一掺杂区140、第三掺杂区160以及第四掺杂区170为N+区，所述第二掺杂区150为P+区；所述第一掺杂区140和栅极结构180引出为阴极，所述第二掺杂区150以及第三掺杂区160引出为阳极。引出的阳极和阴极可以分别接在I/O端和一个供电电压端(VDD或VSS)之间。P型阱中仅设置一个N+区并与栅极结构180引出一起为阴极，不影响PNPN可控硅结构的形成，寄生电容也较小。
在其他实施例中，还可以在第一阱120中形成与第一掺杂区140掺杂类型相反的其他掺杂区，以形成更多PNPN结构，但也仅仅将第一掺杂区140单独引出，以达到减少寄生电容的目的。
图3c所示实施例，所述第二掺杂区150与第四掺杂区170之间，第二掺杂区150与第三掺杂区160之间可以采用隔离结构190进行隔离；所述隔离结构190可以为场氧结构或浅槽隔离结构。
图4提供一实施例的半导体静电防护结构示意图。该半导体静电防护结构包括衬底210、形成于所述衬底210上的第一阱220、形成于所述衬底210上并与所述第一阱220相邻设置的第二阱230。
所述第一阱220中设有第一掺杂区240，所述第二阱230中设有第二掺杂区250，且所述第一阱220和第二阱230相邻的位置设有第三掺杂区260；所述第一掺杂区240、第三掺杂区260以及第二掺杂区250依次排列，且第一掺杂区240与第三掺杂区260相互隔离；第二掺杂区250和第三掺杂区260之间的区域表面设有栅极结构270；
其中，所述第一阱220和第二阱230的掺杂类型不同；所述第一掺杂区240、第三掺杂区260的掺杂类型不相同，所述第二掺杂区250、第三掺杂区260的掺杂类型相同。
根据阱掺杂类型以及掺杂区的掺杂类型的不同，以下提供两个具体的实施例。
如图5a所示，所述第一阱220为N型阱，所述第二阱230为P型阱；所述第一掺杂区240为P+区，所述第二掺杂区250和第三掺杂区260为N+区；所述第一掺杂区240引出为阳极，所述栅极结构270和第二掺杂区250一起引出为阴极。引出的阳极和阴极可以分别接在I/O端和一个供电电压端(VDD或VSS)之间。N型阱中仅设置一个P+区并引出为阳极，寄生电容较小。
如图5b所示，所述第一阱220为P型阱，所述第二阱230为N型阱；所述第一掺杂区240为N+区，所述第二掺杂区250和第三掺杂区260为P+区；所述第一掺杂区240引出为阴极，所述栅极结构270和第二掺杂区250一起引出为阳极。引出的阳极和阴极可以分别接在I/O端和一个供电电压端(VDD或VSS)之间。P型阱中仅设置一个N+区并引出为阴极，寄生电容较小。
在其他实施例中，还可以在第一阱220中形成与第一掺杂区240掺杂类型相反的其他掺杂区，以形成更多PNPN结构，但也仅仅将第一掺杂区140单独引出，以达到减小寄生电容的目的。
上述各实施例中，所述第一掺杂区240与第三掺杂区260之间采用隔离结构280进行隔离；所述隔离结构280为场氧结构或浅槽隔离结构280。
上述各实施例，所述衬底可以采用P型衬底。
上述的半导体静电防护结构，形成了PNPN(或NPNP)的低压可控硅结构，且其将第一掺杂区单独引出，即使加入其他掺杂区，也可以在保证形成可控硅结构的同时，还能减小寄生电容。因此不仅可以在静电脉冲到达内部器件之前将电流泄放，实现可靠的静电防护，且寄生电容更小，使得其可以应用在高频电路中。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (8)
1.一种半导体静电防护结构，包括：
衬底；
第一阱，形成于所述衬底上；
第二阱，形成于所述衬底上，并与所述第一阱相邻设置；
所述第一阱中设有第一掺杂区，所述第二阱中设有第二掺杂区和第三掺杂区，且所述第一阱和第二阱相邻的位置设有第四掺杂区；所述第一掺杂区、第四掺杂区、第二掺杂区以及第三掺杂区依次排列，且相邻的不同掺杂类型的掺杂区之间相互隔离，相同掺杂类型的两个掺杂区之间的区域表面设有栅极结构；
其中，所述第一阱和第二阱的掺杂类型不同；所述第一掺杂区、第三掺杂区的掺杂类型相同，且与第二掺杂区掺杂类型不同、所述第一掺杂区与第四掺杂区的掺杂类型相同或不同；所述第一掺杂区单独引出、或当与第四掺杂区掺杂类型相同时与栅极结构一起引出；
所述第一阱为N型阱，所述第二阱为P型阱；所述第一掺杂区和第三掺杂区为P+区，所述第二掺杂区和第四掺杂区为N+区；所述第一掺杂区引出为阳极，所述栅极结构、第二掺杂区以及第三掺杂区一起引出为阴极；
或，所述第一阱为P型阱，所述第二阱为N型阱；所述第一掺杂区和第三掺杂区为N+区，所述第二掺杂区和第四掺杂区为P+区；所述第一掺杂区引出为阴极，所述栅极结构、第二掺杂区以及第三掺杂区引出为阳极；
或，所述第一阱为P型阱，所述第二阱为N型阱；所述第一掺杂区、第三掺杂区以及第四掺杂区为N+区，所述第二掺杂区为P+区；所述第一掺杂区和栅极结构引出为阴极，所述第二掺杂区以及第三掺杂区引出为阳极。
2.根据权利要求1所述的半导体静电防护结构，其特征在于，采用隔离结构进行隔离；所述隔离结构为场氧结构或浅槽隔离结构。
3.根据权利要求1～2任一项所述的半导体静电防护结构，其特征在于，所述阴极和所述阳极分别接在I/O端和一个供电电压端之间。
4.一种半导体静电防护结构，包括：
衬底；
第一阱，形成于所述衬底上；
第二阱，形成于所述衬底上，并与所述第一阱相邻设置；
所述第一阱中设有第一掺杂区，所述第二阱中设有第二掺杂区，且所述第一阱和第二阱相邻的位置设有第三掺杂区；所述第一掺杂区、第三掺杂区以及第二掺杂区依次排列，且第一掺杂区与第三掺杂区相互隔离；第二掺杂区和第三掺杂区之间的区域表面设有栅极结构；所述第一掺杂区单独引出；
其中，所述第一阱和第二阱的掺杂类型不同；所述第一掺杂区、第三掺杂区的掺杂类型不相同，所述第二掺杂区、第三掺杂区的掺杂类型相同；
所述第一阱为N型阱，所述第二阱为P型阱；所述第一掺杂区为P+区，所述第二掺杂区和第三掺杂区为N+区；所述第一掺杂区引出为阳极，所述栅极结构和第二掺杂区一起引出为阴极；
或，所述第一阱为P型阱，所述第二阱为N型阱；所述第一掺杂区为N+区，所述第二掺杂区和第三掺杂区为P+区；所述第一掺杂区引出为阴极，所述栅极结构和第二掺杂区一起引出为阳极。
5.根据权利要求4所述的半导体静电防护结构，其特征在于，所述阴极和所述阳极分别接在I/O端和一个供电电压端之间。
6.根据权利要求4～5任一项所述的半导体静电防护结构，其特征在于，所述第一掺杂区与第三掺杂区之间采用隔离结构进行隔离。
7.根据权利要求6所述的半导体静电防护结构，其特征在于，所述隔离结构为场氧结构或浅槽隔离结构。
8.根据权利要求4～5任一项所述的半导体静电防护结构，其特征在于，所述衬底为P型衬底。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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