CN205319155U - 一种静电保护电路及集成电路 - Google Patents
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Abstract
本实用新型提供一种静电保护电路，包括：衬底；由第一阱区以及第二阱区组成的阱区；由第一有源区、第二有源区以及第三有源区组成的有源区；由第一衬底接触区以及第二衬底接触区构成的衬底接触区；由第一栅极氧化层构成的第一栅极。本实用新型通过对GGNMOS结构中，在NMOS管的漏极采取增加N阱的注入，并在N阱中进行P+注入来实现可控硅结构；并去除NMOS管漏端中第二有源区与被保护芯片的输入输出管脚的连接；且增加埋层，将P阱与衬底彻底隔离开来；来降低ESD通路触发以后器件上的压降，进而提高ESD器件的泄放能力，提高防静电水平。
Description
技术领域
本实用新型涉及微电子领域中的集成电路设计技术领域，特别是一种静电保护电路及集成电路。
背景技术
在芯片设计中,静电防护关系到芯片的可靠性是必须解决的问题；随着静电防护要求提高，需要对芯片上负责静电放电的ESD(Electro-Staticdischarge)保护器件不断优化。
现有技术中经典的ESD结构是栅极接地或者栅极通过电阻R接地的大尺寸NMOS器件GGNMOS(Gate-groundedNMOS)，其原理是静电发生时，触发寄生的NPN三极管，安全泻放瞬间的静电大电流。其截面图如图1所示G为与被保护芯片地电位管脚相连，被保护芯片的输入输出管脚IO(Input-Output)，IO为芯片工作电压高于G的管脚。栅极通过电阻R接地，P型衬底P-sub；P型阱区为PWELL，漏极N+区域与管脚IO相连，栅极、源极的N+区域和P+区域与管脚G相连。
图2为图1的等效电路图，显示了当ESD触发时该结构泄放ESD电流的通路，其中Q1为寄生NPN三极管，NMOS漏极的N+区域为三极管集电极，P阱为三极管基极，NMOS源极的N+区域为三机管发射极，Q1基极到P阱与G连接的P+之间的通路等效为寄生电阻为R_PWELL。当ESD电流来临时，Q1集电极到基极之间，NMOS管的漏极的N+区域与衬底PWELL的N+/PWELL结击穿，击穿电流经过R_PWELL流向G；此时寄生电阻R_PWELL上积累电压，当寄生NPN三极管的基极电压被抬高，其集电极到发射极的大电流通路被触发，实现ESD电流的泄放。
由于GGNMOS做法的器件，ESD放电时寄生NPN三极管的基极折回电压(Foldbackvoltage)较高，也就是左侧NMOS漏极和源极之间的压降V较高；由发热公式为I*V可知，对于ESD器件能承受的有效热量来说，压降V越小，ESD放电电流I就可以越大，抵抗静电能力就越强。故现有技术中，由于压降V较高，抵抗静电能力较弱。
实用新型内容
本实用新型的目的是针对现有技术的缺陷，提供一种静电保护电路及集成电路，来通过降低ESD通路触发以后器件上的压降V来提高ESD器件静电泄放能力，提高防静电水平。
本实用新型第一方面提供一种静电保护电路，包括：衬底；由第一阱区和第二阱区组成的阱区；自所述第一阱区的上表面向下延伸而成的第一有源区，并与所述第一有源区间隔设置第二有源区；自所述第一阱区的上表面向下延伸而成的第一衬底接触区，位于所述第一有源区和所述第二有源区之间；自所述第二阱区的上表面向下延伸而成的第二有源区，并与所述第二有源区间隔设置第三有源区；自所述第二阱区的上表面向下延伸而成的第二衬底接触区，并设置与所述第三有源区相邻的位置上；形成于所述第二阱区上表面上且位于所述第二有源区和所述第三有源区之间的栅极氧化层；形成于所述栅极氧化层之上的栅极。
优选地，所述衬底以及所述阱区的掺杂浓度低于所述第一衬底接触区、所述第二衬底接触区以及所述第一有源区、所述第二有源区和所述第三有源区掺杂浓度。
优选地，所述第一阱区以及所述第一有源区、所述第二有源区和所述第三有源区为N型掺杂；所述第二阱区和所述第一衬底接触区、所述第二衬底接触区以及所述衬底为P型掺杂。
优选地，所述第一有源区、所述第一衬底接触区以及所述第二有源区与第一连接端相连；所述栅极、所述第三有源区以及所述第二衬底接触区与第二连接端相连。
优选地，所述第一连接端与被保护芯片的输入输出管脚相连；所述第二连接端与被保护芯片的地管脚相连。
优选地，所述第一有源区以及所述第一衬底接触区与第三连接端相连；所述第一栅极、所述第三有源区以及所述第二衬底接触区与第四连接端相连。
优选地，所述第三连接端与被保护芯片的输入输出管脚相连；所述第四连接端与被保护芯片的地管脚相连。
优选地，所述衬底与所述阱区之间设置埋层，将所述第二阱区与所述衬底隔开。
本实用新型第二方面提供一种集成电路，包括被保护芯片以及上述任一所述的静电保护电路。
本实用新型通过对GGNMOS结构中，在NMOS管的漏极采取增加N阱注入，并在N阱注入中进行P+注入来实现可控硅结构；并去除NMOS管漏端中第二有源区与被保护芯片的输入输出管脚的连接；且增加埋层，将P阱与衬底彻底隔离开来；来降低ESD通路触发以后器件上的压降，进而提高ESD器件的泄放能力，提高防静电水平。
附图说明
为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中使用GGNMOS的静电防护电路结构示意图；
图2为现有技术中使用GGNMOS的静电防护电路结构原理示意图；
图3为本实用新型实施例提供的一种静电防护电路结构示意图；
图4为本实用新型实施例提供的一种静电防护电路结构原理示意图；
图5为本实用新型实施例提供的又一种静电防护电路结构示意图；
图6为本实用新型实施例提供的另一种静电防护电路结构示意图；
图7为本实用新型实施例提供的另一种静电防护电路结构原理示意图；
图8为本实用新型实施例提供的再一种静电防护电路结构示意图。
具体实施方式
为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。
本实用新型实施例通过对GGNMOS结构中，在NMOS管的漏极采取增加N阱注入，并在N阱注入中进行P+注入来实现可控硅结构；并去除NMOS管漏端第二有源区与被保护芯片的输入输出管脚的连接；且增加埋层，将P阱与衬底彻底隔离开来；来降低ESD通路触发以后器件上的压降，进而提高ESD器件的泄放能力，提高防静电水平。
图3为本实用新型实施例提供的一种静电防护电路结构示意图。如图3所示，该电路包括：衬底；由第一阱区和第二阱区组成的阱区；自所述第一阱区的上表面向下延伸而成的第一有源区，并与所述第一有源区间隔设置第二有源区；自所述第一阱区的上表面向下延伸而成的第一衬底接触区，位于所述第一有源区和所述第二有源区之间；自所述第二阱区的上表面向下延伸而成的第二有源区，并与所述第二有源区间隔设置第三有源区；自所述第二阱区的上表面向下延伸而成的第二衬底接触区，并设置与所述第三有源区相邻的位置上；形成于所述第二阱区上表面上且位于所述第二有源区和所述第三有源区之间的栅极氧化层；形成于所述栅极氧化层之上的栅极。
具体地，所述衬底以及所述阱区的掺杂浓度低于所述第一衬底接触区、所述第二衬底接触区以及所述第一有源区、所述第二有源区和所述第三有源区掺杂浓度。
具体地，所述第一阱区以及所述第一有源区、所述第二有源区和所述第三有源区为N型掺杂；所述第二阱区和所述第一衬底接触区、所述第二衬底接触区以及所述衬底为P型掺杂。
具体地，所述第一有源区、所述第一衬底接触区以及所述第二有源区与第一连接端相连；所述栅极、所述第三有源区以及所述第二衬底接触区与第二连接端相连。
具体地，所述第一连接端与被保护芯片的输入输出管脚相连；所述第二连接端与被保护芯片的地管脚相连。栅极通过电阻R接地，也可以直接接地。
图4为本实用新型实施例提供的一种静电防护电路结构原理示意图。如图4所示，衬底为P-sub，IO为被保护芯片的输入输出管脚，G为与被保护芯片地电位管脚相连。Q2为由第一衬底接触区P+、第一阱区NWELL(N阱)以及第二阱区PWELL(P阱)构成的寄生PNP三极管，第一衬底接触区P+为其发射极，第一阱区NWELL为其基极，第二阱区PWELL为集电极。Q1为NMOS原生的寄生NPN三极管，第二阱区PWELL为其基极，第二有源区N+为其集电极，第三有源区N+为其发射极。等效的寄生电阻R_NWELL，一端与寄生三极管Q2相连，另一端与寄生三极管Q2的基极相连；寄生电阻R_PWELL，其一端与Q1的基极相连，其另一端与第二衬底接触区相连。图中Q1上方的第一栅极通过电阻与G相连。
第一衬底接触区P+、第一阱区N阱、第二阱区P阱以及第三有源区N+形成P+/NWELL/PWELL/N+的可控硅SCR(Siliconcontrolledrectifier)结构。
ESD泄放原理为，寄生三极管Q1的集电极到第二阱区PWELL之间PN结击穿，电流从Q1的集电极流向Q1的基极；当寄生电阻R-PWEL上流过电流产生电压，将Q1的基极电压抬高后，进而触发Q1集电极到发射极的大电流通路。
当足够大的电流流过NMOS管漏极的第一有源区N+和第二有源区N+区域时，Q2基极电位变低使得PNP三极管Q2导通，产生从漏极第一衬底接触区P+向第二阱区PWELL泄放电流的通路。
由于该电流流向寄生电阻R-PWELL后，进一步抬高寄生三极管Q1基极，使得Q1导通电流更大；更大的Q1导通电流进一步拉低Q2基极的电压，使Q2导通更大电流；由此形成类似有益于ESD保护的栓锁效应。因此，可以泄放更大的电流，抵抗静电能力就越强。
图5为本实用新型实施例提供的又一种静电防护电路结构示意图。如图所示，所述衬底与所述阱区之间设置埋层，将第二阱区与被保护芯片的衬底隔开。
具体地，通过增加N型埋层DN，将第二阱区PWELL与衬底P-sub隔离开。在设置埋层之前，需要注入N阱，形成第三阱区，设置于图中P阱的右侧，将P阱“包围”在中间。也就是埋层与漏端的第一阱区NWELL和第三阱区NWELL相重叠形成完整的隔离，将第二阱区PWELL与衬底P-sub隔开。
因为衬底P-sub是接地的，隔离后使得NMOS管的源极可以接非地的电位，如图中所示，接非地的管脚IO2。这样就进一步降低了静电泄放时NMOS管的源极和漏极的压降V，而发热公式为I*V，V越小，ESD放电电流I就可以越大，抵抗静电能力就越强。
第一有源区N+、第二有源区N+以及位于它们之间的第一衬底接触区P+与第一连接端相连，第一连接端与管脚IO1相连。其余结构上述已做说明，在此不再赘述。
图6为本实用新型实施例提供的另一种静电防护电路结构示意图。如图所示，第一有源区以及第一衬底接触区与第三连接端相连；第一栅极、所述第三有源区以及第二衬底接触区与第四连接端相连。
具体地，第三连接端与被保护芯片的输入输出管脚IO相连；所述第四连接端与被保护芯片的地管脚相连。
本实施例在相当于在图5的基础上中去除了NMOS漏端第二有源区N+与IO1管脚的连接，而保留了第一有源区N+与IO1的连接。
其余结构上述实施例已做说明，在此不再赘述。
图7为本实用新型实施例提供的另一种静电防护电路结构原理示意图。如图等效的电路所示，Q1在击穿导通后从其集电极索取的电流需要流经更长的距离，需要通过IO管脚，第一有源区N+，并且流过第一阱区N阱的等效寄生电阻R_NWELL。等效寄生电阻分担一部分电压，使得Q2的基极更容易被拉低，故Q2更容易被触发导通，进而泄放更多的ESD电流，降低折回电压(Foldbackvoltage)的作用，抵抗静电能力就越强。
本实施例可以做到，当流过Q1电流不是很大时，由于寄生电阻R_NWELL能够分担一部分电压，就可以更容易拉低Q2基极的电位，进而触发ESD泄放的通路。避免了当流过Q1的电流较小时，不能有效的拉低Q2基极的电位，进而不能触发泄放ESD的通路，从而可能出现通路未触发而ESD器件被ESD打坏的情况。
其余静电泄放过程与上述实施例相同，在此不再赘述。
图8为本实用新型实施例提供的再一种静电防护电路结构示意图。在所述衬底与所述阱区之间设置埋层，将第二阱区与被保护芯片的衬底隔开。
埋层的作用与上述实施例中埋层的原理与作用相同，在此不再赘述。
其余结构的设置与上述实施例相同，在此不再赘述。
本实用新型通过对GGNMOS结构中，在NMOS管的漏极采取增加N阱注入，并在N阱注入中进行P+注入来实现可控硅结构；并去除NMOS管漏端中第二有源区与被保护芯片的输入输出管脚的连接；且增加埋层，将P阱与衬底彻底隔离开来；来降低ESD通路触发以后器件上的压降，进而提高ESD器件的泄放能力，提高防静电水平。
专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本实用新型的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上所述的具体实施方式，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施方式而已，并不用于限定本实用新型的保护范围，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (9)
1.一种静电保护电路，其特征在于，包括：
衬底；
由第一阱区和第二阱区组成的阱区；
自所述第一阱区的上表面向下延伸而成的第一有源区，并与所述第一有源区间隔设置第二有源区；
自所述第一阱区的上表面向下延伸而成的第一衬底接触区，位于所述第一有源区和所述第二有源区之间；
自所述第二阱区的上表面向下延伸而成的第二有源区，并与所述第二有源区间隔设置第三有源区；
自所述第二阱区的上表面向下延伸而成的第二衬底接触区，并设置与所述第三有源区相邻的位置上；
形成于所述第二阱区上表面上且位于所述第二有源区和所述第三有源区之间的栅极氧化层；
形成于所述栅极氧化层之上的栅极。
2.根据权利要求1所述的电路，其特征在于，所述衬底以及所述阱区的掺杂浓度低于所述第一衬底接触区、所述第二衬底接触区以及所述第一有源区、所述第二有源区和所述第三有源区掺杂浓度。
3.根据权利要求2所述的电路，其特征在于，所述第一阱区以及所述第一有源区、所述第二有源区和所述第三有源区为N型掺杂；
所述第二阱区和所述第一衬底接触区、所述第二衬底接触区以及所述衬底为P型掺杂。
4.根据权利要求1所述的电路，其特征在于，所述第一有源区、所述第一衬底接触区以及所述第二有源区与第一连接端相连；
所述第一栅极、所述第三有源区以及所述第二衬底接触区与第二连接端相连。
5.根据权利要求4所述的电路，其特征在于，所述第一连接端与被保护芯片的输入输出管脚相连；
所述第二连接端与被保护芯片的地管脚相连。
6.根据权利要求1所述的电路，其特征在于，所述第一有源区以及所述第一衬底接触区与第三连接端相连；
所述栅极、所述第三有源区以及所述第二衬底接触区与第四连接端相连。
7.根据权利要求6所述的电路，其特征在于，所述第三连接端与被保护芯片的输入输出管脚相连；
所述第四连接端与被保护芯片的地管脚相连。
8.根据权利要求4或5所述的电路，其特征在于，所述衬底与所述阱区之间设置埋层，将所述第二阱区与所述衬底隔开。
9.一种集成电路，其特征在于，包括被保护芯片以及如权利要求1-8的任一所述的静电保护电路。
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| CN201521009685.2U CN205319155U (zh) | 2015-12-08 | 2015-12-08 | 一种静电保护电路及集成电路 |
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2015
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