CN109979929A - 一种高压静电放电钳位保护元件及集成电路芯片 - Google Patents
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- 230000003068 static effect Effects 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims description 21
- 239000013078 crystal Substances 0.000 claims description 4
- 238000001514 detection method Methods 0.000 claims description 4
- 210000000080 chela (arthropods) Anatomy 0.000 claims description 2
- 238000007599 discharging Methods 0.000 abstract description 6
- 230000015556 catabolic process Effects 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 230000005611 electricity Effects 0.000 description 7
- CUZMQPZYCDIHQL-VCTVXEGHSA-L calcium;(2s)-1-[(2s)-3-[(2r)-2-(cyclohexanecarbonylamino)propanoyl]sulfanyl-2-methylpropanoyl]pyrrolidine-2-carboxylate Chemical compound [Ca+2].N([C@H](C)C(=O)SC[C@@H](C)C(=O)N1[C@@H](CCC1)C([O-])=O)C(=O)C1CCCCC1.N([C@H](C)C(=O)SC[C@@H](C)C(=O)N1[C@@H](CCC1)C([O-])=O)C(=O)C1CCCCC1 CUZMQPZYCDIHQL-VCTVXEGHSA-L 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005421 electrostatic potential Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000010248 power generation Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
本发明公开了一种高压静电放电钳位保护元件。该高压静电放电钳位保护元件包括多个低压NMOS晶体管和对应于每个低压NMOS晶体管的电流触发结构，每个低压NMOS晶体管分别与电流触发结构连接；高压静电放电钳位保护元件的输入端与静电放电信号连接，高压静电放电钳位保护元件的输出端接地。电流触发结构用于实现在静电放电信号到达高压静电放电钳位保护元件前开启该高压静电放电钳位保护元件。采用本发明的集成电路芯片不仅有效避免产生漏电现象和快反向现象，还提高了其抗静电放电的耐受力和可靠性。
Description
技术领域
本发明涉及一种高压静电放电钳位保护元件，同时也涉及包括该高压静电放电钳位保护元件的集成电路芯片，属于集成电路技术领域。
背景技术
目前，越来越多的集成电路芯片采用互补金属氧化物半导体(CMOS)技术实现，以实现尽可能低的功率消耗。由于集成电路芯片上的晶体管在不同的电压域中操作，因而必须具有不同的掺杂浓度和不同的栅极厚度。因此，为了保证集成电路芯片不被电流峰值或电压峰值损坏，需要对集成电路芯片进行静电放电保护。
目前，集成电路领域中一般采用静电放电钳位保护元件实现对集成电路芯片的静电放电保护。该静电放电钳位保护元件的典型结构为多个PMOS晶体管组成的PMOS晶体管堆栈结构，这种结构的缺陷在于容易产生漏电流。在设置有该静电放电钳位保护元件的集成电路芯片的工作电压下，若每个PMOS晶体管的漏极和N型阱之间的PN结所承受的电压高于该PN结的反向击穿电压时，PMOS晶体管会产生漏电流，不仅导致集成电路芯片工作时的功耗会更高，还有可能会损坏整个集成电路芯片。
为了解决静电放电钳位保护元件容易产生漏电流的问题，现有技术中通常在原有的PMOS晶体管堆栈结构中额外连接一个或多个PMOS晶体管，使得新组成的PMOS晶体管堆栈结构中，每个PMOS晶体管漏极和N型阱之间的PN结所承受的电压低于该PN结的反向击穿电压。但是，这种设计会大大增加静电放电钳位保护元件的开启电压。由于静电电压需要大于静电放电钳位保护元件的开启电压，才能使得静电放电钳位保护元件被开启，从而实现对集成电路芯片的静电放电过程。因此，该静电放电钳位保护元件的抗静电放电能力比较低，实践中迫切需要提供一种具有高性能、高耐受力的高压静电放电钳位保护元件。
发明内容
本发明所要解决的首要技术问题在于提供一种高压静电放电钳位保护元件。
本发明所要解决的另一技术问题在于提供一种包含该高压静电放电钳位保护元件的集成电路芯片。
为了实现上述目的，本发明采用下述技术方案：
根据本发明实施例的第一方面，提供一种高压静电放电钳位保护元件，包括多个低压NMOS晶体管和对应于每个所述低压NMOS晶体管的电流触发结构，每个所述低压NMOS晶体管分别与所述电流触发结构连接；所述高压静电放电钳位保护元件的输入端与静电放电信号连接，高压静电放电钳位保护元件的输出端接地；
所述电流触发结构用于实现在所述静电放电信号到达所述高压静电放电钳位保护元件前开启所述高压静电放电钳位保护元件。
可选地，每个所述低压NMOS晶体管由第四P+掺杂区、第二N+掺杂区、第三N+掺杂区及P型阱构成，所述第四P+掺杂区、所述第二N+掺杂区、所述第三N+掺杂区设置在P型阱上。
可选地，所述第四P+掺杂区形成所述低压NMOS晶体管的衬底端，所述第二N+掺杂区形成所述低压NMOS晶体管的漏极端，所述第三N+掺杂区形成所述低压NMOS晶体管的源极端，所述第二N+掺杂区与所述第三N+掺杂区的上部设置有栅极端。
可选地，每个所述低压NMOS晶体管的所述第四P+掺杂区分别与外部的所述静电放电信号检测电路连接；
所述静电放电信号检测电路根据检测的静电放电信号生成触发电流，所述触发电流分别输入到对应的所述电流触发结构中，使得在所述静电放电信号到达所述高压静电放电钳位保护元件前开启所述高压静电放电钳位保护元件。
可选地，由多个所述低压NMOS晶体管组成的堆栈结构中，前一个所述低压NMOS晶体管的所述第三N+掺杂区与下一个所述低压NMOS晶体管的所述第二N+掺杂区连接。
可选地，所述电流触发结构包括由与所述电流触发结构相对应的所述低压NMOS晶体管的所述第二N+掺杂区、所述第三N+掺杂区及所述P型阱构成的NPN型晶体管和电阻，所述第二N+掺杂区形成所述NPN型晶体管的集电极，所述第三N+掺杂区形成所述NPN型晶体管的发射极，所述P型阱形成所述NPN型晶体管基极，所述NPN型晶体管基极与所述电阻的一端连接，所述电阻的另一端通过第五P+掺杂区与对应于该NPN型晶体管的所述低压NMOS晶体管的所述第三N+掺杂区连接。
可选地，每个所述低压NMOS晶体管的所述第四P+掺杂区的前面分别设置第四N+掺杂区，且相邻两个所述低压NMOS晶体管之间，所述第四N+掺杂区位于与前一个所述低压NMOS晶体管对应的所述电流触发结构的所述电阻相连接的所述第五P+掺杂区的后面。
可选地，每个所述第四N+掺杂区分别与第一个所述低压NMOS晶体管的所述第二N+掺杂区连接在一起后，形成所述高压静电放电钳位保护元件的输入端，而最后一个所述低压NMOS晶体管的所述第二N+掺杂区作为所述高压静电放电钳位保护元件的输出端。
可选地，所述第五P+掺杂区设置在对应的所述P型阱上，每个所述第四N+掺杂区设置在对应的N型阱上，每个所述P型阱及所述N型阱设置在同一个隔离区上，所述隔离区设置在P型衬底上。
根据本发明实施例的第二方面，提供一种集成电路芯片，其中包括有上述的高压静电放电钳位保护元件。
本发明所提供的高压静电放电钳位保护元件采用由多个低压NMOS晶体管组成的堆栈结构和对应于每个低压NMOS晶体管的电流触发结构，并通过将触发电流输入到每个电流触发结构中，使得在静电放电信号到达本高压静电放电钳位保护元件前提前开启本高压静电放电钳位保护元件。采用本发明的集成电路芯片不仅有效避免产生漏电现象和快反向现象，还提高了其抗静电放电的耐受力和可靠性。
附图说明
图1为现有技术中，由3个PMOS晶体管组成的高压静电放电钳位保护元件的剖面示意图；
图2为现有技术中，由3个PMOS晶体管组成的高压静电放电钳位保护元件的电路原理图；
图3为现有技术中，由4个PMOS晶体管组成的高压静电放电钳位保护元件的剖面示意图；
图4为现有技术中，由4个PMOS晶体管组成的高压静电放电钳位保护元件的电路原理图；
图5为本发明所提供的高压静电放电钳位保护元件的剖面示意图；
图6为本发明所提供的高压静电放电钳位保护元件的电路原理图。
具体实施方式
下面结合附图和具体实施例对本发明的技术内容做进一步的详细说明。
现有的高压静电放电钳位保护元件为由多个PMOS晶体管组成的堆栈结构。下面以由3个PMOS晶体管组成的堆栈结构为例展开说明。如图1所示，每个PMOS晶体管由第一N+掺杂区2、第一P+掺杂区3、第二P+掺杂区4及N型阱5构成；其中，第一N+掺杂区2、第一P+掺杂区3、第二P+掺杂区4设置在N型阱5上，第一N+掺杂区2形成PMOS晶体管的衬底端，第一P+掺杂区3形成PMOS晶体管的源极端，第二P+掺杂区4形成PMOS晶体管的漏极端，在第一P+掺杂区3与第二P+掺杂区4的上部设置有栅极端6。在3个PMOS晶体管组成的堆栈结构中，第一个PMOS晶体管的源极端通过第一P+掺杂区3与电源VDD(电源正极，可以用于接收静电放电信号)连接，第一个PMOS晶体管的衬底端通过第一N+掺杂区2与电源VDD连接，第一个PMOS晶体管的栅极端也与电源VDD连接；第一个PMOS晶体管的漏极端通过第二P+掺杂区4分别与第二个PMOS晶体管的衬底端(第二个PMOS晶体管的第一N+掺杂区所形成的衬底端)、源极端(第二个PMOS晶体管的第一P+掺杂区所形成的源极端)及栅极端连接；第二个PMOS晶体管的漏极端通过第二P+掺杂区分别与第三个PMOS晶体管的衬底端(第三个PMOS晶体管的第一N+掺杂区所形成的衬底端)、源极端(第三个PMOS晶体管的第一P+掺杂区所形成的源极端)及栅极端连接；第三个PMOS晶体管的漏极端通过第二P+掺杂区与电源VSS(电源负极)的一端连接，电源VSS的另一端接地。为了防止由3个PMOS晶体管组成的堆栈结构产生闩锁问题，在第一个PMOS晶体管的第一N+掺杂区2的前面、第一个PMOS晶体管的第二P+掺杂区4与第二个PMOS晶体管的第一N+掺杂区之间、第二个PMOS晶体管的第二P+掺杂区与第三个PMOS晶体管的第一N+掺杂区之间及第三PMOS晶体管的第二P+掺杂区的后面分别设置第三P+掺杂区7，第三P+掺杂区7设置在P型阱8上，每个P型阱8之间相互连接。每个P型阱8及每个N型阱5均设置在同一个衬底1上。
如图2示出的由3个PMOS晶体管组成的堆栈结构，当该现有的高压静电放电钳位保护元件被开启后，若每个PMOS晶体管的漏极和N型阱之间的PN结所承受的电压高于该PN结的反向击穿电压时，PMOS晶体管会产生漏电流，不仅导致集成电路芯片工作时的功耗会更高，还有可能会损坏集成电路芯片。例如，设置有现有高压静电放电钳位保护元件的集成电路芯片的工作电压为30V，那么，每个PMOS晶体管的漏极和N型阱之间的PN结所承受的电压为10V；若每个PMOS晶体管的漏极和N型阱之间的PN结的反向击穿电压为9V，则会导致每个PMOS晶体管都会产生漏电流，从而使得现有的高压静电放电钳位保护元件产生较大的漏电流。
为了解决由3个PMOS晶体管组成的堆栈结构的漏电问题，可以在由3个PMOS晶体管组成的堆栈结构的基础上额外连接一个或多个PMOS晶体管。例如，设置有该现有高压静电放电钳位保护元件的集成电路芯片的工作电压也为30V，可以在由3个PMOS晶体管组成的堆栈结构的基础上额外连接一个PMOS晶体管。如图3所示，由于在现有的高压静电放电钳位保护元件中，只有最后一个PMOS晶体管的漏极端才与电源VSS的一端连接，因此，将第三个PMOS晶体管的漏极端通过第二P+掺杂区分别与第四个PMOS晶体管的衬底端(第四个PMOS晶体管的第一N+掺杂区所形成的衬底端)、源极端(第四个PMOS晶体管的第一P+掺杂区所形成的源极端)及栅极端连接；第四个PMOS晶体管的漏极端通过第二P+掺杂区与电源VSS的一端连接，电源VSS的另一端接地。同样为了防止由4个PMOS晶体管组成的堆栈结构产生闩锁问题，在第一个PMOS晶体管的第一N+掺杂区2的前面、相邻两个PMOS晶体管中前一个PMOS晶体管的第二P+掺杂区4与后一个PMOS晶体管的第一N+掺杂区之间及最后一个PMOS晶体管的第二P+掺杂区的后面分别设置第三P+掺杂区7，第三P+掺杂区7设置在P型阱8上，每个P型阱8之间相互连接。每个P型阱8及每个N型阱5均设置在同一个衬底1上。
参见图4示出的由4个PMOS晶体管组成的堆栈结构，当该现有的高压静电放电钳位保护元件被开启后，每个PMOS晶体管的漏极和N型阱之间的PN结所承受的电压为7.5V，由于每个PMOS晶体管的漏极和N型阱之间的PN结的反向击穿电压为9V，那么，每个PMOS晶体管的漏极和N型阱之间的PN结所承受的电压低于该PN结的反向击穿电压，PMOS晶体管不会产生漏电流，但是会导致该现有的高压静电放电钳位保护元件的开启电压变大，因此，该现有的高压静电放电钳位保护元件的抗静电放电能力比较低。当有静电通过该现有的高压静电放电钳位保护元件很难保证能将其开启，使得集成电路芯片很容易被损坏。并且，若静电通过该现有的高压静电放电钳位保护元件时能将其开启，也会因产生快反向现象，使得静电通过该现有的静电放电钳位保护元件后，该现有的静电放电钳位保护元件依然处在高电压开启状态，使得集成电路芯片同样会容易被损坏。
为了解决现有的高压静电放电钳位保护元件产生的漏电、快反向现象问题，本发明首先提供一种高压静电放电钳位保护元件。该高压静电放电钳位保护元件包括由多个低压NMOS晶体管组成的堆栈结构和对应于每个低压NMOS晶体管的电流触发结构，每个低压NMOS晶体管与对应的电流触发结构连接，且每个低压NMOS晶体管还分别与外部的静电放电信号检测电路连接。本高压静电放电钳位保护元件的输入端与电源VDD(电源正极)连接，该电源VDD可以用于接收静电放电信号(e l ectrostat i c d i scharge,简称ESD)，本高压静电放电钳位保护元件的输出端与电源VSS(电源负极)连接，电源VSS接地。当静电放电信号检测电路检测到静电放电信号时，根据所检测的静电放电信号生成触发电流，并将该触发电流通过对应的低压NMOS晶体管分别输入到各个电流触发结构中，通过电流触发结构开启本高压静电放电钳位保护元件，使得在静电放电信号到达本高压静电放电钳位保护元件前提前开启本高压静电放电钳位保护元件。本高压静电放电钳位保护元件不仅有效避免产生漏电现象，还提高了其抗静电放电的耐受力。并且，通过电流触发结构使得本高压静电放电钳位保护元件开启后能持续以较低的维持电压完成整个静电放电过程，当静电放电过程结束后，本高压静电放电钳位保护元件将随即处于关断状态，有效避免发生快反向现象。所谓快反向现象就是静电放电信号通过高压静电放电钳位保护元件才能使其被开启，并持续保持高压状态运行，静电放电过程结束后，该高压静电放电钳位保护元件不会随之关断，而是依然处于高压运行状态下，导致集成电路芯片很容易被损坏。
需要强调的是，本高压静电放电钳位保护元件中低压NMOS晶体管设置的数目依集成电路芯片的工作电压而定。下面结合图5和图6，以本高压静电放电钳位保护元件包括由4个低压NMOS晶体管组成的堆栈结构和对应于每个低压NMOS晶体管的电流触发结构为例，对本发明提供的高压静电放电钳位保护元件的结构及原理进行详细说明。
如图5所示，在多个低压NMOS晶体管组成的堆栈结构中，每个低压NMOS晶体管由第四P+掺杂区9、第二N+掺杂区10、第三N+掺杂区11及P型阱13构成；其中，第四P+掺杂区9、第二N+掺杂区10、第三N+掺杂区11设置在P型阱13上，第四P+掺杂区9形成低压NMOS晶体管的衬底端，第二N+掺杂区10形成低压NMOS晶体管的漏极端，第三N+掺杂区11形成低压NMOS晶体管的源极端，在第二N+掺杂区10与第三N+掺杂区11的上部设置有栅极端17。其中，每个低压NMOS晶体管的第四P+掺杂区9(衬底端)分别与外部的静电放电信号检测电路20连接，通过每个低压NMOS晶体管的衬底端将静电放电信号检测电路生成的触发电流输入到对应的电流触发结构中。前一个低压NMOS晶体管的第三N+掺杂区11(源极端)与下一个低压NMOS晶体管的第二N+掺杂区10(漏极端)连接。
在本高压静电放电钳位保护元件中，与每个低压NMOS晶体管相对应的电流触发结构包括由对应于每个电流触发结构的低压NMOS晶体管的第二N+掺杂区10、第三N+掺杂区11及P型阱13构成的NPN型晶体管与电阻18；因此，第二N+掺杂区10既是低压NMOS晶体管的漏极端又是NPN型晶体管的集电极，第三N+掺杂区11既是低压NMOS晶体管的源极端又是NPN型晶体管的发射极，P型阱13形成NPN型晶体管的基极。每个NPN型晶体管的基极与电阻18的一端连接，电阻18的另一端通过第五P+掺杂区12与对应于该NPN型晶体管的低压NMOS晶体管的第三N+掺杂区11连接。
为了防止本高压静电放电钳位保护元件产生闩锁问题，如图5所示，在每一个低压NMOS晶体管的第四P+掺杂区9的前面分别设置第四N+掺杂区15，用于对每个低压NMOS晶体管实现隔离作用。在相邻两个低压NMOS晶体管之间，该第四N+掺杂区15还位于与前一个低压NMOS晶体管对应的电流触发结构的电阻18相连接的第五P+掺杂区12的后面。在本高压静电放电钳位保护元件中，每个第五P+掺杂区12设置在对应的P型阱13上，每个第四N+掺杂区15设置在N型阱16上，每个P型阱13及每个N型阱16均设置在同一个隔离区14上，隔离区14设置在P型衬底19上；通过隔离区14使得每个P型阱13与P型衬底19之间相互隔离，防止相邻两个电流触发结构中的NPN型晶体管之间发生短路现象。并且，每个第四N+掺杂区15分别与第一个低压NMOS晶体管的第二N+掺杂区10连接在一起后，形成本高压静电放电钳位保护元件的输入端，而最后一个低压NMOS晶体管(图5示出的第四个低压NMOS晶体管)的第二N+掺杂区11作为本高压静电放电钳位保护元件的输出端。将本高压静电放电钳位保护元件的输入端与电源VDD连接，该电源VDD可以为静电放电信号。本高压静电放电钳位保护元件的输出端与电源VSS连接，电源VSS接地。
如图6所示，在本发明的一个实施例中，以集成电路芯片工作电压为30V，本高压静电放电钳位保护元件的开启电压为40V为例，对本高压静电放电钳位保护元件的工作原理进行说明。由于每个低压NMOS晶体管的第二N+掺杂区10(漏极端)和P型阱13之间的PN结所承受的电压为7.5V，而每个低压NMOS晶体管的第二N+掺杂区10(漏极端)和P型阱13之间的PN结的反向击穿电压为9V，那么，每个低压NMOS晶体管的第二N+掺杂区10(漏极端)和P型阱13之间的PN结所承受的电压低于该PN结的反向击穿电压，有效避免因高压引起本静电放电钳位保护元件产生漏电现象。当静电放电信号检测电路检测到静电放电信号时，根据所检测的静电放电信号生成触发电流，并将该触发电流通过对应的低压NMOS晶体管的第四P+掺杂区9(衬底端)分别输入到各个电流触发结构中的NPN型晶体管的基极，通过每个NPN型晶体管将接收到的触发电流进行放大，并达到本高压静电放电钳位保护元件的开启电压，使得在静电放电信号到达本高压静电放电钳位保护元件前提前开启本高压静电放电钳位保护元件，提高了本高压静电放电钳位保护元件的抗静电放电的耐受力。并且，通过电流触发结构使得本高压静电放电钳位保护元件开启后持续以较低的维持电压完成整个静电放电过程，有效避免发生快反向现象。当静电放电过程结束后，本高压静电放电钳位保护元件将处于关断状态；同时，本高压静电放电钳位保护元件采用将触发电流从低压NMOS晶体管的衬底端输入到电流触发结构中，有利于本高压静电放电钳位保护元件的散热过程。
本发明还提供了一种集成电路芯片，该集成电路芯片具有静电输入引脚和接地的地端引脚；静电输入引脚分别与本高压静电放电钳位保护元件的输入端及静电放电信号检测电路连接，接地的地端引脚与本高压静电放电钳位保护元件的输出端连接；本高压静电放电钳位保护元件的具体方案前面已详细说明，在此不再赘述。
当集成电路芯片正常工作时，本高压静电放电钳位保护元件并不开启，因此，本高压静电放电钳位保护元件并不影响集成电路芯片其他部分电路的正常工作。
在静电放电情况下，当静电放电信号检测电路检测到静电放电信号时，根据所检测的静电放电信号生成触发电流，并将该触发电流分别输入到本高压静电放电钳位保护元件的各个电流触发结构中，通过电流触发结构开启本高压静电放电钳位保护元件，使得在静电放电信号到达本高压静电放电钳位保护元件前提前开启本高压静电放电钳位保护元件，将静电释放到地端引脚，从而实现对集成电路芯片的静电放电。因此，静电不会进入到芯片的内部，不会对芯片内部器件造成损伤。例如，现有的由MOS晶体管组成的集成电路芯片，因设置有本高压静电放电钳位保护元件而不会使静电进入芯片内部，使得其内部的MOS晶体管不会受到静电损伤，提高了集成电路芯片及集成电路的稳定性。本发明所提供的高压静电放电钳位保护元件采用由多个低压NMOS晶体管组成的堆栈结构和对应于每个低压NMOS晶体管的电流触发结构，并通过将触发电流输入到每个电流触发结构中，使得在静电放电信号到达本高压静电放电钳位保护元件前提前开启本高压静电放电钳位保护元件。采用本发明的集成电路芯片不仅有效避免产生漏电现象和快反向现象，还提高了其抗静电放电的耐受力和可靠性。
以上对本发明所提供的高压静电放电钳位保护元件及集成电路芯片进行了详细的说明。对本领域的一般技术人员而言，在不背离本发明实质精神的前提下对它所做的任何显而易见的改动，都将属于本发明专利权的保护范围。
Claims (10)
1.一种高压静电放电钳位保护元件，其特征在于包括多个低压NMOS晶体管和对应于每个所述低压NMOS晶体管的电流触发结构，每个所述低压NMOS晶体管分别与所述电流触发结构连接；所述高压静电放电钳位保护元件的输入端与静电放电信号连接，所述高压静电放电钳位保护元件的输出端接地；
所述电流触发结构用于实现在所述静电放电信号到达所述高压静电放电钳位保护元件前开启所述高压静电放电钳位保护元件。
2.如权利要求1所述的高压静电放电钳位保护元件，其特征在于：
每个所述低压NMOS晶体管由第四P+掺杂区、第二N+掺杂区、第三N+掺杂区及P型阱构成，所述第四P+掺杂区、所述第二N+掺杂区、所述第三N+掺杂区设置在P型阱上。
3.如权利要求2所述的高压静电放电钳位保护元件，其特征在于：
所述第四P+掺杂区形成所述低压NMOS晶体管的衬底端，所述第二N+掺杂区形成所述低压NMOS晶体管的漏极端，所述第三N+掺杂区形成所述低压NMOS晶体管的源极端，所述第二N+掺杂区与所述第三N+掺杂区的上部设置有栅极端。
4.如权利要求3所述的高压静电放电钳位保护元件，其特征在于：
每个所述低压NMOS晶体管的所述第四P+掺杂区分别与外部的静电放电信号检测电路连接；
所述静电放电信号检测电路根据检测的静电放电信号生成触发电流，所述触发电流分别输入到对应的所述电流触发结构中，使得在所述静电放电信号到达所述高压静电放电钳位保护元件前开启所述高压静电放电钳位保护元件。
5.如权利要求2所述的高压静电放电钳位保护元件，其特征在于：
由多个所述低压NMOS晶体管组成的堆栈结构中，前一个所述低压NMOS晶体管的所述第三N+掺杂区与下一个所述低压NMOS晶体管的所述第二N+掺杂区连接。
6.如权利要求2所述的高压静电放电钳位保护元件，其特征在于：
所述电流触发结构包括由与所述电流触发结构相对应的所述低压NMOS晶体管的所述第二N+掺杂区、所述第三N+掺杂区及所述P型阱构成的NPN型晶体管和电阻，所述第二N+掺杂区形成所述NPN型晶体管的集电极，所述第三N+掺杂区形成所述NPN型晶体管的发射极，所述P型阱形成所述NPN型晶体管基极，所述NPN型晶体管基极与所述电阻的一端连接，所述电阻的另一端通过第五P+掺杂区与对应于该NPN型晶体管的所述低压NMOS晶体管的所述第三N+掺杂区连接。
7.如权利要求6所述的高压静电放电钳位保护元件，其特征在于：
每个所述低压NMOS晶体管的所述第四P+掺杂区的前面分别设置第四N+掺杂区，且相邻两个所述低压NMOS晶体管之间，所述第四N+掺杂区位于与前一个所述低压NMOS晶体管对应的所述电流触发结构的所述电阻相连接的所述第五P+掺杂区的后面。
8.如权利要求7所述的高压静电放电钳位保护元件，其特征在于：
每个所述第四N+掺杂区分别与第一个所述低压NMOS晶体管的所述第二N+掺杂区连接在一起后，形成所述高压静电放电钳位保护元件的输入端，而最后一个所述低压NMOS晶体管的所述第二N+掺杂区作为所述高压静电放电钳位保护元件的输出端。
9.如权利要求8所述的高压静电放电钳位保护元件，其特征在于：
所述第五P+掺杂区设置在对应的所述P型阱上，每个所述第四N+掺杂区设置在对应的N型阱上，每个所述P型阱及所述N型阱设置在同一个隔离区上，所述隔离区设置在P型衬底上。
10.一种集成电路芯片，其特征在于包括权利要求1～9中任意一项所述的高压静电放电钳位保护元件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201711444115.XA CN109979929B (zh) | 2017-12-27 | 2017-12-27 | 一种高压静电放电钳位保护元件及集成电路芯片 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN201711444115.XA CN109979929B (zh) | 2017-12-27 | 2017-12-27 | 一种高压静电放电钳位保护元件及集成电路芯片 |
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| Publication Number | Publication Date |
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| CN109979929A true CN109979929A (zh) | 2019-07-05 |
| CN109979929B CN109979929B (zh) | 2021-06-01 |
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| Application Number | Title | Priority Date | Filing Date |
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| CN201711444115.XA Active CN109979929B (zh) | 2017-12-27 | 2017-12-27 | 一种高压静电放电钳位保护元件及集成电路芯片 |
Country Status (1)
| Country | Link |
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| CN (1) | CN109979929B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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