KR100190091B1

KR100190091B1 - 반도체장치의 esd 보호회로 형성방법

Info

Publication number: KR100190091B1
Application number: KR1019960042690A
Authority: KR
Inventors: 윤찬수
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-09-25
Filing date: 1996-09-25
Publication date: 1999-06-01
Also published as: US5918117A; US6133078A; KR19980023240A

Abstract

본 발명은 ESD보호회로를 형성하는 과정에서 웰 형성에 필요한 이온주입을 생략하여 웰의 불순물 농도를 종래에 비해 낮게 형성한다.

이에 따라, ESD보호회로영역에 형성되는 제1 및 제2 보호회로에서는 기판의 저항이 증가되어 누설전류의 증가없이 스넵 백 현상이 시작되는 전압을 낮추어서 ESD의 특성을 개선할 수 있다.

Description

반도체장치의 ESD보호회로 형성방법

본 발명은 반도체장치의 ESD보호회로를 형성하는 방법에 관한 것으로서, 특히 이온주입의 한 단계를 생략하여 ESD보호회로 특성을 개선하는 방법에 관한 것이다.

일반적으로 반도체장치에는 ESD보호회로가 구성되어 있는데, ESD보호회로영역은 반도체기판에서 상대적으로 소자의 집적도가 낮은 주변회로영역에 형성되어 패드층을 통해서 메모리 디바이스에 가해지는 순간적인 고 전압에 의한 메모리 디바이스의 손상을 방지하는 수단이다. 도 1에는 일반적인 ESD 등가신호회로(4) 및 ESD보호회로(6)가 도시되어 있는데, ESD 등가신호회로는 저항(R)과 리액턴스(L)와 커패시터(C)를 포함하는 일반적인 RLC회로이다. ESD보호회로는 도 1에 도시한 바와 같이 제1 및 제2 보호회로(10, 12)와 제1 및 제2 보호회로(10, 12)사이에 있는 확산저항(Rd)으로 구성되어 있다. 제1 보호회로(10)는 통상 도 2에 도시한 바와 같이 두꺼운 산화막(14)을 갖는 필드를 이용한다. 반면, 제2 보호회로는 게이트전극(15)과 기판(13)사이에 얇은 게이트 산화막을 갖는 트랜지스터를 이용한다. 상기 제1 및 제2 보호회로는 반도체장치의 내부회로에 인가되는 과부하를 줄이기 위해 극히 짧은 시간에 동작이 이루어져야 한다. 도 2를 참조하여 제1 및 제2 보호회로의 동작을 살펴보면, 제1 보호회로에서는 패드(PAD)에 인가되는 과부하를 소오스 및 드레인과 기판간의 바이폴라(bipolar)현상을 이용하여 가능한 많이 해소한다. 하지만, 제1 보호회로(10)에서 과부하가 완전히 해소되지 않을 경우에는 제2 보호회로(12)의 소오스나 드레인과 기판간의 바이폴라 현상을 이용하여 Vss로 과부하를 뽑아준다. 따라서 ESD보호회로에서는 제1 및 제2 보호회로사이에 최적의 확산저항(Rd)을 사용하는 것과 제2 보호회로를 구성하는 소자의 크기와 소자의 드레인구조를 최적화하는 것이 중요하다. 이러한 필요성을 충족시키는 종래기술이 1989년 IRPS에서 ESD PHENOMENA IN GRADED JUNCTION DEVICE라는 제목으로 발표되었다. 종래기술에서는 드레인 엔지니어링을 통해서 ESD를 개선하려는 방법과 게이트길이를 줄여서 바이폴라 동작시 베이스 폭을 감소시키는 효과를 고려한 개선방법이 대부분이다.

도 3에는 소오스 및 드레인 영역의 도핑농도에 따른 ESD 보호회로에서의 특성(예컨대, ESD전압, 기판전류(ISUB), 드레인 포화전류(IDSAT) 또는 스넵 백 전압(VSP)등)을 나타낸 도표이다. 도 3을 참조하면, 소오스 드레인 영역의 도핑은 A에서 E등급까지 5 등급으로 나누어 실시하였는데, A등급에서 C등급으로 갈 수록 도핑농도가 높다. 도핑농도가 높아짐에 따라 스넵 백 전압(VSP) 즉, 스넵 백 현상이 시작되는 전압은 최고 12.8V에서 최저 10.0V까지 16%∼22%정도가 감소된다. 또한, ESD전압(V(ESD))은 최저 3,600±200V에서 최대 5,175±55V까지 24%∼30%정도 높아진다. 반면, 기판전류 즉, 누설전류는 1.36(㎂/μM)에서 최대 2.26(㎂/μM)까지 25%∼35%까지 증가되어 바람직하지 못하다. 도 4에는 A등급과 C등급의 경우에 있어서, 스넵 백 전압을 알기 쉽게 그래프로 나타내었는데, 상대적으로 도핑농도가 높은 C등급에서 스넵 백 전압이 더 낮은 것을 알 수 있다.

소오스 및 드레인 영역의 도핑농도의 증가에 따른 기판전류가 증가하는 것은 기판의 저항과 관련되는데 기판저항은 기판에 형성되는 불순물층을 어떻게 형성하는가에 달려있다. 이를 설명하기 위해 종래 기술에 의한 ESD보호회로 영역을 형성하는 방법을 첨부된 도면을 참조하여 상세하게 설명한다.

도 5 내지 도 7은 종래 기술에 의한 반도체장치의 ESD보호회로영역(A)을 주변회로영역과 함께 형성하는 방법을 단계별로 나타낸 도면들이다. 도 5는 주변회로영역(Periphery circuit area)과 ESD보호회로영역(A)에 필드산화막을 형성하는 단계이다. 구체적으로, 반도체기판(16)을 주변회로영역(B)과 ESD보호회로영역(A) 및 셀 어레이 영역(도시하지 않음)으로 구분한다. 이어서 반도체기판(16)의 각 영역을 다시 활성영역과 비 활성영역 즉, 필드영역으로 한정한 다음, 먼저 필드영역에 인접활성영역에 형성되는 소자사이의 전기적 절연을 위해 필드산화막(18)을 형성한다. 필드산화막은 로코스나 트랜치형 또는 세폭스(SEPOX)나 피.에스.엘(PSL)형등 어떠한 형태로 형성해도 무방하다. 필드산화막(18)을 형성한 후 반도체기판(16) 전면에 얇은 버퍼(buffer) 산화막(20)을 성장시킨다. 버퍼 산화막(20)은 이온주입과정에서 반도체기판(16)의 표면이 손상되는 것을 방지하기 위한 것이다.

도 6은 ESD보호회로영역(A)에 P웰(Well)을 형성하는 단계이다. 구체적으로, 주변회로영역에서 피.모스(PMOS)가 형성될 영역을 한정하는 마스크 패턴(22)을 반도체기판(16) 상에 형성한다. 이어서 결과물 전면에 P형 도전성 불순물을 높은 에너지로 이온주입한다. 이 결과 반도체기판(16)에서 마스크 패턴(22:이하, 제1 마스크 패턴이라 한다)으로 한정되지 않은 활성영역에는 깊은 제1 불순물층(24) 곧 P형 웰이 형성된다. 따라서 ESD보호회로가 형성되는 영역에도 P웰이 형성된다. 계속해서 반도체기판(16)에 N형 도전성불순물을 이온주입하여 P웰의 깊이보다는 얕은 다른 불순물층(26:이하, 제2 불순물층이라 한다), 곧 N-필드(N-field)영역을 형성한다. 제2 불순물층(26)은 불순물의 농도가 1×1017원자/cm3정도가 되도록 형성한다. 다음으로는 게이트의 문턱전압조정을 위한 이온주입을 실시하여 제1 및 제2 불순물층(24, 26)에 비해 얕은 불순물층(28:이하, 제3 불순물층이라 한다)을 반도체기판(16)의 표면부근에 형성한다. 반도체기판(16)에서 제1 마스크 패턴(22)에 의해 마스킹되지 않은 부분에는 NMOS가 형성된다. 따라서 제3 불순물층은 P형 도전성불순물로 형성된다. 제1, 제2 및 제3 불순물층(24, 26 및 28)은 형성되는 깊이가 다르므로 어떤 것을 먼저 형성하더라도 관계없다.

도 7은 N웰을 형성하는 단계이다. 구체적으로, 제1 마스크 패턴(도 6의 22)을 제거한다. 그리고 반도체기판(16)에서 ESD보호회로영역(A)을 포함해서 P웰이 형성된 영역을 한정하는 마스크 패턴(30:이하, 제2 마스크 패턴이라 한다)을 반도체기판(16) 상에 형성한다. 이어서 제2 마스크 패턴(30)이 형성되지 않은 반도체기판(16)에 피.모스(PMOS)를 형성하기 위해 N형 도전성 불순물을 높은 에너지로 이온주입한다. 이 결과 반도체기판(16)에서 제2 마스크 패턴(30)에 의해 마스킹되지 않은 부분에는 깊은 N형 불순물층(32:이하, 제4 불순물층이라 한다)이 형성된다. 제4 불순물층(32)은 N웰이다. 제4 불순물층(32)은 깊게 형성되므로 활성영역과 필드영역 전반에 걸친다. 계속해서 P형 도전성불순물을 이온주입하여 제4 불순물층(32)보다 얕은 P형 불순물층(34:이하, 제5 불순물층이라 한다), 곧 P-필드영역을 형성한다. 제5 불순물층(34)은 주로 반도체기판(16)의 활성영역에서 크게 벗어나지 않게 형성된다. 다음으로는 게이트의 문턱전압 조정을 위한 불순물층을 형성하는데, PMOS가 형성될 영역이므로 N형 도전성불순물을 이온주입하여 형성한다. 이렇게 형성되는 불순물층(36:이하, 제6 불순물층이라 한다)은 목적상 제5 불순물층(34)보다는 얕게 형성하여 반도체기판(16)의 표면에서 얕은 깊이에만 도전성불순물이 존재하도록 한다. 이후 제2 마스크 패턴(30)을 제거하고 통상적인 방법으로 반도체기판(16)의 각 영역에 트랜지스터를 형성한다.

상술한 바와 같이 종래 기술에 의한 방법으로 형성되는 ESD보호회로영역은 트랜지스터를 형성하는 과정에서 드레인 엔지니어링이나 게이트길이를 줄여서 ESD 전압을 높일 수 있는 장점이 있는 반면, 제1 내지 제3 불순물층(도 7의 24, 26 및 28)을 형성하는 과정에서 기판의 불순물농도 증가에 따른 기판의 저항감소에 의해 누설전류가 증가되는 단점이 있다.

따라서 본 발명의 목적은 상술한 종래 기술이 갖는 문제점을 해결하기 위한 것으로서, 기판의 저항을 증가시켜 ESD보호회로의 동작특성은 개선시키더라도 누설전류의 증가는 방지하는 반도체장치의 ESD보호회로 형성방법을 제공함에 있다.

도 1은 통상적인 ESD등가신호 및 보호회로도이다.

도 2는 제1도의 ESD보호회로를 구성하는 제1 및 제2 보호회로도이다.

도 3은 소오스 및 드레인의 도핑농도에 따른 ESD전압과 누설전류와 드레인 포화전류 및 스넵 백 전압을 나타낸 표이다.

도 4는 도핑농도에 따른 드레인 영역에서의 전압과 전류특성을 나타낸 그래프이다.

도 5 내지 도 7은 종래 기술에 의한 반도체장치의 ESD보호회로를 형성하는 방법을 단계별로 나타낸 도면들이다.

도 8 내지 도 11은 본 발명의 실시예에 의한 반도체장치의 ESD보호회로를 형성하는 방법을 단계별로 나타낸 도면들이다.

도 12 및 도 13은 각각 종래 및 본 발명에 의한 ESD보호회로영역에서의 웰(Well) 불순물 분포를 나타낸 그래프이다.

도 14는 종래 및 본 발명에 의한 ESD보호회로영역에서의 스넵 백(snapback)전압특성을 나타낸 그래프이다.

도 15는 종래 및 본 발명에 의한 문턱전압 특성을 나타낸 그래프이다.

도 16은 종래 및 본 발명에 의한 브레이크 다운(breakdown) 전압특성을 나타낸 그래프이다.

도 17은 종래 및 본 발명에 의한 드레인에서의 포화전류 특성을 나타낸 그래프이다.

도 18은 종래 및 본 발명에 의한 기판전류특성을 나타낸 그래프이다.

도면의 주요부분에 대한 부호설명

10:제1 보호회로. 12:제2 보호회로.

40:반도체기판. 42:필드산화막.

44:버퍼 산화막. 48:제1 웰(Well).

50:제7 불순물층. 52:제8 불순물층.

58:제9 불순물층. 60:제10 불순물층.

A:ESD보호회로영역.

B:주변회로영역.

상기 목적을 달성하기 위하여, 본 발명의 제1 실시예에 의한 반도체장치의 ESD보호회로 형성방법은 반도체기판을 셀 어레이 영역과 ESD보호회로영역 및 주변회로영역으로 구분한 다음 상기 각 영역을 활성영역과 필드영역으로 구분하기 위해 상기 각 영역의 필드영역에 필드산화막을 형성하는 제1 단계; 상기 반도체기판 전면에 버퍼 산화막을 형성하는 제2 단계; 상기 주변회로영역과 셀 어레이 영역의 일부에 제1 웰(Well)을 형성하는 제3 단계; 상기 셀 어레이와 주변회로 및 ESD보호회로영역에 상기 제1 웰보다 얕은 상기 제1 웰을 형성하는 불순물과 동형의 채널 스탑용 제7 불순물층을 형성하는 제4 단계; 상기 반도체기판 전면에 상기 필드산화막의 기판에 잠긴 부분보다 얕은 제8 불순물층을 형성하는 제5 단계; 상기 셀 어레이 및 주변회로영역에서 상기 제1 웰이 형성되지 않은 부분에 상기 제1 웰과는 다른 형태의 제2 웰을 형성하는 제6 단계; 상기 제2 웰내의 상기 제7 불순물층이 형성된 자리에 상기 제7 불순물층을 보상할 수 있을 정도의 도즈(dose)량을 갖는 제9 불순물층을 형성하는 제7 단계; 상기 반도체기판의 상기 제2 웰내의 활성영역에 상기 필드산화막의 기판에 잠긴 부분보다 얕은 제10 불순물층을 형성하는 제8 단계; 및 상기 활성영역에 트랜지스터를 형성하는 제9 단계를 포함한다. 상기 제1 웰은 p형 도전성 불순물을 이온주입하여 형성한다. 상기 제1 웰, 제7 및 제8 불순물층은 형성하는 순서를 서로 바꾸어서 형성하여도 무방하다. 즉, 상기 제8 불순물층을 먼저 형성하고 상기 제7 불순물층과 상기 제1 웰을 형성하여도 무방하다. 상기 제2 웰, 제9 및 제10 불순물층은 형성하는 순서를 바꾸어서 형성하여도 무방하다. 즉, 상기 제10 불순물층을 먼저 형성한 다음, 상기 제9 불순물층과 제2 웰을 형성하여도 무방하다.

상기 목적을 달성하기 위하여, 본 발명의 제2 실시예에 의한 반도체장치의 ESD보호회로 형성방법은 반도체기판을 셀 어레이 영역과 ESD보호회로영역 및 주변회로영역으로 구분한 다음 상기 각 영역을 다시 활성영역과 필드영역으로 구분하기 위해 상기 반도체기판의 필드영역에 필드산화막을 형성하는 제1 단계; 상기 반도체기판 전면에 버퍼 산화막을 형성하는 제2 단계; 상기 셀 어레이와 주변회로 및 ESD보호회로영역의 상기 활성영역과 필드영역의 아래에 걸치는 제7 불순물층을 형성하는 제3 단계; 상기 반도체기판 전면에 상기 필드산화막의 기판의 잠긴 부분보다 얕은 제8 불순물층을 형성하는 제4 단계; 상기 반도체기판의 셀 어레이 및 주변회로영역의 일부에 상기 제7 불순물층보다 깊은 제3 웰을 형성하는 제5 단계; 상기 제3 웰에 상기 채널 스탑(channel stop)용 제9 불순물층을 형성하는 제6 단계; 상기 제3 웰내의 활성영역에 상기 필드산화막의 잠긴 부분보다 얕은 문턱전압 조절을 위한 제10 불순물층을 형성하는 제7 단계; 및 상기 반도체기판의 활성영역상에 트랜지스터를 형성하는 제8 단계를 포함한다.

상기 제7 및 제8 불순물층은 형성하는 순서를 서로 바꾸어서 형성하여도 무방하다. 상기 제3 웰, 제9 및 제10 불순물층은 형성하는 순서를 바꾸어서 형성하여도 무방하다. 예컨대, 상기 제10 불순물층을 먼저 형성한 후 상기 제9 불순물층을 형성하고 상기 제3 웰을 형성한다. 상기 제3 웰은 N형 도전성 불순물을 이온주입하여 형성한다. 상기 제7 및 제9 불순물층은 P형 도전성불순물을 이온주입하여 형성한다. 상기 제8 불순물층은 P형 도전성불순물을 이온주입하여 형성한다. 상기 제10 불순물층은 N형 도전성 불순물을 이온주입하여 형성한다.

본 발명은 ESD보호회로영역에 주입되는 불순물의 농도를 낮게한다. 따라서 종래 기술에 의한 ESD보호회로영역을 형성하는 방법에서보다 기판의 저항이 높아지므로 ESD보호회로의 바이폴라현상이 일어날 때 소오스와 기판간의 순방향 전압을 증가시키는 반면, 스넵 백 전압은 낮추는 등 ESD보호회로의 동작특성을 개선함은 물론 누설전류의 증가를 방지할 수 있다.

이하, 본 발명의 제1 및 제2 실시예에 의한 반도체장치의 ESD보호회로 형성방법을 첨부된 도면을 참조하여 상세하게 설명한다. 아울러 본 발명에 의한 방법으로 형성된 ESD보호회로 영역에서의 ESD특성을 첨부된 도면을 참조하여 상세하세 설명한다. 먼저, 본 발명의 제1 실시예를 설명한다.

도 8 내지 도 11은 본 발명의 제1 실시예에 의한 반도체장치의 ESD보호회로를 형성하는 방법을 단계별로 나타낸 도면들이다. 그리고 도 12 및 도 13은 각각 종래 및 본 발명에 의한 ESD보호회로영역(A)에서의 웰(Well) 불순물 분포를 나타낸 그래프이고, 도 14는 종래 및 본 발명에 의한 ESD보호회로영역(A)에서의 스넵 백(snapback)전압특성을 나타낸 그래프이다. 또한, 도 15는 종래 및 본 발명에 의한 문턱전압 특성을 나타낸 그래프이고, 도 16은 종래 및 본 발명에 의한 브레이크 다운(breakdown) 전압특성을 나타낸 그래프이며 도 17은 종래 및 본 발명에 의한 드레인에서의 포화전류 특성을 나타낸 그래프이다. 마지막으로 도 18은 종래 및 본 발명에 의한 기판전류특성을 나타낸 그래프이다.

먼저, 도 8 내지 도 11을 참조하여 본 발명의 제1 실시예에 의한 ESD보호회로를 형성하는 방법을 설명하면, 도 8은 반도체기판(40)의 전면에 희생산화막(44)을 형성하는 단계인데, 구체적으로는 반도체기판(40)을 셀 어레이 영역과 주변회로영역 및 ESD보호회로 영역으로 구분한다. 이어서 상기 각 영역을 활성영역과 필드영역으로 구분하기 위해 상기 반도체기판(40)의 필드영역에 해당하는 영역에 필드산화막(42)을 형성한다. 상기 필드산화막(42)을 형성하는데, 있어서, 그 형태는 제한하지 않는다. 즉, 로코스형이든 트랜치형이든 또는 세폭스형이든 어떠한 형태로 형성하여도 무방하다. 계속해서 상기 결과물을 열산화시켜 상기 반도체기판(40) 전면에 후속 이온주입공정에 영향을 주지않을 정도의 두께로 희생산화막(44)을 성장시킨다. 상기 희생산화막(44)은 후속 이온주입공정에서 상기 반도체기판(40)의 표면이 손상되는 것을 방지하기 위하여 형성한다.

도 9는 상기 주변회로영역의 일부에 제1 웰(48)을 형성하는 단계이다. 구체적으로 설명하면, 상기 반도체기판(40) 상에 상기 ESD보호회로 영역과 상기 주변회로영역에서 PMOS를 형성할 영역을 한정하는 마스크 패턴(46:이하, 제3 마스크 패턴이라 한다)을 형성한다. 상기 제3 마스크 패턴(46)은 일반적으로 포토레지스트 패턴으로 형성한다. 이어서, 상기 반도체기판(40)의 전면에 P형 도전성불순물을 이온주입하여 상기 제3 마스크패턴(46)으로 한정되지 않은 영역에 P형 도전성불순물을 포함하는 제1 웰(48)을 형성한다. 상기 제1 웰(48)의 영역은 상기 활성영역과 필드영역아래의 깊은 곳까지 미치므로 상기 이온주입에너지는 상기 필드산화막(42)의 두께를 투과할 수 있을 정도로 높아야 한다. 상기 제1 웰(48)을 형성한 다음에 상기 반도체기판(40)으로부터 상기 제3 마스크 패턴(46)을 모두 제거한다. 그리고 상기 반도체기판(40)의 전면에 p형 도전성불순물을 이온주입한다. 상기 이온주입에너지는 상기 필드산화막(42)을 투과하여 필드산화막(42)의 아래에 일정깊이의 불순물층(50:이하, 제7 불순물층이라 한다)을 형성할 수 있을 정도로 한다. 하지만, 상기 제1 웰(48)을 형성할 때 보다는 낮게하여 상기 제7 불순물층(50)이 상기 필드산화막(42)과 제1 웰(48)의 중간에 형성되도록 한다. 상기 제7 불순물층(50)을 보면, 상기 필드영역에서는 상기 필드산화막(42)의 두께로 인해 필드산화막(42)의 아래에 얇은 두께로 형성되지만, 활성영역에는 필드산화막과 같은 장벽이 존재하지 않는다. 따라서 활성영역에서의 상기 제7 불순물층(50)은 필드영역에서보다는 더욱 깊게 형성된다. 상기 제7 불순물층(50)은 채널 스톱(channel stop)을 위해서 형성한 불순물층이다. 상기 제7 불순물층(50)에 의한 채널 스톱의 효과는 상기 필드영역에서 볼수 있으며 활성영역에서는 후에 형성될 트랜지스터의 소오스 및 드레인간의 펀치쓰루(punchthrough)특성을 개선하는 효과가 있다. 상기 제7 불순물층(50)을 형성한데 이어 상기 결과물 전면에 NMOS의 문턱전압조정를 위해 상기 제7 불순물층(50)을 형성할 때 보다 낮은 이온주입에너지로 P형 도전성 불순물을 주입한다. 이 결과 상기 반도체기판(40)에서 활성영역에는 상기 제7 불순물층(50)보다 얕은 기판(40)의 표면 부근에만 존재하는 불순물층(52:이하, 제8 불순물층이라 한다)이 형성된다.

도 11은 피.모스(PMOS)영역에 제2 웰, 제9 불순물층 및 제10 불순물층(56, 58, 60)을 형성하는 단계이다. 구체적으로, 상기 반도체기판(40)에 상기 ESD보호회로영역(A)과 상기 주변회로 및 셀 어레이 영역에서 상기 NMOS영역을 한정하는 마스크 패턴(54:이하, 제4 마스크 패턴이라 한다)을 형성한다. 이어서 상기 제4 마스크 패턴(54)이 형성되어 있는 반도체기판(40) 전면에 N형 도전성 불순물을 이온주입하여 상기 제1 웰(48)과 동일한 깊이의 웰(56:이하, 제2 웰이라 한다)을 형성한다. 하지만, 상기 제2 웰(56)은 N형 도전성 불순물을 이온주입하여 형성하므로 상기 제1 웰(48)과는 반대되는 형태의 웰이다. 상기 제2 웰(56)을 형성한데 이어서 PMOS영역에 채널 스톱 불순물층을 형성하기 위하여 상기 반도체기판(40) 전면에 P형 도전성 불순물을 이온주입한다. 상기 PMOS 형성영역에서의 채널 스톱 불순물층(58:이하, 제9 불순물층이라 한다)은 상기 필드산화막(42)의 아래에 형성되므로 상기 이온주입에너지는 상기 P형 도전성 불순물들이 상기 필드산화막(42)을 투과할 수 있을 정도가 되어야 한다. 상기 제7 불순물층(50)은 N형 도전성불순물로 형성되어 있으므로 P형 도전성불순물을 사용하는 상기 제2 웰(56)을 형성하는 과정에서 상기 PMOS 형성영역에 있는 상기 제7 불순물층(56)의 P형 불순물의 도즈(dose)량은 다른 영역에 있는 제7 불순물층(50)에 비해 감소된다. 따라서 상기 제9 불순물층(58)을 형성하는데 사용하는 P형 도전성 불순물의 도즈량은 상기 제7 불순물층(50)의 감소된 도즈량을 보상할 수 있을 정도로 한다. 상기 제9 불순물층(58)은 상기 제7 불순물층(50)을 형성할 때와 같은 이유로 활성영역에서는 필드영역에 형성되는 깊이보다 훨씬 깊게 형성된다. 하지만, 상기 제2 웰(56)보다는 깊지 않다. 이어서, 상기 PMOS에서의 문턱전압조정을 위한 불순물층(60:이하, 제10 불순물층이라 한다)을 형성한다. 구체적으로는 상기 제8 불순물층(52)을 형성할 때와 동일한 이온주입에너지로 N형 도전성 불순물을 이온주입한다. 이때, 상기 제10 불순물층(60)에는 상기 제8 불순물층(52)을 형성하는 과정에서 주입된 P형 도전성 불순물이 주입되어 있으므로 상기 제10 불순물층(60)을 형성하는 사용하는 상기 N형 도전성 불순물의 도즈량은 적어도 상기 제8 불순물층(60)의 도즈량보다는 높아야 한다. 이어서 상기 반도체기판(40)으로부터 상기 제4 마스크 패턴(54)을 제거하고, 통상적인 방법으로 상기 각 영역의 활성영역에 트랜지스터를 형성한다.

본 발명의 제2 실시예는 도 8에 도시한 바와 같이 상기 반도체기판(40)의 각 영역에 필드산화막(42)을 형성하여 활성영역과 필드영역을 구분한다. 이어서, 도 9에 도시한 바와 같이 상기 제1 실시예에서 실시한 제1 웰(48)을 형성함이 없이 도 10에 도시한 바와 같이 상기 반도체기판(40)의 전면에 P형 도전성 불순물을 이온주입하여 상기 제7 불순물층(50)을 형성한다. 이어서 상기 반도체기판(40) 전면에 상기 제8 불순물층(50)을 형성한다. 이후의 공정은 상기 제1 실시예와 동일하게 진행한다. 이와 같이 본 발명에 의한 ESD보호회로영역을 형성하는 방법은 종래 기술에 의한 ESD보호회로영역(A)을 형성하는 방법과는 달리 ESD보호회로영역(A)에 상기 제1 웰(48), 즉, P웰 형성을 위한 이온주입을 실시하지 않는다. 따라서 본 발명에 의한 ESD보호호로영역의 채널영역의 불순물농도는 종래기술에 비해 낮다. 이와 같은 결과는 종래 및 본 발명에 의한 ESD보호회로영역의 채널부분에서의 불순물분포를 나타낸 도 12 및 도 13을 참조하면 쉽게 알 수 있다.

도 12는 종래기술에 의한 ESD보호회로영역에서의 웰(Well) 불순물 분포를 나타낸 그래프인데, 가로 축은 드레인 전압을 나타내고 세로 축은 도핑농도를 상용로그(log)값으로 나타낸다. 그리고 그래프의 실선(―)은 소오스 및 드레인에서의 불순물 분포를 나타내고 점선(...)은 채널영역에서의 불순물 분포를 나타낸다. 먼저, 종래 기술에 의한 경우를 나타내는 도 12를 참조하면, 표면으로부터 1.5㎛깊이에 3×1017원자/cm3이상의 불순물이 도핑되어 있다. 반면, 본 발명에 의한 ESD보호회로영역에서의 웰(Well) 불순물 분포를 나타낸 그래프인 도 13을 참조하면, 종래와 같은 농도의 불순물이 보다 얕은 곳에 형성되어 있다. 즉, 본 발명의 경우에는 기판으로부터 0.5㎛이하의 거리에 3×1017원자/cm3이상의 불순물이 분포되어 있다. 이거리를 벗어나면, 불순물의 농도는 급격히 낮아져서 ∼1015원자/cm3정도가 된다. 이는 상술한 바와 같이 P웰 형성을 위한 이온주입공정을 생략하였기 때문이다. 이러한 결과 본 발명에 의한 ESD보호회로영역의 웰의 저항은 종래에 비해 20%정도 높아진다. 웰의 저항증가에 의한 효과로는 스넵 백 전압의 감소를 들 수 있는데, 도 14에서 볼 수 있다.

도 14는 게이트전압이 3.5V일 때의 종래 및 본 발명에 의한 ESD보호회로영역에서의 스넵 백(snapback)전압특성을 나타낸 그래프이다. 도 14에서 가로축은 드레인 전압을 나타내고 세로축은 드레인 전류를 상용 로그(log10)값을 나타낸다. 그리고 □은 종래 기술에 의한 것이고 ○은 본 발명에 의한 것이다. 도 14를 참조하면, 종래 기술에 의한 경우 스넵 백 전압은 7.8V정도인데 비해 본 발명에 의한 경우에는 6.8V정도로 1V정도가 낮은 것을 알 수 있다. 이와 같은 결과는 웰 저항의 증가로 축적된 홀(hole)에 의해 트랜지스터의 바이폴라동작시 소오스-기판사이의 순방향 전압이 증가되기 때문이다. 이에 대한 이론적 배경은 다음과 같다.

트랜지스터의 소오스와 기판사이의 P-N접한에 인가되는 내부전압을 VBS라 하면

VBS = ISUB(RSUB+REXT)-VBS

가 된다.

상기 수학식 1에서 ISUB는 기판전류이고, RSUB는 기판 저항이다. 그리고 REXT는 외부저항이다. 충돌 전리에 의해 기판으로 주입되는 정공을 IH, 소오스에서 기판으로 주입되는 전자에 의한 전류를 Ie라 하면 상기 ISUB는 다음과 같다.

ISUB = IH - (1-γαT)IE

상기 수학식 2에서 γ는 소오스의 P-N 접합에 있어서 전자의 주입효율을 나타낸다. 그리고 αT는 소오스 드레인사이에서의 기판의 수송 효율을 나타낸다. 상기 IH는 채널전류 ICH와 IE에 의한 전자의 충돌전리에 의해 발생되므로 홀 전류 IH와 드레인 전류 ID는 각각 다음과 같이 나타낼 수 있다.

IH = (M-1)(ICH + kγαTIE)

ID = M(ICH + kγαTIE) + γαT(1-k)IE

상기 수학식 3 및 수학식 4에서 K는 드레인에 주입되는 전자중에서 충돌 전리에 기여할 수 있는 전자의 비율을 나타낸다. 상기 수학식 3과 수학식 4를 바탕으로 기판 저항RSUB이 증가하여 트랜지스터의 바이폴라동작시 기판과 베이스간의 전압 VBS와 베이스와 이미터사이의 전압VBI사이의 관계가 VBS≥VBI≒0.6V가 되면, 소오스와 기판간의 P-N접합이 턴-언(turn-on)되어 상기 VBS는 일정 전압(≒0.65V)에 가까워지므로 상기 소오스에서 바이폴라 트랜지스터의 베이스가 되는 기판으로 주입되는 전자전류 IE를 수학식 3 및 수학식 4로부터 구할 수 있는데, 다음과 같다.

상기 수학식 5에서 M-1 = (1-γαT)/kγαT =1/khfe 일 때, 전자전류 IE는 IE≥∽가 되어 정귀환이 일어나게 되어 소오스와 드레인 사이에 브레이크 다운(breakdown)이 일어난다. 즉, 본 발명의 경우처럼 ESD보호회로 영역에 P웰 이온 주입을 실시하지 않으므로서 기판의 웰 저항이 20%정도 증가하고 이로 인해 소오스와 기판간의 턴-온 전압을 낮추어서 도 14에 도시한 바와 같이 스넵 백 현상이 시작되는 드레인 전압을 1V정도 낮출 수 있다. 스넵 백현상이 시작되는 전압을 낮출 수 있다는 것은 결국 ESD전압을 높일 수 있으므로 반도체장치의 ESD특성을 개선할 수 있다. 또한, 본 발명에 의한 ESD보호회로영역을 형성하는 방법은 형성되는 트랜지스터의 직류(DC)특성에 별 다른 영향을 주지 않는데, 이러한 사실은 도 15 내지 도 18에서 알 수 있다. 도 15는 종래 기술 및 본 발명에 의한 트랜지스터의 게이트 전압에 따른 문턱전압특성을 나타낸 그래프인데, 가로 축은 게이트전압을 나타내고 세로 축은 드레인 전류(×10-5)를 나타낸다. □는 종래 기술에 의한 경우를 나타내고 ○는 본 발명에 의한 경우를 나타낸다. 도 15를 참조하면, 본 발명에 의한 경우와 종래 기술에 의한 경우 모두 게이트 전압이 0.6V 정도가 될 때 드레인 전류가 흐르기 시작한다는 것을 알 수 있다. 소오스 및 드레인간의 브레이크 다운 전압특성을 도 16에서 볼 수 있는데, 도 16에서 가로 축은 드레인 전압을 나타내고 세로 축은 드레인 전류를 나타내는데, 상용로그(log10)값이다. 그리고 □는 종래 기술에 의한 경우를 나타내고 ○는 본 발명에 의한 경우를 나타낸다. 도 16을 참조하면, 종래 기술 및 본 발명에 의한 브레이크 다운 전압은 모두 10V와 12V사이에 있는데, 본 발명이 종래 기술보다 다소 작으나 그 차이는 0.1V∼0.2V사이로서 매우 작다.

드레인 포화전류(Ids)의 경우는 도 17에서 볼 수 있는데, 가로 축은 드레인 전압을 나타내고 세로 축은 드레인 전류(×10-4)를 나타낸다. 그리고 □는 종래 기술에 의한 그래프이고 ○는 본 발명에 의한 경우의 그래프이다. 도 17을 참조하면, 종래 기술 및 본 발명 모두 드레인 전압이 증가함에 따라 드레인 전류가 증가하기 시작하지만, 드레인 전류가 3.1∼3.2×10-4암페어 정도가 되면, 드레인 전압의 증가에도 불구하고 드레인 전류는 거의 증가되지 않는다. 종래 및 본 발명의 경우 드레인 전류 포화상태에서 값의 차이가 있지만, 그 차이는 매우 작아서 무시할 수 있을 정도이다. 그리고 이러한 차이는 트랜지스터의 동작특성에 별 영향을 주지 않는다. 기판전류의 특성은 도 18에서 볼 수 있는데, 가로 축은 게이트 전압을 나타내고 세로 축은 기판 전류값(×10-6)을 나타낸다. 그리고 □은 종래 기술에 의한 경우이고 ○는 본 발명에 의한 경우이다. 도 18를 참조하면, 기판 전류는 종래 및 본 발명의 경우 모두 7∼7.8×10-6A/㎛정도로 큰 차이가 없는 것을 알 수 있다. 이러한 결과는 NMOS소자가 기판표면에서 동작되는데, 웰 형성을 위한 이온주입에 의해 기판의 깊은 영역에 불순물층이 형성되므로 웰 형성단계를 생량하여도 트랜지스터의 DC특성에는 거의 영향을 미치지 않는다.

이상, 본 발명은 ESD보호회로 영역을 형성하는 과정에서 웰 형성에 필요한 이온주입을 실시하지 않으므로서 웰의 불순물 농도를 종래에 비해 낮출 수 있다. 이에 따라, ESD보호회로영역에 형성되는 제1 및 제2 보호회로에서는 기판의 저항이 증가되어 누설전류의 증가없이 스넵 백 현상이 시작되는 전압을 낮추어서 ESD의 특성을 개선할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의지식을 가진자에 의하여 실시가능함은 명백하다.

Claims

반도체기판을 셀 어레이 영역과 ESD보호회로영역 및 주변회로영역으로 구분한 다음 상기 각 영역을 활성영역과 필드영역으로 구분하기 위해 상기 각 영역의 필드영역에 필드산화막을 형성하는 제1 단계;

상기 반도체기판 전면에 버퍼 산화막을 형성하는 제2 단계;

상기 주변회로영역과 셀 어레이 영역의 일부에 제1 웰(Well)을 형성하는 제3 단계;

상기 셀 어레이와 주변회로 및 ESD보호회로영역에 상기 제1 웰보다 얕은 상기 제1 웰을 형성하는 불순물과 동형의 채널 스탑용 제7 불순물층을 형성하는 제4 단계;

상기 반도체기판 전면에 상기 필드산화막의 기판에 잠긴 부분보다 얕은 제8 불순물층을 형성하는 제5 단계;

상기 셀 어레이 및 주변회로영역에서 상기 제1 웰이 형성되지 않은 부분에 상기 제1 웰과는 다른 형태의 제2 웰을 형성하는 제6 단계;

상기 제2 웰내의 상기 제7 불순물층이 형성된 자리에 상기 제7 불순물층을 보상할 수 있을 정도의 도즈(dose)량을 갖는 제9 불순물층을 형성하는 제7 단계;

상기 반도체기판의 상기 제2 웰내의 활성영역에 상기 필드산화막의 기판에 잠긴 부분보다 얕은 제10 불순물층을 형성하는 제8 단계; 및

상기 활성영역에 트랜지스터를 형성하는 제9 단계를 포함하는 것을 특징으로 하는 반도체장치의 ESD보호회로 형성방법.
제1항에 있어서, 상기 제1 웰은 p형 도전성 불순물을 이온주입하여 형성하는 것을 특징으로 하는 반도체장치의 ESD보호회로 형성방법.
제1항에 있어서, 상기 제1 웰, 제7 및 제8 불순물층은 형성하는 순서를 서로 바꾸어서 형성하는 것을 특징으로 하는 반도체장치의 ESD보호회로 형성방법.
제1항에 있어서, 상기 제2 웰, 제9 및 제10 불순물층은 순서를 바꾸어서 형성하는 것을 특징으로 하는 반도체장치의 ESD보호회로 형성방법.
반도체기판을 셀 어레이 영역과 ESD보호회로영역 및 주변회로영역으로 구분한 다음 상기 각 영역을 다시 활성영역과 필드영역으로 구분하기 위해 상기 반도체기판의 필드영역에 필드산화막을 형성하는 제1 단계;

상기 반도체기판 전면에 버퍼 산화막을 형성하는 제2 단계;

상기 셀 어레이와 주변회로 및 ESD보호회로영역의 상기 활성영역과 필드영역의 아래에 걸치는 제7 불순물층을 형성하는 제3 단계;

상기 반도체기판 전면에 상기 필드산화막의 기판의 잠긴 부분보다 얕은 제8 불순물층을 형성하는 제4 단계;

상기 반도체기판의 셀 어레이 및 주변회로영역의 일부에 상기 제7 불순물층보다 깊은 제3 웰을 형성하는 제5 단계;

상기 제3 웰에 상기 채널 스톱(channel stop)용 제9 불순물층을 형성하는 제6 단계;

상기 제3 웰내의 활성영역에 상기 필드산화막의 잠긴 부분보다 얕은 문턱전압 조절을 위한 제10 불순물층을 형성하는 제7 단계; 및

상기 반도체기판의 활성영역상에 트랜지스터를 형성하는 제8 단계를 포함하는 것을 특징으로 하는 반도체장치의 ESD보호회로 영역 형성방법.
제5항에 있어서, 상기 제7 및 제8 불순물층은 순서를 서로 바꾸어서 형성하는 것을 특징으로 하는 반도체장치의 ESD보호회로 형성방법.
제5항에 있어서, 상기 제3 웰, 제9 및 제10 불순물층은 순서를 서로 바꾸어서 형성하는 것을 특징으로 하는 반도체장치의 ESD보호회로 형성방법.
제7항에 있어서, 상기 제3 웰은 N형 도전성 불순물을 이온주입하여 형성하는 것을 특징으로 하는 반도체장치의 ESD보호회로 형성방법.
제5항에 있어서, 상기 제7 및 제9 불순물층은 P형 도전성불순물을 이온주입하여 형성하는 것을 특징으로 하는 반도체장치의 ESD보호회로 형성방법.